JPH03214675A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタメモリに関するものである
。

〔従来の技術〕

電気的に書込み１消去，読出しが可能なメモリ素子とし
て、薄膜トランジスタを利用した薄膜トランジスタメモ
リがある。

第９図は従来の薄膜トランジスタメモリを示したもので
、ここでは逆スタガー構造のものを示している。

この薄膜トランジスタメモリの構造を説明すると、図中
１はガラス等からなる絶縁基板であり、この基板１上に
は、ゲート電極２と、このゲート電極２につながるゲー
トライン（アドレスライン）２Ｌが形成されている。ま
た、前記基板１上には、ゲート電極２の全体を覆うメモ
リ性ゲート絶縁膜３が形成されている。このメモリ性ゲ
ート絶縁膜３は、シリコンＳ＋の組成比を多くしたシリ
コンリッチの窒化シリコンからなっており、その膜厚は
１０００人〜３０００人とされている。このメモリ性ゲ
ート絶縁膜３の上には、前記ゲート電極２の全域に対向
させて、ｉ型半導体層４が形成されている。

このｉ型半導体層４はｉ−ａ−Ｓｉ（ｉ型アモルファス
・シリコン）からなっており、このｉ型半導体層４の両
側部の上には、ｎ”　−ａ−ＳＩ．（ｎ型不純物をドー
プしたアモルファスφシリコン）からなるｎ型半導体層
５を介して、ソース電極７とドレイン電極８とが形成さ
れている。なお、このソース電極７とドレイン電極８は
、前記メモリ性ゲート絶縁膜３の上に配線した図示しな
いソースライン（データライン）とドレインライン（デ
ータライン）につながっている。

この薄膜トランジスタメモリは、ゲート電極２とソース
，ドレイン電極７，８との間に高電圧の書込み消去電圧
を印加して書込み，消去を行なうもので、書込み電圧を
印加すると、メモリ性ゲート絶縁膜３のｉ型半導体層４
との界面に電荷がトラップされて書込み状態となり、消
去電圧を印加すると、メモリ性ゲート絶縁膜３中の電荷
が放出されて消去状態になる。また読出しは、ゲート電
極２に低電圧の読出し電圧を印加して行なわれる。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
メモリ性ゲート絶縁膜３の耐圧性が十分でないため、ゲ
ート電極２とソース，ドレイン電極７，８との間の絶縁
耐圧が低く、そのため、書込み，消去に際してゲート電
極２とソース，ドレイン電極７，８との間に高電圧を印
加したときに、ゲート電極２とソース，ドレイン電極７
．８との間に絶縁破壊を生ずるおそれがあった。

本発明は前記のような実情にかんがみてなされたもので
あって、その目的とするところは、ゲト電極とソース，
ドレイン電極との間の絶縁耐圧を高くし、高電圧の印加
時にもゲート電極とソース，ドレイン電極との間に絶縁
破壊を発生することのないようにして信頼性を向上させ
た薄膜トランジスタメモリを提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、ゲー１・電極と、
電荷蓄積機能をもつメモリ性ゲート絶縁膜と、半導体層
と、ソース電極およびドレイン電極とを積層した薄膜ト
ランジスタメモリにおいて、前記ゲート電極と前記メモ
リ性ゲート絶縁膜との間に、前記ゲート電極をその中央
部を除いて覆う非メモリ性絶縁膜と前記ゲート電極の全
体を覆う誘電膜とをそのいずれか一方を上にして積層し
た耐圧保持層を設けたことを特徴とするものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、薄膜ト
ランジスタのゲート電極とメモリ性ゲート絶縁膜との間
に、非メモリ性絶縁膜と誘電膜とを積層した耐圧保持層
を設けることにより、この耐圧保持層によってゲート電
極とソース，ドレイン電極との間の絶縁耐圧を高めたも
のであり、この薄膜トランジスタメモリによれば、高電
圧の印加時にもゲート電極とソース，ドレイン電極との
間に絶縁破壊を発生することはないから、その信頼性を
向上させることができる。しかも、この薄膜トランジス
タメモリでは、前記耐圧保持層を構成する非メモリ性絶
縁膜と誘電膜のうち、誘電膜だけをゲート電極の全体を
覆うように形成し、非メそり性絶縁膜はゲート電極をそ
の中央部を除いて覆うように形成しているため、ゲート
電極に印加した電圧は、前記耐圧保持層のうちの誘電膜
だけと、メモリ性ゲート絶縁膜とを介して半導体層に印
加される。したがって、この薄膜トランジスタ５ メモリによれば、ゲート電極とメモリ性ゲート絶縁膜と
の間に耐圧保持層を設けたものでありなから、ゲート電
極から半導体層への印加電圧を十分に確保して、良好な
書込み，消去を行なうことができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図である。なお、この実施例の薄膜トラン
ジスタメモリは逆スタガー構造のものである。

第１図および第２図において、図中１１はガラス等から
なる絶縁基板であり、この基板１１上には、ゲート電極
１２と、このゲート電極１２につながるゲーｌ・ライン
（アドレスライン）１２Ｌが形成されている。なお、ゲ
ートライン１２Ｌはゲート電極１２と同一幅に形成され
ている。また、基板１１上には、ゲート電極１２の全体
を覆う耐６ 圧保持用誘電膜１３ａの上にゲート電極１２をその中央
部を除いて覆う耐圧保持用絶縁膜１３ｂを積層した耐圧
保持層１３が形成されており、電荷蓄積機能をもつメモ
リ性ゲート絶縁膜（例えばシリコンリッチの窒化シリコ
ン膜）１４は、前記耐圧保持層１３の上に形成されてい
る。

前記耐圧保持層１３の下層の誘電膜１３ａは、例えば酸
化タンタル（ＴａＯｘ）で形成されており、上層の絶縁
膜１３ｂは、電荷蓄積機能をもたない窒化シリコン（Ｓ
ｉ　Ｎ）等からなる非メモリ性絶縁膜とされている。な
お、前記誘電膜１３ａの膜厚は１０００人〜３０００人
、非メモリ性絶縁膜１３ｂの膜厚は２０００人〜３００
０人であり、またメモリ性ゲート絶縁膜１４は膜厚が１
００人〜５００人の薄膜とされている。

一方、前記メモリ性ゲート絶縁膜１４の上には、ゲート
電極１２の全域に対向させて、ｉ−ａＳｉ等からなるｉ
型半導体層１５が形成されており、このｉ型半導体層１
５の両側部の上には、ｎ”−ａ−８１等からなるｎ型半
導体層１６を介して、ソース電極１７とドレイン電極１
８とが形成されている。なお、１７Ｌはソース電極１７
につながるソースライン（データライン）、１８Ｌはド
レイン電極１８につながるドレインライン（データライ
ン）であり、このソースライン１７Ｌとドレインライン
１８Ｌは前記メモリ性ゲート絶縁膜１４の上に配線され
ている。

すなわち、この実施例の薄膜トランジスタメモリは、そ
のゲート電極１２とメモリ性ゲート絶縁膜１４との間に
、ゲート電極１２の全体を覆う誘電膜１３ａと、ゲート
電極１２をその中央部を除いて覆う非メモリ性絶縁膜１
３ｂとを積層した耐圧保持層１３を設けたものである。

第３図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第３図（ａ）に示すように、基板１１上にクロム
等の金属膜を約５００人の厚さに膜付けし、この金属膜
をバターニングしてゲート電極１２とゲートライン１２
Ｌを形成した後、その上に基板１１全面にわたって、酸
化タンタル等からなる誘電膜１．３ａと、電荷蓄積機能
をもたない窒化シリコン等からなる非メモリ性絶縁膜１
３ｂとをそれぞ゛れ１０００人〜３０００人，　２００
０人〜３０００人の厚さに堆積させる。

次に、第３図（ｂ）に示すように、前記非メモリ性絶縁
膜１３ｂのゲート電極１２の中央部に対応する部分をエ
ッチングにより除去し、この部分の誘電膜１３ａを露出
させる。

次に、第３図（ｃ）に示すように、前記非メモリ性絶縁
膜１３ｂおよび露出された誘電膜１３ａの上に、基板］
１全面にわたって、電荷蓄積機能をもつ窒化シリコン等
からなるメモリ性ゲート絶縁膜１４と、ｉ−ａ−Ｓｔ等
からなるｉ型半導体膜１５と、ｎ”−ａ−Ｓｔ等からな
るｎ型半導体層１６と、ソース２　ド１ノイン電極１．
７，１．．８となるクロム等の金属膜Ａとをそれぞれ１
００人〜５００Ａ．，１５００人，２５０人，５００人
の厚さに順次堆積させる。

次に、第３図（ｄ）に示すように、前記金属膜９ Ａとその下のｎ型半導体層１６とをパターニングしてソ
ース電極１７とソースライン１７Ｌおよびドレイン電極
１８とドレインライン１８Ｌを形成し、次いでｉ型半導
体層１５を１・ランジスタ素子形状にパターニングして
、薄膜トランジスタメモリを完成する。

しかして、この実施例の薄膜トランジスタメモリにおい
ては、ゲート電極１２とメモリ性ゲート絶縁膜１４との
間に、ゲート電極１２をその中央部を除いて覆う非メモ
リ性絶縁膜１３ｂとゲート電極１２の全体を覆う誘電膜
１３ａとを積層（この実施例では誘電膜１３ａの上に非
メモリ性絶縁膜１３ｂを積層）した耐圧保持層１３を設
けているから、この耐圧保持層１３によってゲート電極
１２とソース，ドレイン電極１７．１８との間の絶縁耐
圧を十分高くすることができる。したがってこの薄膜ト
ランジスタメモリによれば、高電圧の書込み消去電圧の
印加時にも、ゲーＩ・電極１２とソース，ドレイン電極
１７．１８との間に絶縁破壊を発生することはないから
、その信頼性を向コ０ 上させることができる。

しかも、この薄膜トランジスタメモリでは、前記耐圧保
持層１３を構成する非メモリ性絶縁膜１３ｂと誘電膜１
３ａのうち、誘電膜１−　３　ａだけをゲート電極１２
の全体を覆うように形成し、非メモリ性絶縁膜１３ｂは
ゲート電極１２をその中央部を除いて覆うように形成し
ているため、ゲート電極１２に印加した電圧は、前記耐
圧保持層１３のうちの誘電膜１３ａだけと、メモリ性ゲ
ート絶縁膜１４とを介してｉ型半導体層１５に印加され
る。したがって、この薄膜トランジスタメモリによれば
、ゲート電極１２とメモリ性ゲート絶縁膜１４との間に
耐圧保持層１３を設けたものでありながら、ゲート電極
１２からｉ型半導体層１５への印加電圧を十分に確保し
て、良好な書込み１消去を行なうことができる。

次に、本発明の他の実施例を説明する。

第４図〜第６図は本発明の第２の実施例を示したもので
、第４図および第５図は薄膜トランジスタメモリの断面
図および平面図、第６図はその製１１ 造工程図である。

この実施例の薄膜トランジスタメモリは、第４図および
第５図に示すように、ゲート電極１２とメモリ性ゲート
絶縁膜１４との間に設ける耐圧保持層１３を、非メモリ
性絶縁膜１３ｂの上に誘電膜１３ａを積層した構造とす
るとともに、前記非メモリ性絶縁膜１３ｂはゲート電極
１２をその中央部を除いて覆うパターンに形成し、前記
誘電膜１３ａはゲート電極１２の全体を覆うパターンに
形成したもので、その他の構成は前記第１の実施例の薄
膜トランジスタメモリと同じである。

この薄膜トランジスタメモリは次のような工程で製造さ
れる。

まず、第６図（ａ）に示すように、基板１１上に前記第
１の実施例と同様にしてゲート電極１２とゲートライン
１２Ｌを形成した後、その上に基板１１全面にわたって
、電荷蓄積機能をもたない窒化シリコン等からなる非メ
モリ性絶縁膜１３ｂを２０００人〜３０００人の厚さに
堆積させる。

次に、第６図（ｂ）に示すように、前記非メモ１２ リ性絶縁膜１３ｂのうちゲート電極１２の中央部に対応
する部分をエッチングにより除去し、この部分のゲート
電極１２を露出させる。

次に、第６図（Ｃ）に示すように、非メモリ性絶縁膜１
３ｂおよび露出されたゲート電極１２の上に、基板１１
全面にわたって、酸化タンタル等からなる誘電膜１３ａ
と、電荷蓄積機能をもつ窒化シリコン等からなるメモリ
性ゲート絶縁膜１４と、ｉ−ａ−Ｓｔ等からなるｉ型半
導体膜１５と、ｎ＋−ａ−Ｓｉ等からなるｎ型半導体層
１６と、ソース，ドレイン電極１７．１８となるクロム
等の金属膜Ａとをそれぞ゛れ１０００人〜８０００人，
１００人〜５００人，　１５００人，２５０人，５００
人の厚さに順次堆積させる。

次に、第６図（ｄ）に示すように、前記金属膜Ａとその
下のｎ型半導体層１６をパターニングしてソース電極１
７とソースライン１７Ｌおよびドレイン電極１８とドレ
インライン１８Ｌを形成し、次いで前記ｉ型半導体層１
５を薄膜トランジスタの素子形状にパターニングして薄
膜トランジスタ１３ メモリを完成する。

しかして、この実施例の薄膜トランジスタメモリにおい
ても、ゲート電極１２とメモリ性ゲート絶縁膜１４との
間に、ゲート電極１２をその中央部を除いて覆う非メモ
リ性絶縁膜１３ｂとゲート電極１２の全体を覆う誘電膜
１３ａとを積層した耐圧保持層１３を設けているから、
高電圧の書込み消去電圧の印加時にも、ゲート電極１２
とソース，ドレイン電極１７．１８との間に絶縁破壊を
発生することはなく、したがって信頼性を向上させるこ
とができるし、また、前記耐圧保持層１３を構成する非
メモリ性絶縁膜１３ｂと誘電膜１３ａのうぢ、非メモリ
性絶縁膜１３ｂはゲート電極１２をその中央部を除いて
覆うように形成しているため、ゲート電極１２とメモリ
性ゲー１・絶縁膜１４との間に耐圧保持層１３を設けた
ものでありながら、ゲート電極１２からｉ型半導体層１
５への印加電圧を十分に確保して良好な書込み，消去を
行なうことができる。

第７図および第８図は本発明の第３の実施例を１４ 示したもので、第８図は薄膜トランジスタメモリの断面
図、第９図はその平面図である。

この実施例の薄膜トランジスタメモリは、前記第２の実
施例の薄膜トランジスタメモリに、第２のゲート電極２
０を設けたもので、この第２のゲート電極２０は、ｉ型
半導体層１５およびソースドレイン電極１７．１８の上
に形成した上部ゲー１・絶縁膜１９の上に形成されてい
る。この上部ゲート絶縁膜１９は、電荷蓄積機能のない
窒化シリコン等からなる非メモリ性絶縁膜であり、その
膜厚は約３０００Ａである。そして、基板１１上のゲー
ト電極１２がつながっているゲートライン１２Ｌは書き
込み消去用ゲートラインとされており、また第２のゲー
ト電極２０は読出し用ゲートライン２ＯＬに接続されて
いる。なお、この実施例の薄膜１・ランジスタメモリは
、前記第２のゲート電極２０を設けた以外の構成は前記
第２の実施例の薄膜トランジスタメモリと同じ構成とな
っているから、その説明は図に同符号を付して省略する
。また、この薄膜トランジスタメモリは、前記第２の１
５ 実施例の薄膜トランジスタメモリの製造方法に上部ゲー
ト絶縁膜１９の形成工程と第２のゲート電極２０の形成
工程を付加するだけで製造できるから、その製造方法の
説明も省略する。

この実施例の薄膜トランジスタメモリは、書き込みおよ
び消去は基板１１上のゲート電極コ２にゲート電圧を印
加して行ない、読出しは第２のゲート電極２０にゲート
電圧を印加１−で行なうようにしたものである。

この第３の実施例の薄膜トランジスタメモリによれば、
前記第２の実施例と同様な効果があるだけでなく、読出
しを第２のゲート電極２０にゲート電圧を印加して行な
うようにしているために、読出し時に、耐圧保持層１３
の誘電膜１３ａおよびメモリ性ゲート絶縁膜１４を介し
てｉ型半導体層１５と対向している基板１１上のゲート
電極１２に、トランジスタの閾値電圧を変化させるよう
なゲート電圧を印加する必要はなく、シたがって、読出
しの繰返しによるトランジスタの閾値電圧の変化をなく
して、半永久的に安定した読出し１６ を行なうことができる。

なお、前記各実施例では、逆スタガー構造の薄膜トラン
ジスタメモリについて説明したが、本発明は、逆スタガ
ー構造に限らず、スタガー構造、コプラナー構造、逆コ
プラナー構造の薄膜トランジスタメモリにも適用できる
ことはもちろんである。さらに前記第３の実施例では、
逆スタガー構造の薄膜Ｉ・ランジスタメモリの上に設け
た第２のゲート電極２０を読出し用ゲート電極としてい
るが、この実施例と逆に、基板１１上のゲート電極１２
を読出し用とし、前記第２のゲート電極２０を書込み消
去用とし７てもよく、その場合は、第２のゲート電極２
０とメモリ性ゲート絶縁膜１４との間に、前記第２のゲ
ート電極２０をその中央部を除いて覆う非メモリ性絶縁
膜と前記第２のゲト電極２０の全体を覆う誘電膜とをそ
のいずれか一方を上にして積層した耐圧保持層を設け設
ければよい。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、ゲート電１７ 極と、電荷蓄積機能をもつメモリ性ゲート絶縁膜と、半
導体層と、ソース電極およびドレイン電極とを積層した
薄膜トランジスタメモリにおいて、前記ゲート電極と前
記メモリ性ゲート絶縁膜との間に、前記ゲート電極をそ
の中央部を除いて覆う非メモリ性絶縁膜と前記ゲー１・
電極の全体を覆う誘電膜とをそのいずれか一方を上にし
て積層した耐圧保持層を設けたものであるから、この耐
圧保持層によってゲート電極とソース，ドＩノイン電極
との間の絶縁耐圧を高めることができる。したかって、
この薄膜トランジスタメモリによれば、高電圧の印加時
にもゲート電極とソース，ド１ノイン電極との間に絶縁
破壊を発生することはないから、その信頼性を向上させ
ることかできる。しかも、本発明の薄膜１・ランジスタ
メモリでは、前記耐圧保持層を構成する非メモリ性絶縁
膜と誘電膜のうち、誘電膜だけをゲート電極の全体を覆
うように形成し、非メモリ性絶縁膜はゲート電極をその
中央部を除いて覆うように形成しているため、ゲート電
極に印加した電圧は、前記耐圧保持層のうち１８ の誘電膜だけと、メモリ性ゲート絶縁膜とを介して半導
体層に印加される。したがって、この薄膜トランジスタ
メモリによれば、ゲート電極とメモリ性ゲート絶縁膜と
の間に耐圧保持層を設けたものでありながら、ゲート電
極から半導体層への印加電圧を十分に確保して、良好な
書込み，消去を行なうことができる。

【図面の簡単な説明】

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図、第３図は薄膜トランジスタメモリの製
造工程図である。第４図〜第６図は本発明の第２の実施
例を示したもので、第４図および第５図は薄膜トランジ
スタメモリの断面図および平面図、第６図は薄膜トラン
ジスタメモリの製造工程図である。第７図および第８図
は本発明の第３の実施例を示す薄膜トランジスタメモリ
の断面図および平面図である。第９図は従来の薄膜トラ
ンジスタメモリの断面図である。 １１・・・基板、１２・・・ゲート電極、１３・・・耐
圧保１９ 持層、１３ａ・・・誘電膜、１３ｂ・・・非メモリ性絶
縁膜、１４・・・メモリ性ゲート絶縁膜、１５・・・ｉ
型半導体膜、１６・・・ｎ型半導体層、１７・・・ソー
ス電極、１８・・・ドレイン電極、１９・・・上部ゲー
ト絶縁膜、２０・・・第２のゲート電極（読出し用ゲー
ト電極）。

Claims (1)

【特許請求の範囲】
1. ゲート電極と、電荷蓄積機能をもつメモリ性ゲート絶縁
   膜と、半導体層と、ソース電極およびドレイン電極とを
   積層した薄膜トランジスタメモリにおいて、前記ゲート
   電極と前記メモリ性ゲート絶縁膜との間に、前記ゲート
   電極をその中央部を除いて覆う非メモリ性絶縁膜と前記
   ゲート電極の全体を覆う誘電膜とをそのいずれか一方を
   上にして積層した耐圧保持層を設けたことを特徴とする
   薄膜トランジスタメモリ。