JP2867810B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2867810B2 JP2867810B2 JP4240603A JP24060392A JP2867810B2 JP 2867810 B2 JP2867810 B2 JP 2867810B2 JP 4240603 A JP4240603 A JP 4240603A JP 24060392 A JP24060392 A JP 24060392A JP 2867810 B2 JP2867810 B2 JP 2867810B2
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Description
【０００１】
【産業上の利用分野】本発明は、基板上に複数のＭＮＯ
Ｓ(Metal Nitride Oxide Semiconductor) 型の素子を備
えた半導体装置に関する。
Ｓ(Metal Nitride Oxide Semiconductor) 型の素子を備
えた半導体装置に関する。
【０００２】
【従来の技術】従来不揮発性メモリの一つとして利用さ
れているＭＮＯＳ型の電界効果トランジスタは、データ
書込み前はエンハンスメント型であり、ゲート電圧がロ
ーレベルではオフ状態、ゲート電圧がハイレベルではオ
ン状態となり、データ書込み後は常時オフ状態とするこ
とで不揮発性メモリとして利用している。ところがこの
ようなＭＮＯＳ型の電界効果トランジスタを用いた不揮
発性メモリにあっては、一定電圧のストレスを与えてデ
ータ書込みを行った場合における閾値の変化は常に一定
方向に一定量変化する。
れているＭＮＯＳ型の電界効果トランジスタは、データ
書込み前はエンハンスメント型であり、ゲート電圧がロ
ーレベルではオフ状態、ゲート電圧がハイレベルではオ
ン状態となり、データ書込み後は常時オフ状態とするこ
とで不揮発性メモリとして利用している。ところがこの
ようなＭＮＯＳ型の電界効果トランジスタを用いた不揮
発性メモリにあっては、一定電圧のストレスを与えてデ
ータ書込みを行った場合における閾値の変化は常に一定
方向に一定量変化する。
【０００３】
【発明が解決しようとする課題】ところで本発明者はこ
のようなＭＮＯＳ型電界効果トランジスタについて実
験，研究の結果、チャネル部に用いられているオキサイ
ド膜（SiＯ 2 膜）が3.0nm以下のＭＮＯＳ型の電界効果
トランジスタと、SiＯ2 膜が 3.5nm以上のＭＮＯＳ型の
電界効果トランジスタとではフラットバンドのシフト方
向が逆極性となるという知見を得た。
のようなＭＮＯＳ型電界効果トランジスタについて実
験，研究の結果、チャネル部に用いられているオキサイ
ド膜（SiＯ 2 膜）が3.0nm以下のＭＮＯＳ型の電界効果
トランジスタと、SiＯ2 膜が 3.5nm以上のＭＮＯＳ型の
電界効果トランジスタとではフラットバンドのシフト方
向が逆極性となるという知見を得た。
【０００４】本発明はかかる知見に基づくものであっ
て、その目的とするところはストレス電圧印加前の状態
では同一特性を示す素子が、ストレス電圧印加によって
相異なる特性を持つことを利用して、単一の書込み信号
に対して異なる状態を保持することができ、多機能のメ
モリデバイスとして構成し得る半導体装置を提供するに
ある。
て、その目的とするところはストレス電圧印加前の状態
では同一特性を示す素子が、ストレス電圧印加によって
相異なる特性を持つことを利用して、単一の書込み信号
に対して異なる状態を保持することができ、多機能のメ
モリデバイスとして構成し得る半導体装置を提供するに
ある。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
は、基板上に設けられた複数のゲート領域の夫々にＭＮ
ＯＳ(Metal Nitride Oxide Semiconductor) 型の素子を
有する半導体装置において、前記ゲート領域上の膜厚が
３．０ｎｍ以下のオキサイド膜を有する第１の素子と、
前記ゲート領域上の膜厚が３．５ｎｍ以上のオキサイド
膜を有し、前記第１の素子とフラットバンドシフト方向
が逆極性である第２の素子とを具備することを特徴とす
る。
は、基板上に設けられた複数のゲート領域の夫々にＭＮ
ＯＳ(Metal Nitride Oxide Semiconductor) 型の素子を
有する半導体装置において、前記ゲート領域上の膜厚が
３．０ｎｍ以下のオキサイド膜を有する第１の素子と、
前記ゲート領域上の膜厚が３．５ｎｍ以上のオキサイド
膜を有し、前記第１の素子とフラットバンドシフト方向
が逆極性である第２の素子とを具備することを特徴とす
る。
【０００６】
【作用】本発明にあってはオキサイド膜の膜厚が3.0nm
以下である第１の素子では基板側からの電荷の注入が、
またオキサイド膜の膜厚が3.5nm 以上である第２の素子
ではゲート側からの電荷の注入が夫々優勢となり、第
１，第２の素子におけるフラットバンドシフトの極性が
逆となって、単一の書込み信号に対して異なる状態を保
持することができる。
以下である第１の素子では基板側からの電荷の注入が、
またオキサイド膜の膜厚が3.5nm 以上である第２の素子
ではゲート側からの電荷の注入が夫々優勢となり、第
１，第２の素子におけるフラットバンドシフトの極性が
逆となって、単一の書込み信号に対して異なる状態を保
持することができる。
【０００７】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本発明に係る半導体装置を不
揮発性メモリとして構成した場合の模式的断面図、図２
は同じくその模式的平面図である。図中１，２はいずれ
もＭＮＯＳ(Metal Nitride Oxide Semiconductor) 型の
素子としての電界効果トランジスタを示している。電界
効果トランジスタ１，２は同一のｐ型Si基板４の表面に
相互に絶縁領域３を隔てて形成されている。
具体的に説明する。図１は本発明に係る半導体装置を不
揮発性メモリとして構成した場合の模式的断面図、図２
は同じくその模式的平面図である。図中１，２はいずれ
もＭＮＯＳ(Metal Nitride Oxide Semiconductor) 型の
素子としての電界効果トランジスタを示している。電界
効果トランジスタ１，２は同一のｐ型Si基板４の表面に
相互に絶縁領域３を隔てて形成されている。
【０００８】電界効果トランジスタ１，２は夫々ソース
領域11,21 、ドレイン領域12,22 及びソース領域11とド
レイン領域12との間、ソース領域21とドレイン領域22と
の間夫々にゲート領域13,23 を備えている。
領域11,21 、ドレイン領域12,22 及びソース領域11とド
レイン領域12との間、ソース領域21とドレイン領域22と
の間夫々にゲート領域13,23 を備えている。
【０００９】電界効果トランジスタ１のゲート領域13に
は厚み3.5nm のSiＯ2 膜（オキサイド膜）13a ，厚み40
nmのSi3 Ｎ4 膜13b 、ゲート電極としての厚み400nm の
ポリシリコン膜14が、また電界効果トランジスタ２のゲ
ート領域23には厚み3.0nm のSiＯ2 膜（オキサイド膜）
23a ，厚み40nmのSi3 Ｎ4 膜23b 及びゲート電極として
の厚み400nm のポリシリコン膜24が夫々この順序で積層
してある。
は厚み3.5nm のSiＯ2 膜（オキサイド膜）13a ，厚み40
nmのSi3 Ｎ4 膜13b 、ゲート電極としての厚み400nm の
ポリシリコン膜14が、また電界効果トランジスタ２のゲ
ート領域23には厚み3.0nm のSiＯ2 膜（オキサイド膜）
23a ，厚み40nmのSi3 Ｎ4 膜23b 及びゲート電極として
の厚み400nm のポリシリコン膜24が夫々この順序で積層
してある。
【００１０】つまり電界効果トランジスタ１と２とは電
界効果トランジスタ１のSiＯ2 膜13a の厚みが3.5nm で
あるのに対し、電界効果トランジスタ２のSiＯ2 膜23a
の厚みが3.0nm である点が異なるのみで、この点を除け
ば他の構成は実質的に同じである。
界効果トランジスタ１のSiＯ2 膜13a の厚みが3.5nm で
あるのに対し、電界効果トランジスタ２のSiＯ2 膜23a
の厚みが3.0nm である点が異なるのみで、この点を除け
ば他の構成は実質的に同じである。
【００１１】なお、電界効果トランジスタ１，２におけ
るSiＯ2 膜厚は夫々前者は3.5nm 、また後者は3.0nm と
した構成を説明したが、特にこれに限らず電界効果トラ
ンジスタ１のSiＯ2 膜厚は3.5nm 以上、また電界効果ト
ランジスタ２のSiＯ2 膜厚は3.0nm 以下であればよい。
るSiＯ2 膜厚は夫々前者は3.5nm 、また後者は3.0nm と
した構成を説明したが、特にこれに限らず電界効果トラ
ンジスタ１のSiＯ2 膜厚は3.5nm 以上、また電界効果ト
ランジスタ２のSiＯ2 膜厚は3.0nm 以下であればよい。
【００１２】次にこのような本発明装置の動作を説明す
る。ゲート電極としてのポリシリコン膜14,24 にストレ
ス電圧を印加すると電界効果トランジスタ１，２のいず
れの場合も、ポリシリコン膜14,24 側から注入された電
荷はSi3 Ｎ4 膜13b,23b 中、及びSi3 Ｎ4 膜13b,23b と
SiＯ 2 膜13a,23a との界面にトラップされ、一方基板４
側から注入される逆極性の電荷はSi3 Ｎ4 膜13b,23b と
SiＯ2 膜13a,23a との界面、及びSi3 Ｎ4 膜13b,23b 中
にトラップされる。
る。ゲート電極としてのポリシリコン膜14,24 にストレ
ス電圧を印加すると電界効果トランジスタ１，２のいず
れの場合も、ポリシリコン膜14,24 側から注入された電
荷はSi3 Ｎ4 膜13b,23b 中、及びSi3 Ｎ4 膜13b,23b と
SiＯ 2 膜13a,23a との界面にトラップされ、一方基板４
側から注入される逆極性の電荷はSi3 Ｎ4 膜13b,23b と
SiＯ2 膜13a,23a との界面、及びSi3 Ｎ4 膜13b,23b 中
にトラップされる。
【００１３】このとき電界効果トランジスタ１において
は、そのSiＯ2 膜13a の膜厚が厚いことから、ポリシリ
コン膜14側から注入される電荷のトラップが優勢となる
のに対し、電界効果トランジスタ２においては、そのSi
Ｏ2 膜23a の膜厚が薄いことから、基板４側から注入さ
れる電荷のトラップが優勢となる。これはSiＯ2 膜が薄
くなるとSiＯ2 膜中にトンネル電流が生じ、基板４側か
らの電荷の注入が容易となることによる。
は、そのSiＯ2 膜13a の膜厚が厚いことから、ポリシリ
コン膜14側から注入される電荷のトラップが優勢となる
のに対し、電界効果トランジスタ２においては、そのSi
Ｏ2 膜23a の膜厚が薄いことから、基板４側から注入さ
れる電荷のトラップが優勢となる。これはSiＯ2 膜が薄
くなるとSiＯ2 膜中にトンネル電流が生じ、基板４側か
らの電荷の注入が容易となることによる。
【００１４】ポリシリコン膜14,24 側からの電荷の注入
と基板４側からの電荷の注入とのいずれの側が優勢とな
るかはSiＯ2 膜13a,23a の厚みによって定まり、本発明
者の実験によれば3.0nm 〜3.5nm の範囲内に境界があ
り、SiＯ2 膜の厚みが3.0nm 以下では基板４側からの、
また3.5nm 以上ではポリシリコン膜14,24 側からの電荷
の注入が夫々優勢となることが確認された。
と基板４側からの電荷の注入とのいずれの側が優勢とな
るかはSiＯ2 膜13a,23a の厚みによって定まり、本発明
者の実験によれば3.0nm 〜3.5nm の範囲内に境界があ
り、SiＯ2 膜の厚みが3.0nm 以下では基板４側からの、
また3.5nm 以上ではポリシリコン膜14,24 側からの電荷
の注入が夫々優勢となることが確認された。
【００１５】図３はSiＯ2 膜の厚みを3.0nm としたＭＮ
ＯＳ型の電界効果トランジスタ１とSiＯ2 膜の厚みを5.
0nm としたＭＮＯＳ型構造のキャパシタ（Si3 Ｎ4 膜厚
はいずれも40nm）とにおけるストレス電圧（Ｖ）とフラ
ットバンドシフトとの関係を示すグラフである。グラフ
中実線はSiＯ2 膜厚が3.0nm 、破線はSiＯ2 膜厚が5.0n
m の場合を夫々示している。
ＯＳ型の電界効果トランジスタ１とSiＯ2 膜の厚みを5.
0nm としたＭＮＯＳ型構造のキャパシタ（Si3 Ｎ4 膜厚
はいずれも40nm）とにおけるストレス電圧（Ｖ）とフラ
ットバンドシフトとの関係を示すグラフである。グラフ
中実線はSiＯ2 膜厚が3.0nm 、破線はSiＯ2 膜厚が5.0n
m の場合を夫々示している。
【００１６】このグラフから明らかなように、±５ｖ迄
のストレス電圧を印加しても閾値電圧に変化は生じない
が、±５ｖを超えるストレス電圧を印加すると、SiＯ2
膜厚を3.0nm とした場合には、ストレス電圧を正とする
とフラットバンドシフトは正側に、またストレス電圧を
負とするとフラットバンドシフトは負側になる。一方Si
Ｏ2 膜厚が5.0nm とした場合には、ストレス電圧を正と
するとフラットバンドシフトは負側に、またストレス電
圧を負とするとフラットバンドシフトは正側になる。
のストレス電圧を印加しても閾値電圧に変化は生じない
が、±５ｖを超えるストレス電圧を印加すると、SiＯ2
膜厚を3.0nm とした場合には、ストレス電圧を正とする
とフラットバンドシフトは正側に、またストレス電圧を
負とするとフラットバンドシフトは負側になる。一方Si
Ｏ2 膜厚が5.0nm とした場合には、ストレス電圧を正と
するとフラットバンドシフトは負側に、またストレス電
圧を負とするとフラットバンドシフトは正側になる。
【００１７】つまり、ゲート領域13上の膜厚を3.5nm 以
上としたSiＯ 2 膜（オキサイド膜）13a を有する電界効
果トランジスタ１と、ゲート領域23上の膜厚を3.0mm 以
下としたSiＯ 2 膜（オキサイド膜）23a を有する電界効
果トランジスタ２とでは、フラットバンドシフト方向が
逆極性で、しかもその変化量もストレス電圧（Ｖ）の値
によって変化することが解る。このフラットバンドシフ
ト量はSi3 Ｎ4 膜13b,23b の膜厚を変えることで変化さ
せ得ることも確認された。
上としたSiＯ 2 膜（オキサイド膜）13a を有する電界効
果トランジスタ１と、ゲート領域23上の膜厚を3.0mm 以
下としたSiＯ 2 膜（オキサイド膜）23a を有する電界効
果トランジスタ２とでは、フラットバンドシフト方向が
逆極性で、しかもその変化量もストレス電圧（Ｖ）の値
によって変化することが解る。このフラットバンドシフ
ト量はSi3 Ｎ4 膜13b,23b の膜厚を変えることで変化さ
せ得ることも確認された。
【００１８】このような不揮発性半導体装置におけるゲ
ート電極に、例えば−20Ｖの書込み電圧を印加する前と
後とにおいて、夫々５Ｖの電圧（ハイレベル）と０Ｖの
電圧（ローレベル）を印加した場合の電界効果トランジ
スタ１，２のオン，オフの動作は表１に示す如くにな
る。
ート電極に、例えば−20Ｖの書込み電圧を印加する前と
後とにおいて、夫々５Ｖの電圧（ハイレベル）と０Ｖの
電圧（ローレベル）を印加した場合の電界効果トランジ
スタ１，２のオン，オフの動作は表１に示す如くにな
る。
【００１９】
【００２０】なお上述した実施例は本発明を不揮発性メ
モリとして適用した構成につき説明したが、何らこれに
限るものではない。また実施例では、膜厚が3.5nm のSi
Ｏ 2 膜13a を有するＭＮＯＳ型電界効果トランジスタ１
と、膜厚が3.0nm のSiＯ 2 膜23a を有するＭＮＯＳ型電
界効果トランジスタ２とを、基板４上に各１個備える構
成について述べたが、これら電界効果トランジスタ１，
２を夫々複数（同数又は異数のどちらでもよい）備える
ことも可能であり、更にSiＯ2 膜13a,23a の膜厚は、3.
0nm 以下，3.5nm 以上の夫々の範囲内で適宜に設定する
ことができる。
モリとして適用した構成につき説明したが、何らこれに
限るものではない。また実施例では、膜厚が3.5nm のSi
Ｏ 2 膜13a を有するＭＮＯＳ型電界効果トランジスタ１
と、膜厚が3.0nm のSiＯ 2 膜23a を有するＭＮＯＳ型電
界効果トランジスタ２とを、基板４上に各１個備える構
成について述べたが、これら電界効果トランジスタ１，
２を夫々複数（同数又は異数のどちらでもよい）備える
ことも可能であり、更にSiＯ2 膜13a,23a の膜厚は、3.
0nm 以下，3.5nm 以上の夫々の範囲内で適宜に設定する
ことができる。
【００２１】
【発明の効果】以上の如く本発明装置にあっては、スト
レス電圧に対するフラットバンドシフト方向が逆極性と
なる第１の素子と第２の素子とを備えたから、これらの
素子がストレス電圧印加後に相異なる特性を持ち、単一
の書込み信号に対して異なる状態を保持することがで
き、多機能のメモリデバイスを構成することが可能とな
る等、本発明は優れた効果を奏するものである。
レス電圧に対するフラットバンドシフト方向が逆極性と
なる第１の素子と第２の素子とを備えたから、これらの
素子がストレス電圧印加後に相異なる特性を持ち、単一
の書込み信号に対して異なる状態を保持することがで
き、多機能のメモリデバイスを構成することが可能とな
る等、本発明は優れた効果を奏するものである。
【図１】本発明に係る半導体装置の断面構造図である。
【図２】本発明に係る半導体装置の模式的平面図であ
る。
る。
【図３】閾値電圧のストレス電圧依存性を示すグラフで
ある。
ある。
１，２ ＭＮＯＳ型の電界効果トランジスタ ３ 絶縁領域 ４ 基板 11 ソース領域 12 ドレイン領域 13 ゲート領域 13a SiＯ2 膜 13b Si3 Ｎ4 膜 14 ポリシリコン膜 21 ソース領域 22 ドレイン領域 23 ゲート領域 23a SiＯ2 膜 23b Si3 Ｎ4 膜 24 ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 21/8234 H01L 27/088 H01L 29/792
Claims (1)
- 【請求項１】 基板上に設けられた複数のゲート領域の
夫々にＭＮＯＳ(Metal Nitride Oxide Semiconductor)
型の素子を有する半導体装置において、前記ゲート領域
上の膜厚が３．０ｎｍ以下のオキサイド膜を有する第１
の素子と、前記ゲート領域上の膜厚が３．５ｎｍ以上の
オキサイド膜を有し、前記第１の素子とフラットバンド
シフト方向が逆極性である第２の素子とを具備すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240603A JP2867810B2 (ja) | 1992-09-09 | 1992-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240603A JP2867810B2 (ja) | 1992-09-09 | 1992-09-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0690007A JPH0690007A (ja) | 1994-03-29 |
| JP2867810B2 true JP2867810B2 (ja) | 1999-03-10 |
Family
ID=17061951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4240603A Expired - Fee Related JP2867810B2 (ja) | 1992-09-09 | 1992-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867810B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS535194B2 (ja) * | 1972-11-13 | 1978-02-24 | ||
| JPS60124965A (ja) * | 1983-12-10 | 1985-07-04 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6281766A (ja) * | 1985-10-04 | 1987-04-15 | Nec Corp | 半導体記憶装置 |
-
1992
- 1992-09-09 JP JP4240603A patent/JP2867810B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690007A (ja) | 1994-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |