JPH0472675A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリトランジスタとこのメモ
リトランジスタを選択するための選択トランジスタとを
薄膜トランジスタとした薄膜トランジスタメモリが考え
られている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとは、例えば、ソース
、ドレイン電極と、半導体層と、ゲート絶縁膜と、ゲー
ト電極とを積層したスタガー型の薄膜トランジスタとさ
れており、メモリトランジスタのゲート絶縁膜は電荷蓄
積機能をもつメモリ性絶縁膜で形成され、選択トランジ
スタのゲート絶縁膜は電荷蓄積機能のない絶縁膜で形成
されている。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリトランジスタと選択トランジスタとを隣
接させて形成して、このメモリトランジスタと選択トラ
ンジスタとを接続配線により直列に接続したものである
ため、メモリトランジスタと選択トランジスタとで構成
されるトランジスタメモリの面積が大きく、したがって
このトランジスタメモリを縦横に配列して構成されるメ
モリマトリックスの集積度を上げることが難しいという
問題をもっていた。

本発明はこのような実情にかんがみてなされたものであ
って、その目的とするところは、メモリトランジスタと
選択トランジスタとで構成されるトランジスタメモリの
面積を小さくして集積度を上げることができる薄膜トラ
ンジスタメモリを提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁性基板上に形
成されたソース、ドレイン電極と、両側部を前記ソース
、ドレイン電極の上に積層して前記基板上に形成された
半導体層と、この半導体層の一部分の上に形成された電
荷蓄積機能をもつメモリ性絶縁膜と、このメモリ性絶縁
膜と前記半導体層を覆う電荷蓄積機能のない下部ゲート
絶縁膜と、この下部ゲート絶縁膜の上に前記メモリ性絶
縁膜のみに対向させて形成された下部ゲート電極と、こ
の下部ゲート電極を覆って前記下部ゲート絶縁膜の上に
積層された電荷蓄積機能のない上部ゲート絶縁膜と、こ
の上部ゲート絶縁膜の上に前記半導体層の少なく占もソ
ース、ドレイン電極間の領域全体に対向させて形成され
た上部ゲート電極とを備え、 前記ソース、ドレイン電極と前記半導体層と前記メモリ
性絶縁膜および前記下部ゲート絶縁膜と下部ゲート電極
とでメモリトランジスタを構成し、前記ソース、ドレイ
ン電極と前記半導体層と前記下部ゲート絶縁膜および前
記上部ゲート絶縁膜と前記上部ゲート電極とで選択トラ
ンジスタを構成したことを特徴とするものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、１つの
薄膜トランジスタに、半導体層の少なくともソース、ド
レイン電極間の領域全体に対向する上部ゲート電極と、
この上部ゲート電極と前記半導体層との間に設けられて
前記半導体層の一部分に対向する下部ゲート電極との２
つのゲート電極を設けるとともに、前記半導体層を覆う
下部ゲート絶縁膜と、この下部ゲート絶縁膜の上に積層
した上部ゲート絶縁膜とをそれぞれ電荷蓄積機能のない
絶縁膜とし、さらに、前記半導体層の一部分の上にメモ
リ性絶縁膜を形成してこのメモリ性絶縁膜に前記下部ゲ
ート電極を対向させることにより、１つの薄膜トランジ
スタの中に、前記半導体層とソース、ドレイン電極とを
共用するメモリトランジスタと選択トランジスタとを前
記半導体層において直列に接続した状態で形成したもの
である。

そして、この薄膜トランジスタメモリにおいては、前記
半導体層のうち、下部ゲート電極が対向している部分が
メモリトランジスタのチャンネル領域となり、前記下部
ゲート電極は対向せず上部ゲート電極のみが対向してい
る部分が選択トランジスタのチャンネル領域となるから
、上部ゲート電極へのゲート電圧の印加により選択トラ
ンジスタが動作し、下部ゲート電極へのゲート電圧の印
加によりメモリトランジスタが動作する。また、前記メ
モリトランジスタのチャンネル領域と選択トランジスタ
のチャンネル領域とは、前記下部ゲート電極の側縁に対
応する部分において互いにつながった状態で形成される
。

しかも、この薄膜トランジスタメモリでは、メモリトラ
ンジスタのゲート電極である下部ゲート電極が、選択ト
ランジスタのゲート電極である上部ゲート電極から半導
体層に印加されるゲート電圧を遮蔽する電極としても作
用するため、前記上部ゲート電極に印加されるゲート電
圧の影響でメモリトランジスタが誤動作することはない
。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの断面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
１はガラス等からなる絶縁性基板である。

この基板１上には、ソース、ドレイン電極Ｓ、　　Ｄと
そのライン部（図示せず）が形成されており、このソー
ス、ドレイン電極Ｓ、Ｄの上にはｎ型アモルファス・シ
リコン（ｎ”−ａ−５ｉ）からなるオーミックコンタク
ト層２が積層されている。

なお、前記オーミックコンタクト層２は、ソース。

ドレイン電極Ｓ、Ｄのライン部の上にも積層されている
。３は両側部を前記ソース、ドレイン電極Ｓ、Ｄの上に
積層して基板１上に形成されたｉ型アモルファス争シリ
コン（ｉ−ａ−３ｉ）からなる半導体層である。この半
導体層３は、ソース。

ドレイン電極Ｓ、Ｄ間の全域にわたって、両側縁がソー
ス電極Ｓおよびドレイン電極りの外側縁にほぼ一致する
面積に形成されており、この半導体層３の両側部は前記
オーミックコンタクト層２を介してソース、ドレイン電
極Ｓ、Ｄと電気的に接続されている。なお、この半導体
層３の層厚は５００人である。この半導体層３の中央部
の上には、電荷蓄積機能をもつメモリ性絶縁膜４が設け
られており、このメモリ性絶縁膜４は、図上左右方向の
幅がソース、ドレイン電極Ｓ、Ｄ間の間隔のほぼ１／３
で、図上紙面表裏方向の幅が半導体層３の幅とほぼ等し
い面積に形成されている。このメモリ性絶縁膜４と前記
半導体層３は、電荷蓄積機能のない下部ゲート絶縁膜５
で覆われており、この下部ゲート絶縁膜５の上には、前
記メモリ性絶縁膜４のみに対向する下部ゲート電極Ｇ１
とそのライン部（図示せず）が形成されている。なお、
この下部ゲート電極Ｇ１は、メモリ性絶縁膜４に対して
完全に重なるように、メモリ性絶縁膜４と同一の形状に
形成されている。また、６は前記下部ゲート電極Ｇ、お
よびそのライン部を覆って前記下部ゲート絶縁膜５の上
に積層された電荷蓄積機能のない上部ゲート絶縁膜であ
り、この上部ゲート絶縁膜６の上には、前記半導体層３
の少なくともソース、ドレイン電極Ｓ、Ｄ間の領域全体
に対向させて上部ゲート電極Ｇ２とそのライン部（図示
せず）が形成されている。なお、この実施例では、上部
ゲート電極Ｇ２を、前記半導体層３より若干小さく、か
つ両側縁がソース電極Ｓおよびドレイン電極りの中央部
に対向する面積に形成している。また、この上部ゲート
電極Ｇ２のライン部は、前記下部ゲート電極Ｇ１とは上
下に重ならない位置に形成されている。また、前記メモ
リ性絶縁膜４と、下部ゲート絶縁膜５および上部ゲート
絶縁膜６は、いずれも窒化シリコン（Ｓｔ　Ｎ）で形成
されており、下部ゲート絶縁膜５と上部ゲート絶縁膜６
とは、シリコン原子Ｓｉと窒素原子Ｎとの組成比（Ｓｔ
／Ｎ）を化学量論比と同程度にした電荷蓄積機能のない
窒化シリコンで形成され、メモリ性絶縁膜４は、シリコ
ン原子量を化学量論比より多くして電荷蓄積機能をもた
せた窒化シリコンで形成されている。なお、下部ゲート
絶縁膜５の膜厚は９００人、上部ゲート絶縁膜６の膜厚
は１１００人であり、またメモリ性絶縁膜４は、膜厚が
１００人の極薄膜とされている。

そして、この実施例の薄膜トランジスタメモリの中央部
はメモリトランジスタＴ１とされ、その両側部はそれぞ
れ選択トランジスタＴ２とされており、メモリトランジ
スタＴ１は、ソース、ドレイン電極Ｓ、Ｄと半導体層３
とメモリ性絶縁膜４および下部ゲート絶縁膜５と下部ゲ
ート電極Ｇ１とで構成され、また選択トランジスタＧ２
は、前記ソース、ドレイン電極Ｓ、Ｄと前記半導体層３
と前記下部ゲート絶縁膜５および上部ゲート絶縁膜６と
上部ゲート電極Ｇ２とで構成されている。

このメモリトランジスタＴ、とその両側の２つの選択ト
ランジスタＴ２とは、その両方に兼用されている半導体
層３を介して直列につながっている。

すなわち、前記半導体層３のソース電極Ｓとドレイン電
極りとの間の領域のうち、下部ゲート電極Ｇ１が対向し
ている部分はその全域がメモリトランジスタＴ１のチャ
ンネル領域Ｃ１となり、下部ゲート電極Ｇ１は対向せず
上部ゲート電極Ｇ２のみが対向している部分はその全域
が選択トランジスタＴ２のチャンネル領域Ｃ２となって
おり、このメモリトランジスタＴ、のチャンネル領域Ｃ
１と、選択トランジスタＴ２のチャンネル領域Ｇ２とは
、下部ゲート電極Ｇ１の側縁に対応する部分において互
いにつながった状態で形成されるため、メモリトランジ
スタＴ１とその両側の２つの選択トランジスタＴ２とは
、前記半導体層３のチャンネル領域Ｇ−，，Ｇ２を介し
て、良好な導通性をもって直列につながっている。また
メモリトランジスタＴ１の両側の２つの選択トランジス
タＴ２は、そのゲート電極（上部ゲート電極）Ｇ２が共
通の電極であるため、同時にオン、オフ動作するように
なっている。

第２図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第２図（ａ）に示すように、基板１上に、ソース
、ドレイン電極Ｓ、Ｄおよびそのライン部と、その上の
オーミックコンタクト層２とを形成する。このソース、
ドレイン電極Ｓ、Ｄとそのライン部およびオーミックコ
ンタクト層２は、基板ｌ上にクロム等の金属とｎ型アモ
ルファス・シリコンとをそれぞれ２５０人ずつの厚さに
順次堆積させ、このｎ型アモルファス・シリコン層とこ
の金属膜とをソース、ドレイン電極Ｓ、Ｄおよびそのラ
イン部の形状にパターニングする方法で形成する。

次に、第２図（ｂ）に示すように、前記基板１上に半導
体層３を形成する。この半導体層３は、基板１上にｌ型
アモルファス・シリコンを５００人の厚さに堆積させ、
このｉ型アモルファスΦシリコン層をパターニングする
方法で形成する。

次に、第２図（ｃ）に示すように、前記半導体層３の中
央部の上に、メモリ性絶縁膜４を形成する。このメモリ
性絶縁膜４は、電荷蓄積機能をもつ窒化シリコンを１０
０人の厚さに堆積させ、この窒化シリコン膜をパターニ
ングする方法で形成する。

次に、第２図（ｄ）に示すように、前記半導体層３とメ
モリ性絶縁膜４の上に、電荷蓄積機能のない窒化シリコ
ンを９００人の厚さに堆積させて下部ゲート絶縁膜５を
形成し、この後下部ゲート絶縁膜５の上に、クロム等の
金属を５００人の厚さに堆積させ、この金属膜をパター
ニングして下部ゲート電極Ｇ１とそのライン部を形成す
る。

次に、第２図（ｅ）に示すように、前記下部ゲート絶縁
膜５の上に、電荷蓄積機能のない窒化シリコンを１１０
０人の厚さに堆積させて、下部ゲート電極Ｇ１とそのラ
イン部を覆う上部ゲート絶縁膜６を形成し、この後、前
記上部ゲート絶縁膜６の上に、上部ゲート電極Ｇ２とそ
のライン部を形成して、前述した薄膜トランジスタメモ
リを完成する。なお、前記上部ゲート電極Ｇ２およびそ
のライン部は、クロム等の金属を１０００人の厚さに堆
積させ、この金属膜をパターニングする方法で形成する
。

すなわち、この実施例の薄膜トランジスタメモリは、１
つの薄膜トランジスタに、半導体層３の少なくともソー
ス、ドレイン電極Ｓ、Ｄ間の領域全体に対向する上部ゲ
ート電極Ｇ２と、この上部ゲート電極Ｇ２と半導体層３
との間に設けられて前記半導体層３の中央部に対向する
下部ゲート電極Ｇ１との２つのゲート電極を設けるとと
もに、前記半導体層３を覆う下部ゲート絶縁膜５と、こ
の下部ゲート絶縁膜５の上に積層した上部ゲート絶縁膜
６とをそれぞれ電荷蓄積機能のない絶縁膜とし、さらに
、前記半導体層３の一部分の上にメモリ性絶縁膜４を形
成してこのメモリ性絶縁膜４に前記下部ゲート電極Ｇ１
を対向させることにより、１つの薄膜トランジスタの中
に、前記半導体層３とソース、ドレイン電極Ｓ、Ｄとを
共用するメモリトランジスタＴ１と選択トランジスタＴ
２とを、前記半導体層３において直列に接続した状態で
形成したものである。

この薄膜トランジスタメモリによれば、１つの薄膜トラ
ンジスタの中に、メモリトランジスタＴと、このメモリ
トランジスタＴ１の両側に位置する２つの選択トランジ
スタＴ２とを形成しているから、メモリトランジスタＴ
１と選択トランジスタＴ２とで構成されるトランジスタ
メモリの面積を小さくして集積度を上げることができる
。

そして、この薄膜トランジスタメモリにおいては、前記
半導体層３のうち、下部ゲート電極Ｇ。

が対向している部分がメモリトランジスタＴ１のチャン
ネル領域Ｃ１となり、前記下部ゲート電極Ｇ１は対向せ
ず上部ゲート電極Ｇ２のみが対向している部分が選択ト
ランジスタＴ２のチャンネル領域Ｃ２となるから、上部
ゲート電極Ｇ２へのゲート電圧の印加により選択トラン
ジスタＴ２を動作させ、下部ゲート電極Ｇ１へのゲート
電圧の印加によりメモリトランジスタＴ１を動作させる
ことができる。また、選択トランジスタＴ２のゲート電
極である上部ゲート電極Ｇ２をメモリトランジスタＴ１
のゲート電極である下部ゲート電極Ｇ１にラップさせて
形成しているため、前記メモリトランジスタＴ１のチャ
ンネル領域Ｃ１と選択トランジスタＴ２のチャンネル領
域Ｃ２とは、前記下部ゲート電極Ｇ１の側縁に対応する
部分において互いにつながった状態で形成されるから、
メモリトランジスタＴ１と選択トランジスタＴ２との間
の導通性も良好である。

しかも、この薄膜トランジスタメモリでは、メモリトラ
ンジスタＴ１のゲート電極である下部ゲート電極Ｇ１が
、選択トランジスタＴ２のゲート電極である下部ゲート
電極Ｇ２から半導体層３に印加されるゲート電圧を遮蔽
する電極としても作用するため、前記上部ゲート電極Ｇ
２に印加されるゲート電圧の影響でメモリトランジスタ
Ｔ１が誤動作することはないから、１つの薄膜トランジ
スタの中にメモリトランジスタＴ１と選択トランジスタ
Ｔ２とを形成したものでありながら、前記メモリトラン
ジスタＴ１を正常に動作させて安定した書込み、消去、
読出しを行なうことができる。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

すなわち、第３図は前記薄膜トランジスタメモリの等価
回路図であり、（ａ）は書込み時、（ｂ）は消去時、（
Ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第３図（
ａ）に示すように、ソース電極Ｓおよびドレイン電極り
を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
のゲート電極（上部ゲート電極）Ｇ２にオン電圧Ｖ。Ｎ
を印加し、メモリトランジスタＴ１のゲート電極（下部
ゲート電極）Ｇ、に書込み電圧＋ｖＰを印加する。この
ような電圧を印加すると、２つの選択トランジスタＴ２
が同時にオンし、メモリトランジスタＴ１のゲート電極
Ｇ、と半導体層３との間にかかる書込み電圧＋ＶＰによ
り半導体層３からメモリ性絶縁膜４に電荷が注入されて
、この電荷がメモリ性絶縁膜４の半導体層３との界面に
トラップされ、メモリトランジスタＴ１が書込み状態（
オフ状態）になる。

また消去時は、第３図（ｂ）に示すように、ソース電極
Ｓおよびドレイン電極りを接地（ＧＮＤ）するとともに
、選択トランジスタＴ２のゲート電極Ｇ２にオン電圧Ｖ
ＯＮを印加し、メモリトランジスタＴ１のゲート電極Ｇ
１に、書込み電圧＋Ｖ。

とは逆電位の消去電圧−ＶＰを印加する。このような電
圧を印加すると、２つの選択トランジスタＴ２が同時に
オンし、メモリトランジスタＴ１のゲート電極Ｇ１と半
導体層３との間にかかる消去電圧−■、によりメモリ性
絶縁膜４にトラップされている電荷が半導体層３に放出
されて、メモリトランジスタＴ１が消去状態（オン状態
）となる。

一方、読出し時は、第３図（ｃ）に示すように、メモリ
トランジスタＴ１のゲート電極Ｇ１とソース電極Ｓを接
地（ＧＮＤ）するとともに、選択トランジスタＴ２のゲ
ート電極Ｇ２にオン電圧Ｖ。Ｎを印加し、ドレイン電極
りに読出し電圧ＶＤを印加する。このような電圧を印加
すると、メモリトランジスタＴ１が消去状態（オン状態
）であれば、２つの選択トランジスタＴ２のオンよって
ドレイン電極りからソース電極Ｓに電流か流れ、またメ
モリトランジスタＴ１か書込み状！ｇ（オフ状！！りで
あれば、選択トランジスタＴ２がオンしても前記電流は
流れないため、ソース電極Ｓからそのライン部に流れる
電流の有無に応じた読出しデータが出力される。

なお、前記実施例の薄膜トランジスタメモリは、１つの
メモリトランジスタＴ１と２つの選択トランジスタＴ２
を備えたものであるが、本発明は、１つのメモリトラン
ジスタＴ、と１つの選択トランジスタＴ２を備えた薄膜
トランジスタメモリにも適用できる。

第４図および第５図は本発明の第２の実施例を示してお
り、第４図は薄膜トランジスタメモリの断面図、第５図
はその等価回路図である。

この実施例の薄膜トランジスタメモリは、メモリ性絶縁
膜４を半導体層３のほぼ半分の面積として、このメモリ
性絶縁膜４を半導体層３の中央から一半分の領域に対向
させて形成するとともに、メモリトランジスタＴ１のゲ
ート電極である下部ゲート電極Ｇ１を前記メモリ性絶縁
膜４のみに対向させてこれと同一パターンに形成したも
のである。すなわち、この実施例の薄膜トランジスタメ
モリは、その−半分をメモリトランジスタＴ、とじ、他
半分を選択トランジスタＴ２としたものである。なお、
この実施例の薄膜トランジスタメモリは、選択トランジ
スタＴ２を１つとしただけで、基本的な構成は前記第１
の実施例と変わらないから、詳細な構造の説明は図に同
符号を付して省略する。また、この実施例の薄膜トラン
ジスタメモリの書込み、消去、読出しは、前記第１の実
施例の薄膜トランジスタメモリと同様にして行なうこと
ができる。

なお、この実−絶倒では、上部ゲート電極Ｇ２を前記第
１の実施例と同じ面積に形成しているが、この上部ゲー
ト電極Ｇ２の有効部分は下部ゲート電極Ｇ１とラップし
ていない部分であるから、この上部ゲート電極Ｇ２の下
部ゲート電極Ｇ１とラップする部分は、下部ゲート電極
Ｇ１より小さい面積としてもよく、その場合も、上部ゲ
ート電極Ｇ２の下部ゲート電極Ｇ１側の側縁を僅がでも
下部ゲート電極Ｇ１とラップさせておけば、メモリトラ
ンジスタＴ１のチャンネル領域ｃ１と選択トランジスタ
Ｔ２のチャンネル領域ｃ２とが互いにつながった状態で
形成されるから、メモリトランジスタＴ、と選択トラン
ジスタＴ２との間の導通性を確保することができる。

さらに、前記実施例では、半導体層３およびオーミック
コンタクト層２をアモルファス・シリコンで形成してい
るが、この半導体層３とオーミックコンタクト層２はポ
リ・シリコン（ｐｏｌｙ−Ｓｌ）で形成してもよく、こ
のように半導体Ｊ＊３とオーミックコンタクト層２をポ
リ・シリコンで形成すれば、メモリトランジスタＴ１お
よび選択トランジスタＴ２の動作速度を速くすることか
できる。

〔発明の効果〕

本発明の薄膜トランジスタメモリによれば、１つの薄膜
トランジスタの中にメモリトランジスタと選択トランジ
スタとを形成しているから、メモリトランジスタと選択
トランジスタとで構成されるトランジスタメモリの面積
を小さくして集積度を上げることができる。また、この
薄膜トランジスタメモリにおいては、前記半導体層のう
ち、下部ゲート電極が対向している部分がメモリトラン
ジスタのチャンネル領域となり、前記下部ゲート電極は
対向せず上部ゲート電極のみが対向している部分が選択
トランジスタのチャンネル領域となるため、上部ゲート
電極へのゲート電圧の印加により選択トランジスタを動
作させ、下部ゲート電極へのゲート電圧の印加によりメ
モリトランジスタを動作させることができるし、また、
前記メモリトランジスタのチャンネル領域と選択トラン
ジスタのチャンネル領域とは、前記上部ゲート電極の側
縁に対応する部分において互いにつながった状態で形成
されるから、メモリトランジスタと選択トランジスタと
の間の導通性も良好である。しかも、この薄膜トランジ
スタメモリでは、メモリトランジスタのゲート電極であ
る下部ゲート電極が、選択トランジスタのゲート電極で
ある上部ゲート電極から半導体層に印加されるゲート電
圧を遮蔽する電極としても作用するため、上部ゲート電
極に印加されるゲート電圧の影響でメモリトランジスタ
が誤動作することはないから、１つの薄膜トランジスタ
の中にメモリトランジスタと選択トランジスタとを形成
したものでありながら、前記メモリトランジスタを正常
に動作させて安定した書込み、消去、読出しを行なうこ
とができる。

【図面の簡単な説明】

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの断面図、第２図は
薄膜トランジスタメモリの製造工程図、第３図は薄膜ト
ランジスタメモリの等価回路図である。第４図および第
５図は本発明の第２の実施例を示す薄膜トランジスタメ
モリの断面図および等価回路図である。 １・・・基板、Ｓ・・・ソース電極、Ｄ・・・ドレイン
電極、２・・・オーミックコンタクト層、３・・・半導
体層、４・・・メモリ性絶縁膜、５・・・下部ゲート絶
縁膜、Ｇ１・・・下部ゲート電極、６・・・上部ゲート
絶縁膜、Ｇ２・・・上部ゲート電極、Ｔ１・・・メモリ
トランジスタ、Ｃ１・・・チャンネル領域、Ｔ２・・・
選択トランジスタ、Ｃ２・・・チャンネル領域。

Claims (1)

1. 【特許請求の範囲】 絶縁性基板上に形成されたソース、ドレイン電極と、両
   側部を前記ソース、ドレイン電極の上に積層して前記基
   板上に形成された半導体層と、この半導体層の一部分の
   上に形成された電荷蓄積機能をもつメモリ性絶縁膜と、
   このメモリ性絶縁膜と前記半導体層を覆う電荷蓄積機能
   のない下部ゲート絶縁膜と、この下部ゲート絶縁膜の上
   に前記メモリ性絶縁膜のみに対向させて形成された下部
   ゲート電極と、この下部ゲート電極を覆って前記下部ゲ
   ート絶縁膜の上に積層された電荷蓄積機能のない上部ゲ
   ート絶縁膜と、この上部ゲート絶縁膜の上に前記半導体
   層の少なくともソース、ドレイン電極間の領域全体に対
   向させて形成された上部ゲート電極とを備え、 前記ソース、ドレイン電極と前記半導体層と前記メモリ
   性絶縁膜および前記下部ゲート絶縁膜と下部ゲート電極
   とでメモリトランジスタを構成し、前記ソース、ドレイ
   ン電極と前記半導体層と前記下部ゲート絶縁膜および前
   記上部ゲート絶縁膜と前記上部ゲート電極とで選択トラ
   ンジスタを構成したことを特徴とする薄膜トランジスタ
   メモリ。