JPH0472677A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリトランジスタとこのメモ
リトランジスタを選択するための選択トランジスタとを
薄膜トランジスタとした薄膜トランジスタメモリが考え
られている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとは、例えば、ゲート
電極と、ゲート絶縁膜と、半導体層と、ソース、ドレイ
ン電極とを積層した逆スタガー型の薄膜トランジスタと
されており、メモリトランジスタのゲート絶縁膜は電荷
蓄積機能をもつメモリ性絶縁膜で形成され、選択トラン
ジスタのゲート絶縁膜は電荷蓄積機能のない絶縁膜で形
成されている。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリトランジスタと選択トランジスタとを隣
接させて形成して、このメモリトランジスタと選択トラ
ンジスタとを接続配線により直列に接続したものである
ため、メモリトランジスタと選択トランジスタとで構成
されるトランジスタメモリの面積が大きく、したがって
このトランジスタメモリを縦横に配列して構成されるメ
モリマトリックスの集積度を上げることが難しいという
問題をもっていた。

本発明はこのような実情にかんがみてなされたものであ
って、その目的とするところは、メモリトランジスタと
選択トランジスタとで構成されるトランジスタメモリの
面積を小さくして集積度を上げることができる薄膜トラ
ンジスタメモリを提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁性基板上に形
成された下部ゲート電極と、この下部ゲート電極を覆う
電荷蓄積機能のない下部ゲート絶縁膜と、この下部ゲー
ト絶縁膜の上に前記下部ゲート電極の一部にラップさせ
て形成された上部ゲート電極と、この上部ゲート電極お
よび前記下部ゲート絶縁膜を覆う電荷蓄積機能のない上
部ゲート絶縁膜と、この上部ゲート絶縁膜の上に前記上
部ゲート電極のみに対向させて形成された電荷蓄積機能
をもつメモリ性絶縁膜と、このメモリ性絶縁膜および前
記上部ゲート絶縁膜の上に前記下部ゲニト電極および上
部ゲート電極に対向させて形成された半導体層と、この
半導体層の両側部の上に形成されたソース、ドレイン電
極とを備え、前記上部ゲート電極と前記上部ゲート絶縁
膜および前記メモリ性絶縁膜と前記半導体層と前記ソー
ス、ドレイン電極とでメモリトランジスタを構成し、 前記下部ゲート電極と前記下部ゲート絶縁膜および前記
上部ゲート絶縁膜と前記半導体層と前記ソース、ドレイ
ン電極とで選択トランジスタを構成したことを特徴とす
るものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、１つの
薄膜トランジスタに、下部ゲート電極とこの下部ゲート
電極の一部にラップする上部ゲート電極との２つのゲー
ト電極を設け、この下部ゲート電極および上部ゲート電
極に対向させて半導体層を形成して、この半導体層の両
側部の上にソース、ドレイン電極を形成するとともに、
前記下部ゲート電極を覆う下部ゲート絶縁膜と、前記上
部ゲート電極および前記下部ゲート絶縁膜を覆う上部ゲ
ート絶縁膜とをそれぞれ電荷蓄積機能のない絶縁膜とし
、さらに前記上部ゲート電極のみに対向させてメモリ性
絶縁膜を形成することによって、１つの薄膜トランジス
タの中に、前記半導体層とソース、ドレイン電極とを共
用するメモリトランジスタと選択トランジスタとを前記
半導体層において直列に接続した状態で形成したもので
ある。

そして、この薄膜トランジスタメモリにおいては、前記
、半導体層のうち、上部ゲート電極が対向している部分
がメモリトランジスタのチャンネル領域となり、前記上
部ゲート電極は対向せず下部ゲート電極のみが対向して
いる部分が選択トランジスタのチャンネル領域となるた
め、下部ゲート電極へのゲート電圧の印加により選択ト
ランジスタが動作し、上部ゲート電極へのゲート電圧の
印加によりメモリトランジスタを動作する。また、前記
メモリトランジスタのチャンネル領域と選択トランジス
タのチャンネル領域とは、前記上部ゲート電極の側縁に
対応する部分において互いにつながった状態で形成され
る。

しかも、この薄膜トランジスタメモリでは、メモリトラ
ンジスタのゲート電極である上部ゲート電極が、選択ト
ランジスタのゲート電極である下部ゲート電極から半導
体層に印加されるゲート電圧を遮蔽する電極としても作
用するため、下部ゲート電極に印加されるゲート電圧の
影響でメモリトランジスタが誤動作することはない。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの断面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
１はガラス等からなる絶縁性基板であり、この基板１上
には、下部ゲート電極Ｇ、とそのライン部（図示せず）
が形成されるとともに、この下部ゲート電極Ｇ１および
ライン部を覆う下部ゲート絶縁膜２が形成されている。

この下部ゲート絶縁膜２は、シリコン原子Ｓｔと窒素原
子Ｎとの組成比（Ｓｉ／Ｎ）を化学量論比と同程度にし
た電荷蓄積機能のない窒化シリコン（ＳｉＮ）によって
１１００人の膜厚に形成されている。また、前記下部ゲ
ート絶縁膜２の上には、上部ゲート電極Ｇ２とそのライ
ン部（図示せず）が形成されている。なお、この上部ゲ
ート電極Ｇ２のライン部は、前記下部ゲート電極Ｇ１と
は上下に重ならない位置に形成されている。この上部ゲ
ート電極Ｇ２は、図上左右方向の幅が下部ゲート電極Ｇ
、の幅の１１５程度で、図上紙面表裏方向の幅が下部ゲ
ート電極Ｇ、の幅と等しいかそれより僅かに大きい面積
の電極とされており、この上部ゲート電極Ｇ２は、下部
ゲート電極Ｇ１の中央部にラップさせて形成されている
。３は前記上部ゲート電極Ｇ２とそのライン部および前
記下部ゲート絶縁膜２を覆う上部ゲート絶縁膜である。

この上部ゲート絶縁膜３も、電荷蓄積機能のない窒化シ
リコンで形成されており、この上部ゲート絶縁膜３の膜
厚は９００人とされている。この上部ゲート絶縁膜３の
上には、前記上部ゲート電極Ｇ２のみに対向させて、シ
リコン原子量を化学量論比より多くして電荷蓄積機能を
もたせた窒化シリコンからなるメモリ性絶縁膜４が１０
０人の厚さに形成されている。なお、このメモリ性絶縁
膜４は、上部ゲート電極Ｇ２に対して完全に重なるよう
に、上部ゲート電極Ｇ２と同一の形状に形成されている
。また、５は前記上部ゲート絶縁膜３およびメモリ性絶
縁膜４の上に、前記下部ゲート電極Ｇ、および上部ゲー
ト電極Ｇ２に対向させて形成されたｉ型アモルファスの
シリコン（ｉ−ａ−Ｓｉ）からなる半導体層であり、こ
の半導体層５は、下部ゲート電極Ｇ１とほぼ同一のパタ
ーンに形成されている。

この半導体層５の層厚は１０００人である。また、この
半導体層５の両側部の上には、ｎ型アモルファス拳シリ
コン（ｎ”−ａ−５ｉ）からなるオーミックコンタクト
層６−を介してソース、ドレイン電極Ｓ、Ｄが形成され
ており、このソース、ドレイン電極Ｓ、Ｄのライン部（
図示せず）はそれぞれ前記上部ゲート絶縁膜３の上に形
成されている。

なお、前記オーミックコンタクト層６は、ソース。

ドレイン電極Ｓ、Ｄのライン部の下にも形成されている
。

そして、この実施例の薄膜トランジスタメモリの中央部
はメモリトランジスタＴ２とされ、その両側部はそれぞ
れ選択トランジスタＴ１とされており、メモリトランジ
スタＴ２は、前記上部ゲート電極Ｇ２と上部ゲート絶縁
膜３およびメモリ性絶縁膜４と半導体層５とソース、ド
レイン電極Ｓ。

Ｄとで構成され、また選択トランジスタＴＩは、前記下
部ゲート電極Ｇ、と下部ゲート絶縁膜２および上部ゲー
ト絶縁膜３と半導体層５とソース。

ドレイン電極Ｓ、Ｄとで構成されている。このメモリト
ランジスタＴ２とその両側の２つの選択トランジスタＴ
、とは、その両方に兼用されている半導体層５を介して
直列につながっている。すなわち、前記半導体層５のソ
ース電極Ｓとドレイン電極りとの間の領域のうち、上部
ゲート電極Ｇ２が対向している部分はその全域がメモリ
トランジスタＴ２のチャンネル領域Ｃ２となり、上部ゲ
ート電極Ｇ２は対向せず下部ゲート電極Ｇ１のみが対向
している部分はその全域が選択トランジスタＴ、のチャ
ンネル領域ＣＩとなっており、このメモリトランジスタ
Ｔ２のチャンネル領域Ｃ２と、選択トランジスタＴ１の
チャンネル領域Ｇ１とは、上部ゲート電極Ｇ２の側縁に
対応する部分において互いにつながった状態で形成され
るため、メモリトランジスタＴ２とその両側の２つの選
択トランジスタＴ１とは、前記半導体層５のチャンネル
領域Ｇ２．Ｇ１を介して、良好な導通性をもって直列に
つながっている。またメモリトランジスタＴ２の両側の
２つの選択トランジスタＴ１は、そのゲート電極（下部
ゲート電極）Ｇｔが共通の電極であるため、同時にオン
、オフ動作するようになっている。

第２図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第２図（ａ）に示すように、基板１上に、下部ゲ
ート電極Ｇ１とそのライン部を形成する。

この下部ゲート電極Ｇ１およびライン部は、基板１上に
クロム（Ｃｒ　）等の金属を１００ａ人の厚さに堆積さ
せ、この金属膜をパターニングする方法で形成する。

次に、第２図（ｂ）に示すように、基板１上に、電荷蓄
積機能のない窒化シリコンを１１００人の厚さに堆積さ
せて下部ゲート絶縁膜２を形成し、この後前記下部ゲー
ト絶縁膜２の上に、クロム等の金属を５００人の厚さに
堆積させ、この金属膜をパタニングして、下部ゲート電
極Ｇｌの中央部にラップする上部ゲート電極Ｇ２とその
ライン部を形成する。

次に、第２図（ｃ）に示すように、前記上部ゲート電極
Ｇ２および上部ゲート絶縁膜３の上に、電荷蓄積機能の
ない窒化シリコンを９００人の厚さに堆積させて上部ゲ
ート絶縁膜３を形成し、次いでこの上部ゲート絶縁膜３
の上に、電荷蓄積機能をもつ窒化シリコンを１００人の
厚さに堆積させ、この窒化シリコン膜をパターニングし
て、前記上部ゲート電極Ｇ２のみに対向するメモリ性絶
縁膜４を形成する。

次に、第２図（ｄ）に示すように、前記メモリ性絶縁膜
４および上部ゲート絶縁膜３の上に、前記下部ゲート電
極Ｇ１および上部ゲート電極Ｇ２に対向する半導体層５
を形成する。この半導体層５は、メモリ性絶縁膜４およ
び上部ゲート絶縁膜３の上にｉ型アモルファス・シリコ
ンを１０００人の厚さに堆積させ、このｉ型アモルファ
ス番シリコン層をパターニングする方法で形成する。

次に、第２図（ｅ）に示すように、前記半導体層５の両
側部の上に、ｎ型アモルファスφシリコンからなるオー
ミックコンタクト層６を介してソース、ドレイン電極Ｓ
、Ｄを形成し、同時に前記上部ゲート絶縁膜３の上に、
ソース、ドレイン電極Ｓ、Ｄのライン部を形成して、前
述した薄膜トランジスタメモリを完成する。なお、前記
ソース。

ドレイン電極Ｓ、Ｄとそのライン部およびオーミックコ
ンタクト層６は、半導体層５および上部ゲートＩ［ＩＩ
　３の上にｎ型アモルファス・シリコンとクロム等の金
属とを２５０人、５００人の厚さに順次堆積させ、この
金属膜とｎ型アモルファス・シリコン層とをソース、ド
レイン電極Ｓ、Ｄおよびそのライン部の形状にパターニ
ングする方法で形成する。

すなわち、この実施例の薄膜トランジスタメモリは、１
つの薄膜トランジスタに、下部ゲート電極Ｇ１とこの下
部ゲート電極Ｇ１の中央部にラップする上部ゲート電極
Ｇ２との２つのゲート電極を設け、この下部ゲート電極
Ｇ１および上部ゲート電極Ｇ２に対向させて半導体層５
を形成するとともに、下部ゲート電極Ｇ、を覆う下部ゲ
ート絶縁膜２と、上部ゲート電極Ｇ２および下部ゲート
絶縁膜２を覆う上部ゲート絶縁膜４とをそれぞれ電荷蓄
積機能のない絶縁膜とし、さらに前記上部ゲート電極Ｇ
２のみに対向させてメモリ性絶縁膜４を形成することに
よって、１つの薄膜トランジスタの中に、半導体層５と
ソース、ドレイン電極Ｓ、Ｄを共用するメモリトランジ
スタＴ２と、２つの選択トランジスタＴ、とを、前記半
導体層５において直列に接続した状態で形成したもので
ある。

この薄膜トランジスタメモリによれば、１つの薄膜トラ
ンジスタの中に、メモリトランジスタＴ２と、このメモ
リトランジスタＴ２の両側に位置する２つの選択トラン
ジスタＴ１とを形成しているから、メモリトランジスタ
Ｔ２と選択トランジスタＴ１とで構成されるトランジス
タメモリの面積を小さくして集積度を上げることができ
る。

そして、この薄膜トランジスタメモリにおいては、前記
半導体層５のうち、上部ゲート電極Ｇ２が対向している
部分がメモリトランジスタＴ２のチャンネル領域Ｃ２と
なり、前記上部ゲート電極Ｇ２は対向せず下部ゲート電
極Ｇ１のみが対向している部分が選択トランジスタＴ１
のチャンネル領域Ｃ１となるため、下部ゲート電極Ｇ０
へのゲート電圧の印加により選択トランジスタＴＩを動
作させ、上部ゲート電極Ｇ２へのゲート電圧の印加によ
りメモリトランジスタＴ２を動作させることができるし
、またメモリトランジスタＴ２のゲート電極である上部
ゲート電極Ｇ２を、選択トランジスタＴ１のゲート電極
である下部ゲート電極Ｇ１の一部にラップさせて形成し
ているため、前記メモリトランジスタＴ２のチャンネル
領域Ｃ２と選択トランジスタＴ、のチャンネル領域ｃ１
とは、前記上部ゲート電極Ｇ２の側縁に対応する部分に
おいて互いにつながった状態で形成されるから、メモリ
トランジスタＴ２と選択トランジスタＴ１との間の導通
性も良好である。

しかも、この薄膜トランジスタメモリでは、メモリトラ
ンジスタＴ２のゲート電極である上部ゲート電極Ｇ２が
、選択トランジスタＴ１のゲート電極である下部ゲート
電極Ｇ、から半導体層５に印加されるゲート電圧を遮蔽
する電極としても作用するため、下部ゲート電極Ｇ１に
印加されるゲート電圧の影響でメモリトランジスタＴ２
が誤動作することはないから、１つの薄膜トランジスタ
の中にメモリトランジスタＴ２と選択トランジスタＴ１
とを形成したものでありながら、前記メモリトランジス
タＴ２を正常に動作させて安定した書込み、消去、読出
しを行なうことかできる。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

すなわち、第３図は前記薄膜トランジスタメモリの等価
回路図であり、（ａ）は書込み時、（ｂ）は消去時、（
ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第３図（
ａ）に示すように、ソース電極Ｓおよびドレイン電極り
を接地（ＧＮＤ）するとともに、選択トランジスタＴ１
のゲート電極（下部ゲート電極）Ｇ１にオン電圧ＶＯＮ
を印加し、メモリトランジスタＴ２のゲート電極（上部
ゲート電極）Ｇ２に書込み電圧＋ｖＰを印加する。この
ような電圧を印加すると、２つの選択トランジスタＴ１
が同時にオンし、メモリトランジスタＴ２のゲート電極
Ｇ２と半導体層５との間にががる書込み電圧＋ｖＰによ
り半導体層５からメモリ性絶縁膜４に電荷が注入されて
、この電荷がメモリ性絶縁膜４の半導体層５との界面に
トラップされ、メモリトランジスタＴ２が書込み状態（
オフ状態）になる。

また消去時は、第３図（ｂ）に示すように、ソース電極
Ｓおよびドレイン電極りを接地（Ｇ　Ｎ　Ｄ）するとと
もに、選択トランジスタＴ１のゲート電極Ｇ、にオン電
圧Ｖ。Ｎを印加し、メモリトランジスタＴ２のゲート電
極Ｇ２に、書込み電圧＋ｖＰとは逆電位の消去電圧−Ｖ
Ｐを印加する。このような電圧を印加すると、２つの選
択トランジスタＴ、が同時にオンし、メモリトランジス
タＴ２のゲート電極Ｇ２と半導体層５との間にがかる消
去電圧−ｖＰによりメモリ性絶縁膜４にトラップされて
いる電荷が半導体層５に放出されて、メモリトランジス
タＴ２が消去状態（オン状態）となる。

一方、読出し時は、第３図（ｃ）に示すように、メモリ
トランジスタＴ２のゲート電極Ｇ２とソース電極Ｓを接
地（ＧＮＤ）するとともに、選択トランジスタＴ１のゲ
ート電極Ｇ１にオン電圧Ｖ。Ｈを印加し、ドレイン電極
りに読出し電圧ＶＤを印加する。このような電圧を印加
すると、メモリトランジスタＴ２が消去状！！（オン状
！！りであれば、２つの選択トランジスタＴ、のオンよ
ってドレイン電極りからソース電極Ｓに電流が流れ、ま
たメモリトランジスタＴ２が書込み状態（オフ状態）で
あれば、選択トランジスタＴ、がオンしても前記電流は
流れないため、ソース電極Ｓからそのライン部に流れる
電流の有無に応じた読出しデータが出力される。

なお、前記実施例の薄膜トランジスタメモリは、１つの
メ“モリトランジスタＴ２と２つの選択トランジスタＴ
１を備えたものであるが、本発明は、１つのメモリトラ
ンジスタＴ２と１つの選択トランジスタＴ１を備えた薄
膜トランジスタメモリにも適用できる。

第４図および第５図は本発明の第２の実施例を示してお
り、第４図は薄膜トランジスタメモリの断面図、第５図
はその等価回路図である。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴ２のゲート電極である上部ゲート電極Ｇ２を、
選択トランジスタＴ、のゲート電極である下部ゲート電
極ＧＩのほぼ半分の面積として、この上部ゲート電極Ｇ
２を下部ゲート電極Ｇ１の中央から一半分の領域にラッ
プさせて形成するとともに、メモリ性絶縁膜４を前記上
部ゲート電極Ｇ２のみに対向させてこれと同一パターン
に形成したもので、ソース、ドレイン電極Ｓ、　　Ｄの
一方（図ではソース電極Ｓ）は、前記メモリ性絶縁膜４
の外側部に対向している。すなわち、この実施例の薄膜
トランジスタメモリは、その−半分をメモリトランジス
タＴ２とし、他半分を選択トランジスタＴ１としたもの
である。なお、この実施例の薄膜トランジスタメモリは
、選択トランジスタＴ１を１つとしただけで、基本的な
構成は前記第１の実施例と変わらないから、詳細な構造
の説明は図に同符号を付して省略する。また、この実施
例の薄膜トランジスタメモリの書込み、消去、読出しは
、前記第１の実施例の薄膜トランジスタメモリと同様に
して行なうことができる。

なお、この実施例では、下部ゲート電極Ｇ１の上部ゲー
ト電極Ｇ２とラップする部分を、上部ゲート電極Ｇ２と
同じ面積としているが、この下部ゲート電極Ｇ、の有効
部分は上部ゲート電極Ｇ２とラップしていない部分であ
るから、下部ゲート電極Ｇ１の上部ゲート電極Ｇ２とラ
ップする部分は、上部ゲート電極Ｇ２より小さい面積と
してもよく、その場合も、′下部ゲート電極Ｇ、の上部
ゲート電極６２側の側縁を僅かでも上部ゲート電極Ｇ２
とラップさせておけば、メモリトランジスタＴ２のチャ
ンネル領域Ｃ２と選択トランジスタＴ１のチャンネル領
域Ｃ１とが互いにつながった状態で形成されるから、メ
モリトランジスタＴ２と選択トランジスタＴ１との間の
導通性を確保することができる。

さらに、前記実施例では、半導体層５およびオーミック
コンタクト層６をアモルファス・シリコンで形成してい
るが、この半導体層５とオーミックコンタクト層６はポ
リ・シリコン（ｐｏｌｙ−Ｓｉ）で形成してもよく、こ
のように半導体層５とオーミックコンタクト層６をポリ
・シリコンで形成すれば、メモリトランジスタＴ２およ
び選択トランジスタＴ１の動作速度を速くすることがで
きる。

〔発明の効果〕

本発明の薄膜トランジスタメモリによれば、１つの薄膜
トランジスタの中にメモリトランジスタと選択トランジ
スタとを形成しているから、メモリトランジスタと選択
トランジスタとで構成されるトランジスタメモリの面積
を小さくして集積度を上げることができる。また、この
薄膜トランジスタメモリにおいては、前記半導体層のう
ち、上部ゲート電極が対向している部分がメモリトラン
ジスタのチャンネル領域となり、前記上部ゲート電極は
対向せず下部ゲート電極のみが対向している部分が選択
トランジスタのチャンネル領域となるため、下部ゲート
電極へのゲート電圧の印加により選択トランジスタを動
作させ、上部ゲート電極へのゲート電圧の印加によりメ
モリトランジスタを動作させることができるし、また、
前記メモリトランジスタのチャンネル領域と選択トラン
ジスタのチャンネル領域とは、前記上部ゲート電極の側
縁に対応する部分において互いにつながった状態で形成
されるから、メモリトランジスタと選択トランジスタと
の間の導通性も良好である。しかも、この薄膜トランジ
スタメモリでは、メモリトランジスタのゲート電極であ
る上部ゲート電極が、選択トランジスタのゲート電極で
ある下部ゲート電極から半導体層に印加されるゲート電
圧を遮蔽する電極としても作用するため、下部ゲート電
極に印加されるゲート電圧の影響でメモリトランジスタ
が誤動作することはないから、１つの薄膜トランジスタ
の中にメモリトランジスタと選択トランジスタとを形成
したものでありながら、前記メモリトランジスタを正常
に動作させて安定した書込み、消去、読出しを行なうこ
とができる。

【図面の簡単な説明】

第１図〜第３図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの断面図、第２図は
薄膜トランジスタメモリの製造工程図、第３図は薄膜ト
ランジスタメモリの等価回路図である。第４図および第
５図は本発明の第２の実施例を示す薄膜トランジスタメ
モリの断面図および等価回路図である。 １・・・基板、Ｇ１・・・下部ゲート電極、２・・・下
部ゲート絶縁膜、Ｇ２・・・上部ゲート電極、３・・・
上部ゲート絶縁膜、４・・・メモリ性絶縁膜、５・・半
導体層、６・・・オーミックコンタクト層、Ｓ・・・ソ
ース電極、Ｄ・・・ドレイン電極、Ｔ１・・・選択トラ
ンジスタ、Ｃ１・・・チャンネル領域、Ｔ２・・・メモ
リトランジスタ、Ｃ２・・・チャンネル領域。

Claims (1)

1. 【特許請求の範囲】 絶縁性基板上に形成された下部ゲート電極と、この下部
   ゲート電極を覆う電荷蓄積機能のない下部ゲート絶縁膜
   と、この下部ゲート絶縁膜の上に前記下部ゲート電極の
   一部にラップさせて形成された上部ゲート電極と、この
   上部ゲート電極および前記下部ゲート絶縁膜を覆う電荷
   蓄積機能のない上部ゲート絶縁膜と、この上部ゲート絶
   縁膜の上に前記上部ゲート電極のみに対向させて形成さ
   れた電荷蓄積機能をもつメモリ性絶縁膜と、このメモリ
   性絶縁膜および前記上部ゲート絶縁膜の上に前記下部ゲ
   ート電極および上部ゲート電極に対向させて形成された
   半導体層と、この半導体層の両側部の上に形成されたソ
   ース、ドレイン電極とを備え、 前記上部ゲート電極と前記上部ゲート絶縁膜および前記
   メモリ性絶縁膜と前記半導体層と前記ソース、ドレイン
   電極とでメモリトランジスタを構成し、 前記下部ゲート電極と前記下部ゲート絶縁膜および前記
   上部ゲート絶縁膜と前記半導体層と前記ソース、ドレイ
   ン電極とで選択トランジスタを構成したことを特徴とす
   る薄膜トランジスタメモリ。