JPH02263386A

JPH02263386A - 強誘電体メモリ

Info

Publication number: JPH02263386A
Application number: JP1083514A
Authority: JP
Inventors: Kazuhide Abe; 和秀阿部; Hiroshi Toyoda; 啓豊田; Koji Yamakawa; 晃司山川; Motomasa Imai; 今井　基真; Mitsuo Harada; 光雄原田; Yoshiko Kobanawa; 小塙　佳子
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-31
Filing date: 1989-03-31
Publication date: 1990-10-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、強誘電体メモリに関する。

（従来の技術）強誘電体薄膜をゲート絶縁膜とした電界効果トランジス
タ（ＦＥＴ）を備えた強誘電体メモリは、前記強誘電体
薄膜の残留分極の大きさと符号に応じた半導体の電気伝
導度の変化を不揮発性に記憶する記憶素子である。かか
る強誘電体メモリとしては、従来より第３図に示す構造
のものが知られている。即ち、図中の１は例えばｎ型単
結晶シリコン基板であり、この基板１表面にはｐ型のソ
ース、ドレイン領域２．３が互いに電気的に分離して設
けられている。これらソース、ドレイン領域２．３間の
チャンネル領域を含む基板１表面には、ゲート絶縁膜と
しての強誘電体薄膜４が形成されている。この強誘電体
薄膜４上には、ゲート電極５が設けられている。また、
前記基板ｌ上にはシリコン膜酸化膜６が被覆され、かつ
前記ソース、ドレイン領域２．３に対応する前記酸化膜
６にはコンタクトホール７が開孔されている。この酸化
膜Ｂ上には、前記コンタクトホール７を通して前記ソー
ス、ドレイン領域２．３に接続されたソース電極８、ド
レイン電極９が設けられている。

ところで、強誘電体メモリのメモリセルは第４図に示す
ように上述した強誘電体薄膜をゲート絶縁膜としたＦＥ
Ｔにスイッチング用ＦＥＴと接続して構成している。即
ち、図中の１１は強誘電体薄膜をゲート絶縁膜とした強
誘電体ＦＥＴであり、このＦＥＴＩＩのソース側はスイ
ッチング用ＦＥＴ１２のドレイン側に接続されている。

また、前記スイッチング用ＦＥＴ１２のゲート側は列選
択線Ｉ３に接続され、ソース側は行選択線１４に接続さ
れている。

このような第３図に示す強誘電体ＦＥＴ及び第４図に示
す回路を参照して強誘電体メモリの動作原理を説明する
。動作の基本は、前記ゲート絶縁膜としての強誘電体薄
膜の残留分極を利用する。

即ち、強誘電体は電界をＥ１分極の大きさをＰとすると
、理想的には第５図に示すように角型のＰ−Ｅヒステリ
シス特性を示す。Ｐｒが残留分極、Ｅｃが抗電界である
。第４図の回路において、列選択線１３及び行選択線１
４を選択してスイッチング用、Ｆ　Ｅ　Ｔ　１２をオン
させ、強誘電体ＦＥＴＩＩのゲートに所定の電圧を印加
して、該強誘電体Ｆ　Ｅ　Ｔ　Ｉｔノケート・ソース間
に抗電界Ｅｃを越える所定の電圧を印加すると、ゲート
絶縁膜としての強誘電体薄膜４に一定の分極が生じる。

これが書き込み又は消去であって、分極の大きさと符号
により前記強誘電体ＦＥＴＩＩが形成されたｎ型単結晶
シリコン基板上の強誘電体薄膜４界面付近にキャリアが
誘起されるか、キャリアが枯渇され、該ＦＥＴＩＩのソ
ース、ドレイン領域２．３間のチャンネル領域のコンダ
クタンスが変化する。このコンダクタンスの高低を例え
ば２値論理の１″“０゛に対応させると、この“１”又
は“０″は不揮発性に保持され、ゲート電極５に所定の
電圧を印加した状態でのソース、ドレイン領域２．３間
に流れる電流の大小によって“１″又は“０”の情報が
スイッチング用ＦＥＴＩ２を通して行選択線１４から読
み出される。かかる強誘電体メモリでは、書き込みや消
去ためのしきい値電圧を低くでき、高速書き込み、高速
消去が可能となる。

しかしながら、上述した従来の強誘電体メモリでは１つ
のメモリセルを構成するためにｎ型単結晶シリコン基板
上に強誘電体ＦＥＴとは別の領域にスイッチング用ＦＥ
Ｔを形成する必要がある。

その結果、メモリセルの高集積化が困難となる。

また、従来の強誘電体メモリでは単結晶シリコン基板１
上にゲート絶縁膜としての強誘電体薄膜４を直接形成し
た構造になっているため、スパッタリング等により強誘
電体薄膜を基板上に堆積した後、強誘電体薄膜を結晶化
する目的で熱処理を施すと、強誘電体と単結晶シリコン
基板とが一部反応してメモリセルとしての信頼性を著し
く損いやすい。その結果、強誘電体薄膜として大きな残
留分極を有するが、結晶化する温度の高いＰｂ　　（Ｚ
ｒ　Ｉ−ＴＩ　、）０３　、ＰＬＺＴ。

Ｂａ　Ｔｉ　０３　、Ｂｉ　　Ｔｌ　　０１２等を使用
できない問題があった。

（発明が解決しようとする課題）本発明は、上記従来の課題を解決するためになされたも
ので、高速書込み、高速消去が可能で、か、つしきい値
電圧を低くできることは勿論、“１”０“の状態に対し
てドレイン・ソース間の抵抗が大きく変化する強誘電体
薄膜を用いることを可能として書き込まれた情報の判別
性を向上でき、更に高集積化が可能な強誘電体メモリを
提供しようとするものである。

［発明の構成］（課題を解決するための手段）本発明は、−導電型の半導体基板表面に設けられたスイ
ッチング用電界効果トランジスタと、このトランジスタ
を含む前記基板上に設けられた絶縁膜と、この絶縁膜上
に設けられた強誘電体電界効果トランジスタとを具備し
、前記強誘電体電界効果トランジスタは前記絶縁膜上に
形成されたゲート電極と、このゲート電極上に少なくと
も被覆された強誘電体薄膜と、少なくとも前記ゲート電
極に対応する前記強誘電体薄膜上に被覆された半導体膜
と、この半導体膜に所定長さのチャンネル領域が形成す
るように接続されたソース、ドレイン電極とから構成さ
れ、かつ前記ソース、ドレイン電極のいずれか一方の電
極を前記絶縁膜に開孔したコンタクトホールを通して前
記スイッチング用電界効果トランジスタに接続されたソ
ース電極又はドレイン電極に接続したことを特徴とする
ものである。

（作用）本発明によれば、−導電型の半導体基板にスイッチング
用ＦＥＴと強誘電体ＦＥＴとを絶縁膜を介して積層し、
強誘電体ＦＥＴのソース、ドレイン電極のいずれか一方
の電極を前記絶縁膜に開孔したコンタクトホールを通し
て前記スイッチング用電界効果トランジスタに接続され
たソース電極又はドレイン電極に接続した構造とするこ
とによって、メモリセル部の面積を縮小できるため、高
集積度の強誘電体メモリを得ることができる。

また、強誘電体ＦＥＴのゲート絶縁膜としての強誘電体
薄膜はゲート電極上もしくはゲート電極を含む絶縁膜上
に形成されるため、スパッタリング等により強誘電体薄
膜を堆積した後、強誘電体薄膜を結晶化する目的で熱処
理をして、も、強誘電体と半導体基板との反応を回避で
きる。その結果、強誘電体薄膜として大きな残留分極を
有する半面、結晶化する温度の高いＰｂ　　（Ｚｒ　Ｉ
−ｍ　Ｔｔ　−）　Ｏｉ　　Ｐ　ＬＺＴ。

Ｂａ　Ｔｌ　０３　、Ｂｌ　４　Ｔ１３０１２等をも使
用できるため、書き込まれた情報（“０“１°）の判別
性が向上された高信頼性、高性能の強誘電体メモリを得
ることができる。

（実施例）以下、本発明の実施例を図面を参照して詳細に説明する
。

第１図は、本実施例の強誘電体メモリを示す断面図であ
る。図中の２１は、例えばｎ型単結晶シリコン基板であ
る。この基板２１表面には、ｐチャンネルのスイッチン
グ用ＦＥＴ２２が形成されている。

このＦＥＴ２２を含む基板２１上には、例えばＣＶＤ法
により堆積された（１００）方向の酸化マグネシウム単
結晶薄膜からなる絶縁膜２３が被覆されている。

この絶縁膜２３上には、強誘電体ＦＥＴ２４が形成され
ている。

前記スイッチング用ＦＥＴ２２は、前記基板２１表面に
互いに電気的に分離して設けられてたｐ型のソース、ド
レイン領域２５．２［ｉと、これらソース、ドレイン領
域２５・、２６間のチャンネル領域を含む基板２１表面
にゲート絶縁膜２７を介して設けられたゲート電極２８
とから構成されている。前記基板２１上には、シリコン
膜酸化膜（Ｓｌ　Ｏ□膜）２９が被覆され、かつ前記ソ
ース、ドレイン領域２５．２Ｂに対応する前記５１０２
膜２９にはコンタクトホール３０が開孔されている。前
記Ｓ１０□膜２９上には、前記コンタクトホール３０を
通して前記ソース、ドレイン領域２５．２Ｂに接続され
たソース電極３１、ドレイン電極３２が設けられている
。

前記強誘電体ＦＥＴ２４は、前記絶縁膜２３上に形成さ
れた例えば厚さ約５０ｎｉのＰｔからなるゲート電極３
３と、このゲート電極３３を含む前記絶縁膜２３上に形
成された（１００）方位のチタン酸バリウム（ＢａＴＩ
Ｏｌ）からなる厚さ約ｌＯμｍの強誘電体薄膜３４と、
この強誘電体薄膜３４上に形成されたｎ型の二酸化スズ
からなる厚さ約１００μｍの半導体膜３５とから構成さ
れている。なお、前記ゲート電極３３はスパッタリング
によるｐｔ薄膜の堆積、パターニングにより形成し、前
記強誘電体薄膜３４は高周波スパッタリングによる（１
００）方位の厚さ約１０μｍのチタン酸バリウム薄膜の
堆積、バターニングにより形成した。また、前記半導体
膜３５の両端部付近には厚さ約５０ｎ■のＡｕからなる
ソース電極３６、ドレイン電極３７がそれぞれ形成され
ている。前記ソース電極３Ｂ、　　ドレイン電極３７の
形成により、これら電極３６．３７間の前記半導体膜３
５部分にチャンネル領域が形成される。前記ソース電極
３６は、前記絶縁膜２３に開孔されたコンタクトホール
３８をＡして前記スイッチング用ＦＥＴ２２に接続され
たドレイン電極３２に接続されている。こうしたメモリ
セルにおいて、前記スイッチング用ＦＥＴ２２のゲート
電極２８を行選択線、ソース電極３１を列選択線に夫々
接続することにより等価的に前述した第４図に示す回路
となる。

上述した強誘電体メモリを構成する強誘電体ＦＥＴ２４
のメモリ特性を第２図に示す。横軸は、ゲート・ソース
間の電圧（Ｖｃｓ）、縦軸はドレイン・ソース間の抵抗
変化（ΔＲｏｓ）である。この第２図より強誘電体ＦＥ
Ｔ２４は、そのチタン酸バリウムからなる強誘電体薄膜
３４のＰ−Ｅヒステリシスループの良好な角型性を反映
して、ドレイン・ソース間の抵抗変化特性も良好な角型
性を示す。

即ち、ドレイン・ソース間の初期抵抗的７にΩに文寸し
て、ΔＲ（１）−＋２００〜３００Ω、ΔＲ（０）−−
１５０〜２５０Ωとなる。また、抵抗変化が急峻に現れ
る電圧、つまり書き込み電圧、読みだし電圧のしきい値
（Ｖｔ　）は７〜１．ＩＶの範囲である。かかる強誘電
体ＦＥＴを備えた強誘電体メモリの書き込み／読み出し
動作を以下に説明する。

〔書き込み動作〕

前述した強誘電体ＦＥＴ２４のメモリ特性が第２図にお
いてΔＲ（１）の状態を“１”　ΔＲ（０）の状態を“
０“とじた場合、スイッチング用ＦＥＴ２２のゲート電
極２８に接続された列選択線及びソース電極３１に接続
されれた行選択線（いずれも図示せず）を選択して該Ｆ
ＥＴ２２をオンさせ、強誘電体ＦＥＴ２４のゲート・ソ
ース間にＶｃｓ−−Ｖｌを越える負電圧を印加すると、
第２図のＰ−Ｅヒステリシスループから１”が書き込ま
れる。一方、前記ＦＥＴ２２を同様にオンさせ、強誘電
体ＦＥＴ２４のゲート・ソース間にＶａｓ＝＋Ｖｔを越
える正電圧を印加すると、第２図のＰ−Ｅヒステリシス
ループから′０”が書き込まれ、“１゛が消去される。

“０＃　　“１″の状態は、強誘電体薄膜の残留分極に
よるもので、この状態は不揮発性に蓄えられる。

〔読み出し動作〕

スイッチング用ＦＥＴ２２のゲート電極２８に接続され
た列選択線及びソース電極３１に接続されれた行選択線
（いずれも図示せず）を選択して該ＦＥＴ２２をオンさ
せ、強誘電体ＦＥＴ２４のドレイン・ソース間にしきい
値電圧以下の電圧を印加すると、記憶内容が破壊される
ことなく、“１°又は“Ｏｏの情報がスイッチング用Ｆ
ＥＴ２２通して行選択線から読み出される。即ち、強誘
電体ＦＥＴ２４のソース、ドレイン領域間に大きな電流
が流れれば、“０＃、小さな電流が流れれば“１“と識
別される。

従って、本実施例の強誘電体メモリでは、絶縁膜２８上
に強誘電体ＦＥＴ２４を設けることによって、該強誘電
体ＦＥＴ２４を大きな残留分極を有するチタン酸バリウ
ム（ＢａＴｉＯ２）などからなる強誘電体薄膜３４をゲ
ート絶縁膜とした構造にすることができるため、書き込
みや消去ためのしきい値電圧を低くでき、高速書き込み
、高速消去が可能で、しかも書き込まれた情報（“０″
　　“１°）の判別性を向上できる。また、スイッチン
グ用ＦＥＴ２２と強誘電体ＦＥＴ２４が単結晶シリコン
基板２１に絶縁膜２８を介して積層して設けられている
ため、従来の強誘電体メモリに比べてメモリセル部の面
積を縮小でき、高集積度の強誘電体メモリを得ることが
できる。

なお、上記実施例では半導体基板としてｎ型単結晶シリ
コン基板を用いたが、ｐ型車結晶シリコン基板を用いて
も同様な効果を達成できる。

上記実施例では、スイッチング用ＦＥＴと強誘電体ＦＥ
Ｔとを上下に絶縁分離するための絶縁膜として酸化マグ
ネシウム単結晶薄膜を用いたが、Ａｌ１２０３　、Ｍｇ
　Ａｇ３０４、ｚｒ　０２等を用いてもよい。

上記実施例では、強誘電体薄膜としてチタン酸バリウム
を用いたが、チタン酸ビスマス、ジルコン酸チタン酸鉛
、ＰＬＺＴ等を用いてもよい。

上記実施例では、半導体膜としてｎ型二酸化スズを用い
たが、テルル、硫化カドミウム、セレン化カドミウム等
を用いてもよい。

［発明の効果コ以上詳述した如く、本発明の強誘電体メモリによれば高
速書込み、高速消去が可能で、かつしきい値電圧を低く
できることは勿論、“１”“０“の状態に対してドレイ
ン・ソース間の抵抗が大きく変化する強誘電体薄膜を用
いることを可能として書き込まれた情報の判別性を向上
でき、更に高集積化を達成できる等顕著な効果を奏する
。

【図面の簡単な説明】

第１図は本発明の実施例における強誘電体メモリの要部
断面図、第２図は本実施例の強誘電体メモリにおける強
誘電体ＦＥＴのメモリ特性図、第３図は従来の強誘電体
メモリを示す要部断面図、第４図は強誘電体メモリのメ
モリセルを等価的に示す回路図、第５図は強誘電体の理
想的な角型のＰ−Ｅヒステリシス特性図である。２１　　・・・ｎ型単結晶シリコン基板、２２・・・ス
イッチング用ＦＥＴ、２３・・・絶縁膜、２４・・・強
誘電体ＦＥＴ。２５・・・ソース頭載、２６・・・ドレイン領域、２７
・・・ゲート酸化膜、２８．３３・・・ゲート電極、ａ
ｔ、　ａｅ・・・ソース電極、３２．３７・・・ドレイ
ン電極、３４・・・強誘電体薄膜、３５・・・半導体膜
。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】

一導電型の半導体基板表面に設けられたスイッチング用
電界効果トランジスタと、このトランジスタを含む前記
基板上に設けられた絶縁膜と、この絶縁膜上に設けられ
た強誘電体電界効果トランジスタとを具備し、前記強誘
電体電界効果トランジスタは前記絶縁膜上に形成された
ゲート電極と、このゲート電極上に少なくとも被覆され
た強誘電体薄膜と、少なくとも前記ゲート電極に対応す
る前記強誘電体薄膜上に被覆された半導体膜と、この半
導体膜に所定長さのチャンネル領域が形成するように接
続されたソース、ドレイン電極とから構成され、かつ前
記ソース、ドレイン電極のいずれか一方の電極を前記絶
縁膜に開孔したコンタクトホールを通して前記スイッチ
ング用電界効果トランジスタに接続されたソース電極又
はドレイン電極に接続したことを特徴とする強誘電体メ
モリ。