JPH0360171A

JPH0360171A - 薄膜トランジスタメモリ

Info

Publication number: JPH0360171A
Application number: JP89194036A
Authority: JP
Inventors: Makoto Sasaki; 誠佐々木; Hiroshi Matsumoto; 広松本
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1989-07-28
Filing date: 1989-07-28
Publication date: 1991-03-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み／消去／読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリ素子を薄膜トランジスタ
で構成した薄膜トランジスタメモリが考えられている。

第１７図は従来の薄膜トランジスタメモリの回路図であ
り、図中Ｔ１はメモリ用薄膜トランジスタ（以下メモリ
トランジスタという）、Ｔ２は各メモリトランジスタＴ
１にそれぞれ対応させて設けられた選択用薄膜トランジ
スタ（以下選択トランジスタという）である。この選択
トランジスタＴ２のソース電極Ｓはこれと対をなすメモ
リトランジスタＴ１のドレイン電極りに接続されており
、互いに接続された一対のメモリトランジスタＴ１と選
択トランジスタＴ２とによってそれぞれ１つのメモリ素
子Ｍが構成されている。また、ＧＬＩ。

ＧＬ２は２本一対のゲートライン（アドレスライン）、
ＳＬおよびＤＬはソースおよびドレインライン（データ
ライン）であり、ゲートラインＧＬＩ、ＧＬ２とソース
、ドレインラインＳＬ。

ＤＬとは互いに直交させてマトリックス状に配列されて
いる。そして、上記メモリ素子Ｍは、ゲートラインＧＬ
１．ＧＬ２とソース、ドレインラインＳＬ、ＤＬとの交
差部にそれぞれ配置されており、メモリトランジスタＴ
１のゲート電極Ｇは一対のゲートラインＧＬ１．ＧＬ２
のうちの第１のゲートラインＧＬＩに接続され、選択ト
ランジスタＴ２のゲート電極Ｇは第２のゲートラインＧ
Ｌ２に接続されている。またメモリトランジスタＴ１の
ソース電極ＳはソースラインＳＬに接続され、選択トラ
ンジスタＴ２のドレイン電極りはドレインラインＤＬに
接続されている。

この薄膜トランジスタメモリの書込み、消去、および読
出しは次のようにして行なわれている。

第１７図において、（ａ）は書込み時、（ｂ）は消去時
、（ｃ）は読出し時の電圧印加状態を示している。なお
、（ａ）、（ｂ）、（Ｃ）はいずれも図上左上の１つの
メモリ素子Ｍを選択するときの状態を示している。

まず書込みについて説明すると、書込み時は、第１７図
（ａ）に示すように、選択する第１と第２のゲートライ
ンＧＬＩ、ＧＬ２にそれぞれメモリトランジスタＴ１の
書込み消去電圧Ｖ、の１／２に相当する正電圧＋１／２
Ｖ　Ｐと、選択トランジスタＴ２のオン電圧ＶＯＮ（例
えば＋ＩＯＶ　）を印加するとともに４５選択するソー
ス、ドレインラインＳＬ、ＤＬにそれぞれ上記書込み消
去電圧Ｖ、の１／２に相当する負電圧−１／２ＶＰを印
加し、また非選択の第１ゲートラインＧＬＩおよびソー
ス。

ドレインラインＳＬ、ＤＬの電位は０（接地）、非選択
の第２ゲートラインＧＬ２の電位はＶ。ｐｐ（例えばＧ
Ｖ）とする。なお、メモリトランジスタＴ１の書込み消
去電圧Ｖ、を例えば４０Ｖとした場合、＋１／２Ｖｐは
＋２０Ｖ、　−１／２Ｖ　ｐ　バー２０Ｖ　テＪ）る。

このような電圧信号を印加すると、選択されたゲートラ
インＧＬ１．０Ｌ２とソース、ドレインラインＳＬ、Ｄ
Ｌとの交差部にあるメモリ素子（以下選択メモリ素子と
いう）Ｍの選択トランジスタＴ２がオンし、メモリトラ
ンジスタＴ１のゲートとソース、ドレインとの間に書込
み消去電圧ｖＰに相当スル電位差（＋１／２Ｖｐと一１
／２Ｖｐとの電位差）が生じて、このメモリトランジス
タＴ１が書込み状態となる。なお、選択されたゲートラ
インＧＬＩ、ＧＬ２上の他のメモリ素子（以下非選択メ
モリ素子という）Ｍでは、そのメモリトランジスタＴ１
のゲートとソース、ドレインとの間に生ずる電位差が１
／２Ｖｐだけであり、したがってこのメモリトランジス
タＴ１は書込み阻止状態にある。また、選択されないゲ
ートラインＧＬＩ。

ＧＬ２上のメモリ素子について、図上左下のメモリ素子
は、上記非選択メモリ素子Ｍと同様に、そのメモリトラ
ンジスタＴ１のゲートとソース、ドレインとの間に生ず
る電位差が１／２Ｖ、だけであり、したがってこのメモ
リトランジスタＴ１は書込み阻止状態にある。さらに、
図上右下のメモリ素子については、上記非選択メモリ素
子Ｍと同様に、そのメモリトランジスタＴ１のゲートと
ソース、ドレインとの間に生ずる電位が０（電圧無印加
）である。すなわち、ゲートとソース、ドレインとの間
は等電位であり、したがってこのメモリトランジスタＴ
１も書込み阻止状態にある。

また消去時は、第１７図（ｂ）に示すように、選択する
第１と第２のゲートラインＧＬＩ。

ＧＬ２にそれぞれ一１／２Ｖｐ　、　ＶＯＮを印加する
とともに、選択するソース、ドレインラインＳＬ。

ＤＬにそれぞれ＋１／２ＶＰを印加する。なお、非選択
のゲートラインＧＬＩ、ＧＬ２およびソース。

ドレインラインＳＬ、ＤＬへの印加信号は上記書込み時
と同じである。このような電圧信号を印加すると、選択
メモリ素子ＭのメモリトランジスタＴ１のゲートとソー
ス、ドレインとの間に書込み消去電圧ｖＰに相当する逆
電位の電位差が生じて、このメモリトランジスタＴ１に
保持されているデータが消去される。この場合も、非選
択メモリ素子ＭのメモリトランジスタＴ１のゲートとソ
ース。

ドレインとの間に生ずる電位差は１／２ＶＰだけであり
、このメモリトランジスタＴ１は消去阻止状態にある。

一方、読出し時は、第１７図（ｃ）に示すように、選択
する第１と第２のゲートラインＧＬＩ。

ＧＬ２にそれぞれＶ　５ＥＬ　＋　Ｖ　ＯＮを印加する
とともに、選択するソース、ドレインラインＳＬ、ＤＬ
のうちドレインラインＤＬにＶＤを印加し、ソースライ
ンＳＬの電位は０とする。なお、上記Ｖ　ＳＥＬとＶＤ
は、メモリトランジスタＴ１の書込み消去電圧Ｖｐ　　
（４０Ｖ）より十分少さな電圧であり、例えばＶＳＥＬ
　−ＯＶ、ＶＤ　＝ｌＯＶである。

また、この読出し時も、非選択のゲートラインＧＬＩ、
ＧＬ２およびソース、ドレインラインＳＬ、ＤＬへの印
加信号は上記書込み時および消去時と同じである。この
ような電圧信号を印加すると、選択メモリ素子Ｍのメモ
リトランジスタＴ１に保持されているデータに応じてド
レインラインＤＬからソースラインＳＬに電流が流れ、
これが読出しデータとして出力される。

また、上記書込み、消去、および読出し時のいずれの場
合も、選択されたソース、ドレインラインＳＬ、ＤＬへ
の印加電圧がこのソース、ドレインラインＳＬ、ＤＬ上
の非選択のメモリ素子Ｍにも印加されるが、この非選択
メモリ素子Ｍの選択トランジスタＴ２は、そのゲート電
位がＶ。ｐｐであるためにオフ状態にあるから、非選択
メモリ素子ＭのメモリトランジスタＴ１は印加される電
圧の影響を受けない。すなわち、上記選択トランジスタ
Ｔ２は、メモリトランジスタＴ１の選択だけでなく、非
選択時に印加される電圧からメモリトランジスタＴ１を
ガードするガードトランジスタとしての作用ももってい
る。

〔発明が解決しようとする課題〕

しかしながら、上記従来の薄膜トランジスタメモリは、
書込み時および消去時も、読出し時もメモリトランジス
タＴ１の同じゲート電極Ｇにゲート電圧を印加するもの
であるため、読出しを繰返すのにともなってメモリトラ
ンジスタＴ１の閾値電圧が変化し、そのために読出し回
数が数千回を越えると、安定した読出しができなくなっ
てしまうという問題をもっていた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、半永久的に安定した
読出しを行なうことができる薄膜トランジスタメモリを
提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、上記目的を達成す
るために、メモリ用薄膜トランジスタと選択用薄膜トラ
ンジスタとにそれぞれ、ゲート電極と反対側に位置しか
つ電荷蓄積機能をもたないゲート絶縁膜を介して半導体
層と対向する読出し用ゲート電極を設けるとともに、前
記メモリ用薄膜トランジスタと前記選択用薄膜トランジ
スタのゲート電極を共通のゲートラインに接続し、前記
メモリ用薄膜トランジスタと前記選択用薄膜トランジス
タの読出し用ゲート電極を共通の読出し用ゲートライン
に接続したものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとにそれ
ぞれ読出し用ゲート電極を設けることによって、書込み
および消去は選択用薄膜トランジスタとメモリ用薄膜ト
ランジスタの本来のゲート電極にゲート電圧を印加して
行ない、読出しは選択用薄膜トランジスタとメモリ用薄
膜トランジスタの読出し用ゲート電極にゲート電圧を印
加して行なうようにしたものであり、このように読出し
を選択用薄膜トランジスタとメモリ用薄膜トランジスタ
の読出し用ゲート電極にゲート電圧を印加して行なえば
、読出し時に、メモリ用薄膜トランジスタの本来のゲー
ト電極にこのトランジスタの閾値電圧を変化させるよう
なゲート電圧を印加する必要はないから、読出しの繰返
しによるメモリ用薄膜トランジスタの閾値電圧の変化を
なくして、半永久的に安定した読出しを行なうことがで
きる。しかも、本発明では、前記メモリ用薄膜トランジ
スタと前記選択用薄膜トランジスタの本来のゲート電極
を共通のゲートラインに接続し、前記メモリ用薄膜トラ
ンジスタと前記選択用薄膜トランジスタの読出し用ゲー
ト電極を共通の読出し用ゲートラインに接続しているた
め、前記メモリ用薄膜トランジスタと選択用薄膜トラン
ジスタとからなる１つのメモリ素子に対するゲートライ
ン数は２本でよ＜、シたがってゲートライン数は従来の
薄膜トランジスタメモリと変わらないから、メモリ用薄
膜トランジスタと選択用薄膜トランジスタとに読出し用
ゲート電極を設けたものでありながら、ゲートライン数
を少なく抑えることができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第８図は本発明の第１の実施例を示している。

まず、本実施例の薄膜トランジスタメモリの基本構成を
説明すると、第１図は薄膜トランジスタメモリの回路図
であり、図中ＴＩＯはメモリ用薄膜トランジスタ（以下
メモリトランジスタという）、Ｔ２Ｏは各メモリトラン
ジスタＴＩＧにそれぞれ対応させて設けられた選択用薄
膜トランジスタ（以下選択トランジスタという）である
。このメモリトランジスタＴＩＯと選択トランジスタＴ
２０は、それぞれ、その本来のゲート電極Ｇａを書込み
消去用ゲート電極とし、この書込み消去用ゲート電極Ｇ
ａとは反対側に、読出し用の第２のゲート電極（以下読
出し用ゲート電極という）Ｇｂを設けた構成となってい
る。そして、上記選択トランジスタＴ２０のソース電極
Ｓはこれと対をなすメモリトランジスタＴＩＯのドレイ
ン電極りと一体になっており、対をなすメモリトランジ
スタＴＩＯと選択トランジスタＴ２０とによって１つの
メモリ素子Ｍが構成されている。また、ＧＬａは書込み
消去用ゲートライン（アドレスライン）　、ＧＬｂは読
出し用ゲートライン（アドレスライン）、ＳＬおよびＤ
Ｌはソースおよびドレインライン（データライン）であ
り、上記両ゲートラインＧＬａ、ＧＬｂとソース、ドレ
インラインＳＬ、ＤＬとは互いに直交させてマトリック
ス状に配列されている。そして、上記メモリ素子Ｍは、
ゲートラインＧＬａ。

ＧＬｂとソース、ドレインラインＳＬ、ＤＬとの交差部
にそれぞれ配置されており、メモリトランジスタＴＩＯ
と選択トランジスタＴ２０の書込み消去用ゲート電極Ｇ
ａは共通の書込み消去用ゲートラインＧＬに接続され、
メモリトランジスタＴＩＯと選択トランジスタ７２０の
読出し用ゲート電極Ｇｂは共通の読出し用ゲートライン
ＧＬｂに接続されている。また、メモリトランジスタＴ
ＩＯのソース電極ＳはソースラインＳＬに接続され、選
択トランジスタ７２Ｇのドレイン電極りはドレインライ
ンＤＬに接続されている。

この薄膜トランジスタメモリの書込み、消去および読出
しは次のようにして行なわれる。

第１図において、（ａ）は書込み時、（ｂ）は消去時、
（Ｃ）は読出し時の電圧印加状態を示している。なお、
（ａ）、（ｂ）、（Ｃ）はいずれも図上左上の１つのメ
モリ素子Ｍを選択するときの状態を示している。

まず書込みについて説明すると、書込み時は、第１図（
ａ）に示すように、選択するゲートラインＧＬａ、ＧＬ
ｂのうち書込み消去用ゲートラインＧＬａにメモリトラ
ンジスタＴｌＯの書込み消去電圧Ｖｐ（例えば４０ｖ）
の１／２に相当する正電圧＋１／２Ｖ　Ｐ　　（＋２Ｄ
Ｖ　）を印加し、読出し用ゲートラインＧＬｂの電位は
０（接地）とするとともに、選択するソース、ドレイン
ラインＳＬ、ＤＬにそれぞれ上記書込み消去電圧ＶＰの
１７２に相当する負電圧−１／２Ｖ　ｐ　　（−２０Ｖ
　）を印加し、また非選択のゲートラインＧＬａ、ＧＬ
ｂおよびソース。

ドレインラインＳＬ、ＤＬの電位は０とする。このよう
な電圧信号を印加すると、選択されたゲートラインＧＬ
ａ、ＧＬｂとソース、ドレインラインＳＬ、ＤＬとの交
差部にある選択メモリ素子Ｍの選択トランジスタＴ２Ｇ
が書込み消去用ゲート電極Ｇａへの電圧印加によりオン
し、メモリトランジスタＴＩＯの書込み消去用ゲート電
極Ｇａとソース、ドレイン電極Ｓ、Ｄとの間に書込み消
去電圧ｖＰに相当する電位差が生じて、このメモリトラ
ンジスタＴＩＯが書込み状態となる。また、選択された
ゲートラインＧＬａ、ＧＬｂ上の他の非選択メモリ素子
Ｍでは、そのメモリトランジスタＴ１０および選択トラ
ンジスタＴ２０の書込み消去用ゲート電極Ｇａとソース
、ドレイン電極Ｓ、Ｄとの間の電位差が１／２Ｖ　ｐだ
けであり、したがってこのメモリトランジスタＴＩＯは
書込み阻止状態にある。

また、選択されないゲートラインＧＬａ、ＧＬｂ上のメ
モリ素子について、図上左下のメモリ素子は、上記非選
択メモリ素子Ｍと同様に、そのメモリトランジスタＴＩ
Ｏの書込み消去用ゲート電極Ｇａとソース、ドレイン電
極Ｓ、Ｄとの間に生ずる電位差が１／２Ｖ　ｐだけであ
り、したがってこのメモリトランジスタＴＩＯは書込み
阻止状態にある。

さらに、図上右下のメモリ素子については、上記非選択
メモリ素子Ｍと同様に、そのメモリトランジスタＴＬＯ
の書込み消去用ゲート電極Ｇａとソース、ドレイン電極
Ｓ、Ｄとの間に生ずる電位がＯ（電圧無印加）である。

すなわち、ゲートとソース、ドレインとの間は等電位で
あり、したがってこのメモリトランジスタＴＩＯも書込
み阻止状態にある。

また消去時は、第１図（ｂ）に示すように、選択するゲ
ートラインＧＬａ、ＧＬｂのうち書込み消去用ゲートラ
インＧＬａに一１／２Ｖｐを印加し、読出し用ゲートラ
インＧＬｂの電位はＯとするとともに、選択するソース
、ドレインラインＳＬ。

ＤＬにそれぞれ＋１／２Ｖ　ｐを印加する。なお、非選
択のゲートラインＧＬａ、ＧＬｂおよびソース。

ドレインラインＳＬ、ＤＬへの印加信号は上記書込み時
と同じである。このような電圧信号を印加すると、選択
メモリ素子ＭのメモリトランジスタＴＩＯの書込み消去
用ゲート電極Ｇａとソース、ドレイン電極Ｓ、Ｄとの間
に書込み消去電圧ｖＰに相当する逆電位の電位差が生じ
る。この時、選択トランジスタＴ２０のゲート電極Ｇａ
とソース、ドレイン電極Ｓ、Ｄとの間には、メモリトラ
ンジスタＴＩＯと同様に−ＶＰの電圧が加わる。通常ア
モルファスシリコンやポリシリコン等を半導体層とした
薄膜トランジスタは、ゲート電極に高い負電圧を印加し
た場合もソース、ドレイン間は導通状態となり、薄膜ト
ランジスタはＯＮする。したがって、選択トランジスタ
Ｔ２０は高い負電圧−ＶＰによりＯＮとなり、メモリト
ランジスタＴＩＯに保持されているデータが消去される
。この場合も、非選択メモリ素子Ｍのメモリトランジス
タＴＩＯの書込み消去用ゲート電極Ｇａとソース、ドレ
イン電極Ｓ、Ｄとの間に生ずる電位差は１／２Ｖ　ｐだ
けであり、このメモリトランジスタＴＩＯは消去阻止状
態にある。

一方、読出し時は、第１図（ｃ）に示すように、選択す
るゲートラインＧＬａ、ＧＬｂのうち読出し用ゲートラ
インＧＬｂにＶ。Ｎを印加し、書込み消去用ゲートライ
ンＧＬａにｖＳ８Ｌを印加するとともに、選択するソー
ス、ドレインラインＳＬ。

ＤＬのうちドレインラインＤＬにＶＤを印加し、ソース
ラインＳＬの電位は０とする。なお、上記ＶＯＮとＶＤ
は、メモリトランジスタＴＩＯの書込み消去電圧Ｖｐ　
　（４０Ｖ）より十分小さな電圧であり、例えばＶ　Ｏ
Ｎ−１０Ｖ　、　Ｖ　Ｄ　−１０Ｖである。またＶ　Ｓ
ＥＬは例えばＯＶである。また、非選択の読出し用ゲー
トラインＧＬｂおよび書込み消去用ゲートラインＧＬａ
にはＶｏｐｐ　　（例えばＯＶ）を印加するとともに、
非選択のソース、ドレインラインＳＬ、ＤＬの電位は０
とする。このような電圧信号を印加すると、選択された
メモリ素子Ｍの選択トランジスタＴ２［）は読出し用ゲ
ートラインＧＬｂに印加されたｖｏＮによってＯＮ状態
になるので、メモリトランジスタＴＩＯに保持されてい
るデータに応じてドレインラインＤＬからソースライン
ＳＬに電流が流れ、これが読出しデータとして出力され
る。この場合、メモリトランジスタＴＩＯと選択トラン
ジスタＴ２０とは直列につながっているため、選択メモ
リ素子Ｍの読出し用ゲート電極Ｇｂへの印加電圧ＶＧｂ
に対するドレイン電流ＩＤの特性（Ｖ６ｂ−１ｏ特性）
は、各トランジスタＴ　１０．　Ｔ　２０の特性が重な
った特性であるから、読出しデータは各トランジスタＴ
ＩＯ，Ｔ０ｎのトータルの特性に応じて決まる。第２図
は書込み消去用ゲート電極Ｇａの印加電圧ＶＧ　ａをＯ
Ｖとしたときの選択メモリ素子ＭのＶｃｂ　　ＩＤ特性
を示しており、（ａ）はメモリトランジスタＴＩＯのＶ
ａｂ　　Ｉｎ特性、（ｂ）は選択トランジスタＴ２Ｏの
ＶＧｂ−ＩＤ特性、（ｃ）は各トランジスタＴ１０．　
Ｔ２Ｏ（７））−タルノＶｃ　ｂ　−Ｉ　Ｄ特性を示し
ている。なお、図において、Ｗは書込み状態での特性、
Ｅは消去状態での特性であり、読出し選択時のドレイン
電流ＩＤは、メモリトランジスタＴＩＯが消去状態にあ
るときはＩＤＥ、メモリトランジスタＴＩＯが書込み状
態にあるときはＩＤＷ（ＯＡ）となる。すなわち、この
メモリ素子Ｍは、読出し選択時に消去状態でオンし、書
込み状態ではオフである。なお、読出し非選択時は、書
込み消去用ゲートラインＧＬａに印加されたＶ。ｐｐに
より選択トランジスタ７２ＧがＯＦＦ状態になるので、
消去状態、書込み状態に関係なくメモリ素子Ｍはオフ状
態である。また、第３図は書込み消去用ゲート電極Ｇａ
の印加電圧Ｖ。ａを＋５ｖ〜＋１０Ｖ　（メモリトラン
ジスタＴＩＯの消去状態、書込み状態に変化を生じさせ
ない程度の電圧）としたときの選択メモリ素子ＭのＶｏ
ｂ−ＩＤ特性を示しており、（ａ）はメモリトランジス
タＴ１０のＶｏｂ−ＩＤ特性、（ｂ）は選択トランジス
タＴ２０のＶＧｂ−ＩＤ特性、（Ｃ）は各トランジスタ
ＴＩ（１，Ｔ２ＯのトータルのＶＧｂｌｏ４′！を性を
示している。このように書込み消去用ゲート電極Ｇａに
ある程度の電圧（＋５ｖ〜＋ＩＯＶ　）を印加すると、
メモリトランジスタＴＩＯおよび選択トランジスタＴ２
０のＶＧｂ−ＩＤ特性が一側にずれ、これによってトー
タルのＶ。ｂ−ＩＤ特性が一側にずれるから、メモリト
ランジスタＴＩＯが消去状態にあるときのドレイン電流
ＩＤＥを大きくとることができる。なお、この時は読出
しの選択、非選択時の読出し用ゲートラインＧＬｂに印
加する電圧も、特性が一側にずれた分だけ一側にずらし
てやればよい。

また、上記書込み、消去、および読出し時のいずれの場
合も、選択されたソース、ドレインラインＳＬ、ＤＬへ
の印加電圧がこのソース、ドレインラインＳＬ、ＤＬ上
の非選択のメモリ素子Ｍにも印加されるが、この非選択
メモリ素子Ｍの選択トランジスタＴ２０は、そのゲート
電位が負電圧−１／２ＶｐまたハＶｏＦＰ（Ｏｖ）テア
ルタメニオフ状態にあるから、非選択メモリ素子Ｍのメ
モリトランジスタＴＩＯは印加される電圧の影響を受け
ない。すなわち、この薄膜トランジスタメモリにおいて
も、上記選択トランジスタＴ２０は、メモリトランジス
タＴ１０の選択だけでなく、非選択時に印加される電圧
からメモリトランジスタＴｌＯをガードするガードトラ
ンジスタとしての作用ももっている。

次に、上記薄膜トランジスタメモリの具体的な構造を説
明する。

第４図および第５図は薄膜トランジスタメモリの１つの
メモリ素子Ｍの断面図および平面図である。このメモリ
素子Ｍの構造を説明すると、図中１１はガラス等からな
る絶縁基板であり、この基板１１上には、メモリ用と選
択用の両方の薄膜トランジスタＴ　１０．　Ｔ　２０に
共用される書込み消去用ゲート電極Ｇａと、この書込み
消去用ゲート電極Ｇａにつながる書込み消去用ゲートラ
インＧＬａが形成されている。また、上記基板１１上に
は、前記書込み消去用ゲート電極Ｇａのほぼ半分（選択
トランジスタＴ２０のゲート電極部分）を覆う厚膜ゲー
ト絶縁膜１２と、前記書込み消去用ゲート電極Ｇａの全
体を覆う薄膜ゲート絶縁膜１３とからなる下部ゲート絶
縁膜が形成されている。このゲート絶縁膜１２．１３は
それぞれ、シリコン原子Ｓｔと窒素原子Ｎとの組成比Ｓ
ｉ／Ｎを化学量論比（Ｓｔ　／Ｎ−０，７５）とほぼ同
じにした窒化シリコン（ＳＩ　Ｎ）で形成されており、
厚膜ゲート絶縁膜１２の膜厚は約２５００Å〜３５００
λとされ、薄膜ゲート絶縁膜１３の膜厚は５００Å〜１
５００λ程度とされている。すなわち、この下部ゲート
絶縁膜は、書込み消去用ゲート電極Ｇａのほぼ半分の選
択トランジスタＴ２０部分では、上記厚膜ゲート絶縁膜
１２の上に薄膜ゲート絶縁膜１３を積層した二層膜とさ
れ、他の半分のメモリトランジス７７１０部分では薄膜
ゲート絶縁膜１３だけからなる単層膜とされている。こ
のメモリトランジス７７１０部分の下部ゲート絶縁膜１
３は、その膜厚が薄いために、その組成比Ｓｉ／Ｎが化
学量論比とほぼ同じであっても、電荷８２機能をもって
いる。

なお、選択トランジスタＴ２０部分の下部ゲート絶縁膜
１２．１３はその全体の膜厚が厚いために電荷蓄積機能
はもっていない。また、上記下部ゲート絶縁膜の上（薄
膜ゲート絶縁膜１３の上）には、前記書込み情夫用ゲー
ト電極Ｇａの全域に対向させて、メモリトランジスタＴ
ｌ口と選択トランジスタＴ２０とに共用されるｉ型半導
体層１４が形成されている。このｉ型半導体層１４は、
１−ａ−８ｉ　　（ｉ型アモルファス・シリコン）から
なっている。そして、このｉ型半導体層１４の上の両側
部には、ｎ”−ａ−３１（ｎ型不純物をドープしたアモ
ルファス・シリコン）からなるｎ型半導体層１５を介し
て、ソース電極Ｓとドレイン電極りとが形成されており
、ソース電極ＳＩＯはこれと一体のソースラインＳＬに
接続され、ドレイン電極りはこれと一体のドレインライ
ンＤＬに接続されている。また、１６は上記ｉ型半導体
層１４およびソース、ドレイン電極Ｓ、Ｄの上に形成さ
れた電荷蓄積機能のない上部ゲート絶縁膜（組成比Ｓｉ
／Ｎを化学量論比とほぼ同じにした膜厚的２５００Å〜
３５００Åの窒化シリコン膜）であり、この上部ゲート
絶縁膜１６の上には、メモリトランジスタＴＩＯと選択
トランジスタＴ２０とに共用される読出し用ゲート電極
Ｇｂと、この読出し用ゲート電極Ｇｂにつながる読出し
用ゲートラインＧＬｂが形成されている。この読出し用
ゲートラインＧＬｂは、上記書込み消去用ゲートライン
ＧＬａの真上に位置させて配線されている。

すなわち、この実施例の薄膜トランジスタメモリは、そ
のメモリ素子Ｍを、１つの薄膜トランジスタの中にメモ
リトランジスタＴＩＯと選択トランジスタＴ２０とを形
成した構成としたもので、メモリトランジスタＴＩＯは
、書込み消去用ゲート電極Ｇａと、薄膜ゲート絶縁膜１
３だけからなる電荷蓄積機能をもつ下部ゲート絶縁膜と
、ｉ型半導体層１４およびｎ型半導体層１５と、ソース
、ドレイン電極Ｓ、Ｄと、電荷蓄積機能のない上部ゲー
ト絶縁膜１６と、読出し用ゲート電極Ｇｂとで構成され
、選択トランジスタＴ２Ｑは、上記書込み消去用ゲート
電極Ｇａと、厚膜と薄膜の二層のゲート絶縁膜１２．１
３からなる電荷蓄積機能のない下部ゲート絶縁膜と、上
記ｉ型半導体層１４およびｎ型半導体層１５と、上記ソ
ース、ドレイン電極Ｓ、Ｄと、上記上部ゲート絶縁膜１
６と、上記読出し用ゲート電極Ｇｂとで構成されている
。

第６図は上記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、基板１１上にクロム等の金属膜を膜付けし、この
金属膜をパターニングして、第６図（ａ）に示すように
、書込み消去用ゲート電極Ｇａとこのゲート電極Ｇａに
つながる書込み消去用ゲートラインＧＬａを同時に形成
し、その上に基板１１全面にわたって、下部ゲート絶縁
膜である厚膜ゲート絶縁膜１２を堆積させる。

次に、第６図（ｂ）に示すように、上記厚膜ゲート絶縁
膜１２のうち、ゲート電極Ｇａのほぼ中央から片側の部
分をエツチングにより除去し、メモリトランジスタＴ１
０部分の書込み消去用ゲート電極Ｇａを露出させる。

この後、第６図（Ｃ）に示すように、上記基板１１上に
その全面にわたって、第２の下部ゲート絶縁膜である薄
膜ゲート絶縁膜１３を堆積させ、その上に、１−ａ−３
ｌからなる（型半導体層１４と、ｎ”−ａ−３ｉからな
るｎ型半導体層１５とを順次堆積させる。

次に、第６図（ｄ）に示すように、上記ｎ型半導体層１
５をソース、ドレイン電極Ｓ、Ｄの形状にパターニング
し、次いで上記ｉ型半導体層１４をメモリ素子領域の形
状にパターニングする。

次に、上記基板１１上にその全面にわたってクロム等の
金属膜を堆積させ、この金属膜をパターニングして、第
６図（ｅ）に示すようにソース電極ＳとソースラインＳ
Ｌおよびドレイン電極りとドレインラインＤＬとを形成
する。

この後は、その上に上部ゲート護絶縁膜１６とクロム等
の金属膜を順次堆積させ、この金属膜を読出し用ゲート
電極Ｇｂおよび読出し用ゲートラインＧＬｂの形状にパ
ターニングして第４図および第５図に示した薄膜トラン
ジスタメモリを完成する。

なお、この実施例では、書込み消去用ゲート電極Ｇａの
ほぼ半分を選択トランジスタＴ２０のゲート電極とし、
他の半分をメモリトランジスタＴＩＯのゲート電極とし
ているが、メモリトランジスタＴＩＯと選択トランジス
タＴ２０のゲート電極の面積は、各トランジスタＴＩＯ
，Ｔ２Ｏの特性をどのように選ぶかによって決めればよ
く、これによって書込み消去用ゲート電極Ｇａ上に残す
厚膜ゲート絶縁膜１２の面積を選べばよい。

第７図は上記メモリ素子Ｍの回路を示し、第８図はその
等価回路を示しており、第１図に示した各メモリ素子Ｍ
の回路は第８図の等価回路に相当する。

すなわち、上記実施例の薄膜トランジスタメモリは、メ
モリトランジスタＴ１０と選択トランジスタＴ２０とに
読出し用ゲート電極Ｇｂを設けることによって、書込み
および消去は選択トランジスタＴ２０とメモリトランジ
スタＴＩＯの本来のゲート電極（書込み消去用ゲート電
極）Ｇａにゲート電圧を印加して行ない、読出しは選択
トランジスタＴ２０とメモリトランジスタＴＩＯの読出
し用ゲート電極Ｇｂにゲート電圧を印加して行なうよう
にしたものであり、このように読出しを選択トランジス
タＴ２０　　メモリトランジスタＴＩＯの読出し用ゲー
ト電極Ｇｂにゲートｍ圧を印加して行なえば、読出し時
に、メモリトランジスタＴＩＯの本来のゲート電極Ｇａ
にこのトランジスタＴｌＯの閾値電圧を変化させるよう
なゲート電圧を印加する必要はないから、読出しの繰返
しによるメモリトランジスタＴＩＧの閾値電圧の変化を
なくして、半永久的に安定した読出しを行なうことがで
きる。

しかも、上記薄膜トランジスタメモリでは、メモリトラ
ンジスタＴＩＧと選択トランジスタＴ２０の本来のゲー
ト電極である書込み消去用ゲート電極Ｇａを共通の書込
み消去用ゲートラインＧＬａに接続し、メモリトランジ
スタＴＩＯと選択トランジスタＴ２０の読出し用ゲート
電極Ｇｂを共通の読出し用ゲートラインＧＬｂに接続し
ているため、各列のメモリ素子Ｍに対するゲートライン
数は２本ずつでよく、したがってゲートライン数は従来
の薄膜トランジスタメモリと変わらないから、メモリト
ランジスタＴＩＯと選択トランジスタＴ２０とに読出し
用ゲート電極Ｇｂを設けたものでありながら、ゲートラ
イン数を少なく抑えることができる。

しかも、上記実施例では、そのメモリ素子Ｍを、１つの
薄膜トランジスタの中にメモリトランジスタＴＩＯと選
択トランジスタＴ２０とを形成した構成としているため
、メモリ素子Ｍの素子面積を非常に小さくでき、したが
って集積度を上げることができる。

次に、本発明の他の実施例を説明する。

第９図および第１０図は本発明の第２の実施例を示した
もので、第９図は薄膜トランジスタメモリの１つのメモ
リ素子Ｍの断面を示している。なお、図において第４図
および第５図に示した第１の実施例に対応するものにつ
いては、図に同符号を付してその説明を省略する。

この実施例の薄膜トランジスタメモリは、第９図に示す
ように、そのメモリ素子ＭのメモリトランジスタＴＩＯ
の下部ゲート絶縁膜を、組成比Ｓｉ／Ｎを化学量論比（
Ｓｌ／Ｎ−０，７５）とほぼ同じにした電荷蓄積機能を
もたない窒化シリコン（８１Ｎ）からなる非メモリ性絶
縁膜１７と、組成比Ｓｉ／Ｎを化学量論比より太きく（
Ｓ１／Ｎ−０，８５〜１．１５）にして電荷蓄積機能を
もたせた窒化シリコンからなるメモリ用絶縁膜１８との
二層膜とし、選択トランジスタＴ２０の下部ゲート絶縁
膜を、上記非メモリ性絶縁膜１７だけとしたもので、上
記非メモリ性絶縁膜１７は、メモリ用と選択用の両方の
薄膜トランジスタＴＩＯ，Ｔ２Ｏに共用される書込み消
去用ゲート電極Ｇａの上にその全域を覆って形成されて
いる。また、上記メモリ用、絶縁膜１８は、非メモリ性
絶縁膜１７の上に、前記書込み消去用ゲート電極Ｇａの
メモリトランジスタＴＩＯのゲート電極となる部分（図
ではゲート電極Ｇａのほぼ半分の部分）に対向させて形
成されている。なお、上記非メモリ性絶縁膜１７の膜厚
は約２０００λであり、メモリ用絶縁膜１８は膜厚的１
００λの極薄膜とされている。

この第２の実施例の薄膜トランジスタメモリも、そのメ
モリ素子Ｍを、１つの薄膜トランジスタの中にメモリト
ランジスタＴＩＯと選択トランジスタＴ２０とを形成し
た構成としたもので、メモリトランジスタＴ１０は、書
込み消去用ゲート電極Ｇａと、非メモリ性絶縁膜１７と
メモリ用絶縁膜１８とからなる下部ゲート絶縁膜と、ｉ
型半導体層１４およびｎ型半導体層１５と、ソース、ド
レイン電極Ｓ、Ｄと、上部ゲート絶縁膜１６と、読出し
用ゲート電極Ｇｂとで構成され、選択トランジスタＴ２
０は、上記書込み消去用ゲート電極Ｇａと、上記非メモ
リ性絶縁膜１７からなる下部ゲート絶縁膜と、上記ｉ型
半導体層１４およびｎ型半導体層１５と、上記ソース、
ドレイン電極Ｓ、Ｄと、上記上部ゲート絶縁膜１６と、
上記読出し用ゲート電極Ｇｂとで構成されている。

この実施例の薄膜トランジスタメモリも、そのメモリ素
子Ｍを、１つの薄膜トランジスタの中にメモリトランジ
スタＴＩＯと選択トランジスタＴ２０とを形成した構成
としているから、メモリ素子Ｍの素子面積を非常に小さ
くでき、したがって集積度を上げることができる。

第１０図は上記薄膜トランジスタメモリの製造方法を示
したもので、この薄膜トランジスタメモリは次のような
工程で製造される。

まず、基板１１上にクロム等の金属膜を膜付けし、この
金属膜をバターニングして、第１０図（ａ）に示すよう
に、書込み消去用ゲート電極Ｇａとこのゲート電極Ｇａ
につながる書込み消去用ゲートラインＧＬａを同時に形
成し、その上に基板１１全面にわたって、下部ゲート絶
縁膜である非メモリ性絶縁膜１７とメモリ用絶縁膜１８
とを順次堆積させる。

次に、第１０図（ｂ）に示すように、上記メモリ用絶縁
膜１８のメモリトランジスタＴ１０部分以外の部分をエ
ツチングにより除去し、次いで第１０図（Ｃ）に示すよ
うに、基板１１全面にわたって、１−ａ−８ｔからなる
ｉ型半導体層１４と、ｎ”−ａ−Ｓｔからなるｎ型半導
体層１５と、ソース、ドレイン電極Ｓ、Ｄとなるクロム
等の金属膜１９を順次堆積させる。

次に、第１０図（ｄ）に示すように、上記金属膜１つと
ｎ型半導体層１５とをバターニングしてソース電極Ｓと
ソースラインおよびドレイン電極りとドレインラインと
を形成し、次いでｉ型半導体層１４をメモリ素子領域の
形状にバターニングする。

この後は、その上に上部ゲート絶縁膜１６とクロム等の
金属膜とを順次堆積させ、この金属膜を読出し用ゲート
電極Ｇｂおよび読出し用ゲートラインＧＬｂの形状にバ
ターニングして第９図に示した薄膜トランジスタメモリ
を完成する。

なお、この実施例でも、メモリトランジスタＴＩＯと選
択トランジスタＴ２０の書込み消去用ゲート電極Ｇａの
面積は、各トランジスタＴＩＯ，Ｔ２Ｏの特性をどのよ
うに選ぶかによって決めればよく、これによって上記メ
モリ用絶縁膜１８の面積を選べばよい。

この第２の実施例のメモリ素子Ｍの回路は第７図と同じ
であり、その等価回路は第８図に示すようになる。

第１１図は本発明の第３の実施例を示している。

この実施例の薄膜トランジスタメモリは、そのメモリ素
子ＭのメモリトランジスタＴＩＯと選択トランジスタＴ
２０とを別の薄膜トランジスタで構成したもので、選択
トランジスタＴ２０は、絶縁基板１１上に形成された書
込み消去用ゲート電極Ｇａと、その上に基板１１全面に
わたって形成された選択トランジスタ用下部ゲート絶縁
膜２０と、この下部ゲート絶縁膜２０の上に形成された
ｉ型半導体（ｉ−ａ−８ｌ）層１４と、その上にｎ型半
導体（ｎ”−ａ−３ｉ）層１５を介して形成されたソー
ス、ドレイン電極Ｓ、Ｄと、その上に基板１１全面にわ
たって形成された上部ゲート絶縁膜１６と、この上部ゲ
ート絶縁膜１６の上に形成された読出し用ゲート電極Ｇ
ｂとからなっている。

また、メモリトランジスタＴＩＯは、上記選択トランジ
スタ用下部ゲート絶縁膜１９の上に形成された書込み消
去用ゲート電極Ｇａと、その上に形成されたメモリトラ
ンジスタ用下部ゲート絶縁膜２１と、この下部ゲート絶
縁膜２１の上に形成されたｉ型半導体層１４と、その上
にｎ型半導体層１５を介して形成されたソース、ドレイ
ン電極Ｓ。

Ｄと、上記上部ゲート絶縁膜１６および読出し用ゲート
電！１ｉｉＧｂとからなっており、上記読出し用ゲート
電極Ｇｂは、メモリトランジスタＴＩＯと選択トランジ
スタＴ２０とに共用される一体電極とされている。なお
、上記メモリトランジスタ用下部ゲート絶縁膜２１と選
択トランジスタ用下部ゲート絶縁膜２０は、それぞれ組
成比Ｓ１／Ｎが化学量論比（Ｓ　ｌ　／Ｎ−０，７５）
とほぼ等しい窒化シリコンで形成されており、メモリト
ランジスタ用ゲート絶縁膜２１は、電荷蓄積機能をもた
せるために５００Å〜１５００Å程度の薄膜とされ、選
択トランジスタ用ゲート絶縁膜２０は、電荷蓄積機能を
もたないように約２５００Å〜３５００λの厚膜とされ
ている。また上記上部ゲート絶縁膜１６は、組成比Ｓｌ
／Ｎが化学量論比とほぼ等しい膜厚的５００λ〜１５０
０Åの窒化シリコンで形成されている。また、ＧＬａは
上記基板１１上に選択トランジスタＴ２０のゲート電極
Ｇと一体に形成された書込み消去用ゲートラインであり
、メモリトランジスタＴＩＯのゲート電極Ｇは、選択ト
ランジスタ用ゲート絶縁膜２０に設けたコンタクトホー
ル２２において上記書込み消去用ゲートラインＧＬａに
接続されている。また、上記メモリトランジスタＴＩＯ
のドレイン電極りは選択トランジスタＴ２０のソース電
極Ｓに接続され、メモリトランジスタＴｌＯのソース電
極Ｓと選択トランジスタＴ２Ｑのドレイン電極りはそれ
ぞれこのソース、ドレイン電極Ｓ、Ｄと一体に形成した
ソースラインとドレインライン（図示せず）に接続され
ており、また上記読出し用ゲート電極Ｇｂは、上部ゲー
ト絶縁膜１６上に形成した読出し用ゲートラインＧＬｂ
につながっている。この第３の実施例のメモリ素子Ｍの
回路は、第８図と同じである。

なお、この実施例において、上記メモリトランジスタ用
ゲート絶縁Ｍ４２１は、その組成比Ｓｊ／Ｎを化学量論
比より太きく　（Ｓｉ　／Ｎ−０，８５〜１．１５）に
して電荷蓄積機能をもたせた窒化シリコンで形成しても
よい。

上記第２および第３の実施例の薄膜トランジスタメモリ
の回路構成は第１図と同じであり、この第２および第３
の実施例の薄膜トランジスタメモリも、書込みおよび消
去は選択トランジスタＴ２０とメモリトランジスタＴＩ
Ｏの本来のゲート電極（書込み消去用ゲート電極）Ｇａ
にゲート電圧を印加して行ない、読出しは選択トランジ
スタＴ２０とメモリトランジスタＴＩ（ｌの読出し用ゲ
ート電極Ｇｂにゲート電圧を印加して行なうことができ
るから、読出しの繰返しによるメモリトランジスタＴＩ
Ｏの閾値電圧の変化をなくして半永久的に安定した読出
しを行なうことができるし、また、メモリトランジスタ
ＴＩＧと選択トランジスタ７２Ｇの本来のゲート電極で
ある書込み消去用ゲート電極Ｇａを共通の書込み消去用
ゲートラインＧＬａに接続し、メモリトランジスタＴＩ
Ｏと選択トランジスタＴ２０の読出し用ゲート電極Ｇｂ
を共通の読出し用ゲートラインＧＬｂに接続しているた
め、メモリトランジスタＴＩＯと選択トランジスタＴ２
０とに読出し用ゲート電極Ｇｂを設けたものでありなが
ら、ゲートライン数を少なく抑えることができる。

また、第１２図および第１３図はそれぞれ本発明の第４
および第５の実施例を示したもので、この各実施例の薄
膜トランジスタメモリは、いずれも、そのメモリ素子Ｍ
を、メモリトランジスタＴＩＯの両側に選択トランジス
タＴ２０を設けた構造としたものである。

すなわち、第１２図に示した第４の実施例は、第４図お
よび第５図・に示した第１の実施例における第１のゲー
ト絶縁１１１１２を、メモリトランジスタＴＩＯと選択
トランジスタＴ２Ｇに共通する書込み消去用ゲート電極
Ｇａの中央部を除いて形成することにより、メモリ素子
Ｍの中央部をメモリトランジスタＴｌＯとし、その両側
部をそれぞれ選択トランジスタ７２０とするとともに、
上記メモリトランジスタＴ１０とその両側の２つの選択
トランジスタＴ２０に、この各トランジスタＴＩＯ，７
２０に共通する読出し用ゲート電極Ｇｂを設けたもので
ある。

なお、この実施例の薄膜トランジスタメモリは、メモリ
トランジスタＴＩＯの両側に選択トランジスタＴ２０を
形成した以外の構成は上記第１の実施例と同様であるか
ら、その説明は図上対応するものに同符号を付して省略
する。

また、第１３図に示した第５の実施例は、第９図に示し
た第２の実施例におけるメモリ用絶縁膜１８を、メモリ
トランジスタＴＩＯと選択トランジスタＴ２０に共通す
る書込み消去用ゲート電極Ｇａの中央部に対向させて形
成して、メモリ素子Ｍの中央部をメモリトランジスタＴ
ＩＯとし、その両側部をそれぞれ選択トランジスタＴ２
０とするとともに、上記メモリトランジスタＴＩＯとそ
の両側の２つの選択トランジスタＴ２０に、この各トラ
ンジスタＴ　１０．　Ｔ　２０に共通する読出し用ゲー
ト電極Ｇｂを設けたものである。なお、この実施例の薄
膜トランジスタメモリも、メモリトランジスタＴＩＯの
両側に選択トランジスタＴ２０を形成した以外の構成は
上記第２の実施例と同様であるから、その説明は図上対
応するものに同符号を付して省略する。

第１４図は上記第４および第５の実施例のメモリ素子Ｍ
の回路を示し、第１５図はその等価回路を示しており、
第１６図は上記第４および第５の実施例を適用した薄膜
トランジスタメモリの回路構成を示している。なお、こ
の第４および第５の実施例の薄膜トランジスタメモリも
、書込み、消去、および読出しは、第１図に示した電圧
をゲートラインＧＬおよびソース、ドレインラインＳ。

Ｄの印加して行なうことができる。

上記第４および第５の実施例の薄膜トランジスタメモリ
も、書込みおよび消去は選択トランジスタＴ２０とメモ
リトランジスタＴＩＯの本来のゲート電極（書込み消去
用ゲート電極）Ｇａにゲート電圧を印加して行ない、読
出しは選択トランジスタＴ２０とメモリトランジスタＴ
ＩＯの読出し用ゲート電極Ｇｂにゲート電圧を印加して
行なうようにしたものであり、この実施例の薄膜トラン
ジスタメモリによっても、読出しの繰返しによるメモリ
トランジスタＴＩＯの閾値電圧の変化をなくして半永久
的に安定した読出しを行なうことができるし、メモリト
ランジスタＴＩＯと選択トランジスタＴ２Ｑの本来のゲ
ート電極である書込み消去用ゲート電極Ｇａを共通の書
込み消去用ゲートラインＧＬａに接続し、メモリトラン
ジスタＴＩＯと選択トランジスタＴ２０の読出し用ゲー
ト電極Ｇｂを共通の読出し用ゲートラインＧＬｂに接続
しているために、ゲートライン数を少なく抑えることが
できる。また、この第４および第５の実施例の薄膜トラ
ンジスタメモリでは、メモリ素子Ｍに２つの選択トラン
ジスタＴ２０を設けているために、いずれか一方の選択
トランジスタＴ２０の特性が不良であっても、もう１つ
の選択トランジスタＴ２０によってメモリトランジスタ
ＴＩＯの選択およびガードを行なうことができ、したが
って信頼性を向上させることができる。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、メモリ用薄膜トラ
ンジスタと選択用薄膜トランジスタとにそれぞれ読出し
用ゲート電極を設けることによって、書込みおよび消去
は選択用薄膜トランジスタとメモリ用薄膜トランジスタ
の本来のゲート電極にゲート電圧を印加して行ない、読
出しは選択用薄膜トランジスタとメモリ用薄膜トランジ
スタの読出し用ゲート電極にゲート電圧を印加して行な
うようにしたものであるから、読出し時に、メモリ用薄
膜トランジスタの本来のゲート電極にこのトランジスタ
の閾値電圧を変化させるようなゲート電圧を印加する必
要はなく、したがって、読出しの繰返しによるメモリ用
薄膜トランジスタの閾値電圧の変化をなくして、半永久
的に安定した読出しを行なうことができる。しかも、本
発明では、前記メモリ用薄膜トランジスタと前記選択用
薄膜トランジスタの本来のゲート電極を共通のゲートラ
インに接続し、前記メモリ用薄膜トランジスタと前記選
択用薄膜トランジスタの読出し用ゲート電極を共通の読
出し用ゲートラインに接続しているため、前記メモリ用
薄膜トランジスタと選択用薄膜トランジスタとからなる
１つのメモリ素子に対するゲートライン数は２本でよく
、したがって、メモリ用薄膜トランジスタと選択用薄膜
トランジ夕とに読出し用ゲート電極を設けたものであり
ながら、ゲートライン数を少なく抑えることができる。

【図面の簡単な説明】

第１図〜第８図は本発明の第１の実施例を示したもので
、第１図は薄膜トランジスタメモリの回路図、第２図お
よび第３図はそれぞれメモリ素子の読出し用ゲート電極
への印加電圧に対するドレイン電流特性図、第４図およ
び第５図は薄膜トランジスタメモリの１つのメモリ素子
の断面図および平面図、第６図は薄膜トランジスタメモ
リの製造工程図、第７図および第８図はメモリ素子の回
路図およびその等価回路図である。第９図および第１０
図は本発明の第２の実施例を示す薄膜トランジスタメモ
リの１つのメモリ素子の断面図およびその製造工程図、
第１１図は本発明の第３の実施例を示す薄膜トランジス
タメモリの１つのメモリ素子の断面図、第１２図および
第１３図は本発明の第４および第５の実施例を示す薄膜
トランジスタメモリの１つのメモリ素子の断面図、第１
４図および第１５図は第４および第５の実施例のメモリ
素子の回路図およびその等価回路図、第１６図は第４お
よび第５の実施例の薄膜トランジスタメモリの回路図で
ある。第１７図は従来の薄膜トランジスタメモリの回路
図である。Ｍ・・・メモリ素子、ＴＩＯ・・・メモリ用薄膜トラン
ジスタ、Ｔ２Ｏ・・・選択用薄膜トランジスタ、Ｇａ・
・・書込み消去用ゲート電極（トランジスタ本来のゲー
ト電極）、１２．１３・・・下部ゲート絶縁膜（１２・
・・厚膜ゲート絶縁膜、１３・・・薄膜ゲート絶縁膜）
、１７．１８・・・下部ゲート絶縁Ｊｌ（１７・・・非
メモリ性絶縁膜、１８・・・メモリ用絶縁膜）、２０・
・・選択トランジスタ用下部ゲート絶縁膜、２１・・・
選択トランジスタ用下部ゲート絶縁膜、１４・・・ｉ型
半導体層、１５・・・ｎ型半導体層、１６・・・上部ゲ
ート絶縁膜、Ｇｂ・・・読出し用ゲート電極、Ｓ・・・
ソース電極、Ｄ・・・ドレイン電極、ＧＬａ・・・書込
み消去用ゲートライン、ＧＬｂ・・・読出し用ゲートラ
イン、ＳＬ・・・ソースライン、ＤＬ・・・ドレインラ
イン。

Claims

【特許請求の範囲】

メモリ用薄膜トランジスタとこのメモリ用薄膜トランジ
スタを選択する選択用薄膜トランジスタとを備えた薄膜
トランジスタメモリにおいて、前記メモリ用薄膜トラン
ジスタと前記選択用薄膜トランジスタとにそれぞれ、ゲ
ート電極と反対側に位置しかつ電荷蓄積機能をもたない
ゲート絶縁膜を介して半導体層と対向する読出し用ゲー
ト電極を設けるとともに、前記メモリ用薄膜トランジス
タと前記選択用薄膜トランジスタのゲート電極を共通の
ゲートラインに接続し、前記メモリ用薄膜トランジスタ
と前記選択用薄膜トランジスタの読出し用ゲート電極を
共通の読出し用ゲートラインに接続したことを特徴とす
る薄膜トランジスタメモリ。