JPH04239735A - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JPH04239735A JPH04239735A JP3023951A JP2395191A JPH04239735A JP H04239735 A JPH04239735 A JP H04239735A JP 3023951 A JP3023951 A JP 3023951A JP 2395191 A JP2395191 A JP 2395191A JP H04239735 A JPH04239735 A JP H04239735A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76833—Buried channel CCD
-
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電荷転送装置に関し、特
にフローティング・ゲート（ＦＧ）を用いたＣＣＤ（Ｃ
ｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）遅延素子
として用いて好適な電荷転送装置に関する。
にフローティング・ゲート（ＦＧ）を用いたＣＣＤ（Ｃ
ｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）遅延素子
として用いて好適な電荷転送装置に関する。
【０００２】
【従来の技術】ＣＣＤ遅延素子は、電荷転送・時間操作
機能を利用し、信号を時間的に遅延又は可変させて信号
処理を行うデバイスであり、ＣＣＤ撮像素子との違いは
、撮像素子の場合、光入射により信号電荷を発生しかつ
注入するのに対し、入力信号電圧により信号電荷を計量
しかつ注入する点にある。このＣＣＤ遅延素子の遅延時
間（遅延量）Ｔｄは、転送段数をＮ、サンプリング周波
数をｆｃとすると、 Ｔｄ＝Ｎ×１／ｆｃ なる式から算出される。例えば、転送段数Ｎが６８０［
ｂｉｔ］ ，サンプリング周波数ｆｃ が１０．７３［
ＭＨｚ］ のデバイスの場合、その遅延時間Ｔｄは、 Ｔｄ＝６８０×１／（１０．７３×１０６ ）
＝６３．４ ［μｓｅｃ］となり、テレビジョン信号の
水平同期周波数とほぼ等しくなる。また、サンプリング
周波数ｆｃ が可変であれば、遅延時間Ｔｄも可変とな
り、時間軸上の圧縮・伸長が可能となる。
機能を利用し、信号を時間的に遅延又は可変させて信号
処理を行うデバイスであり、ＣＣＤ撮像素子との違いは
、撮像素子の場合、光入射により信号電荷を発生しかつ
注入するのに対し、入力信号電圧により信号電荷を計量
しかつ注入する点にある。このＣＣＤ遅延素子の遅延時
間（遅延量）Ｔｄは、転送段数をＮ、サンプリング周波
数をｆｃとすると、 Ｔｄ＝Ｎ×１／ｆｃ なる式から算出される。例えば、転送段数Ｎが６８０［
ｂｉｔ］ ，サンプリング周波数ｆｃ が１０．７３［
ＭＨｚ］ のデバイスの場合、その遅延時間Ｔｄは、 Ｔｄ＝６８０×１／（１０．７３×１０６ ）
＝６３．４ ［μｓｅｃ］となり、テレビジョン信号の
水平同期周波数とほぼ等しくなる。また、サンプリング
周波数ｆｃ が可変であれば、遅延時間Ｔｄも可変とな
り、時間軸上の圧縮・伸長が可能となる。
【０００３】ところで、フローティング・ゲート（ＦＧ
）を用いたＣＣＤ遅延素子では、図７に示すように、蓄
積ゲート電極４及び転送ゲート電極５の電極対からなる
複数段（ｎ段）の電荷転送部３ｎ が順に配列され、信
号入力側から例えば （ｋ−１）段目の電荷転送部３ｋ
−１ の後段に所定遅延時間の信号を取り出すための少
なくとも１つの途中出力部７が配された構成となってお
り、途中出力部７の前段・後段に関係なく蓄積ゲート電
極４及び転送ゲート電極５のチャネル長及びチャネル幅
が同じに設定されている。また、高密度化が進むにつれ
て各電荷転送部の蓄積ゲート電極４や転送ゲート電極５
のチャネル長が短くなる傾向にある。
）を用いたＣＣＤ遅延素子では、図７に示すように、蓄
積ゲート電極４及び転送ゲート電極５の電極対からなる
複数段（ｎ段）の電荷転送部３ｎ が順に配列され、信
号入力側から例えば （ｋ−１）段目の電荷転送部３ｋ
−１ の後段に所定遅延時間の信号を取り出すための少
なくとも１つの途中出力部７が配された構成となってお
り、途中出力部７の前段・後段に関係なく蓄積ゲート電
極４及び転送ゲート電極５のチャネル長及びチャネル幅
が同じに設定されている。また、高密度化が進むにつれ
て各電荷転送部の蓄積ゲート電極４や転送ゲート電極５
のチャネル長が短くなる傾向にある。
【０００４】
【発明が解決しようとする課題】しかしながら、高密度
化に伴い各電荷転送部３の蓄積ゲート電極４や転送ゲー
ト電極５のチャネル長が短くなると、図８において、途
中出力部７の蓄積状態で実線で示すようにポテンシャル
が深くなったとき、途中出力部７の後段の電荷転送部３
ｋ における転送ゲート電極５の下のポテンシャルバリ
アが、３次元的に影響を受けることにより、本来図に点
線で示す状態にあるべきものが実線で示す如く崩れ、途
中出力部７からの電荷を全て転送、蓄積するに十分なポ
テンシャルバリアを確保できないことになる。換言すれ
ば、各電荷転送部３の蓄積ゲート電極４や転送ゲート電
極５のチャネル長を短くすることで高密度化が図れるも
のの、途中出力部７の後段の電荷転送部３ｋ における
転送ゲート電極５の下のポテンシャルバリアがその前段
のポテンシャルの影響で崩れることにより、後段の電荷
転送部３ｋ における取扱い電荷量が減って電荷転送効
率の劣化を来すことになる。
化に伴い各電荷転送部３の蓄積ゲート電極４や転送ゲー
ト電極５のチャネル長が短くなると、図８において、途
中出力部７の蓄積状態で実線で示すようにポテンシャル
が深くなったとき、途中出力部７の後段の電荷転送部３
ｋ における転送ゲート電極５の下のポテンシャルバリ
アが、３次元的に影響を受けることにより、本来図に点
線で示す状態にあるべきものが実線で示す如く崩れ、途
中出力部７からの電荷を全て転送、蓄積するに十分なポ
テンシャルバリアを確保できないことになる。換言すれ
ば、各電荷転送部３の蓄積ゲート電極４や転送ゲート電
極５のチャネル長を短くすることで高密度化が図れるも
のの、途中出力部７の後段の電荷転送部３ｋ における
転送ゲート電極５の下のポテンシャルバリアがその前段
のポテンシャルの影響で崩れることにより、後段の電荷
転送部３ｋ における取扱い電荷量が減って電荷転送効
率の劣化を来すことになる。
【０００５】そこで、本発明は、途中出力部の後段の電
荷転送部における取扱い電荷量を確保することにより、
電荷転送効率の劣化を来すことなく高密度化に対応可能
な電荷転送装置を提供することを目的とする。
荷転送部における取扱い電荷量を確保することにより、
電荷転送効率の劣化を来すことなく高密度化に対応可能
な電荷転送装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、転送ゲート電極及び蓄積ゲート電極の電
極対からなる複数段の電荷転送部及び信号入力側から所
定段目の電荷転送部の後段に配された少なくとも１つの
途中出力部を具備する電荷転送装置において、途中出力
部後段の電荷転送部の転送ゲート電極及び蓄積ゲート電
極の少なくとも一方の断面積を、途中出力部前段の電荷
転送部のそれよりも大とした構成を採っている。本発明
はさらに、途中出力部後段の電荷転送部の転送ゲート電
極に対向する半導体基板の領域の不純物濃度を、途中出
力部前段の電荷転送部のそれよりもポテンシャルバリア
が高くなるように選定した構成を採っている。
に、本発明は、転送ゲート電極及び蓄積ゲート電極の電
極対からなる複数段の電荷転送部及び信号入力側から所
定段目の電荷転送部の後段に配された少なくとも１つの
途中出力部を具備する電荷転送装置において、途中出力
部後段の電荷転送部の転送ゲート電極及び蓄積ゲート電
極の少なくとも一方の断面積を、途中出力部前段の電荷
転送部のそれよりも大とした構成を採っている。本発明
はさらに、途中出力部後段の電荷転送部の転送ゲート電
極に対向する半導体基板の領域の不純物濃度を、途中出
力部前段の電荷転送部のそれよりもポテンシャルバリア
が高くなるように選定した構成を採っている。
【０００７】
【作用】本発明による電荷転送装置では、途中出力部の
後段の電荷転送部における転送ゲート電極下のポテンシ
ャルバリアが、途中出力部の蓄積状態でポテンシャルが
深くなったとき、たとえ３次元的に影響を受けたとして
も、後段の電荷転送部における転送ゲート電極の断面積
が大であることで、途中出力部からの電荷を全て転送、
蓄積するに十分なポテンシャルバリアを確保できる。ま
た、たとえポテンシャルバリアが崩れたとしても、後段
の電荷転送部における蓄積ゲート電極の断面積が大であ
ることで、後段の電荷転送部の最大取扱い電荷量を確保
できる。さらには、途中出力部の後段の電荷転送部の転
送ゲート電極に対向する半導体基板の領域の不純物濃度
を、途中出力部の前段の電荷転送部のそれよりもポテン
シャルバリアが高くなるように選定することで、後段の
電荷転送部での最大取扱い電荷量を多く設定できる。し
たがって、いずれの場合にも、高密度化に伴って電荷転
送効率の劣化を来すことはない。
後段の電荷転送部における転送ゲート電極下のポテンシ
ャルバリアが、途中出力部の蓄積状態でポテンシャルが
深くなったとき、たとえ３次元的に影響を受けたとして
も、後段の電荷転送部における転送ゲート電極の断面積
が大であることで、途中出力部からの電荷を全て転送、
蓄積するに十分なポテンシャルバリアを確保できる。ま
た、たとえポテンシャルバリアが崩れたとしても、後段
の電荷転送部における蓄積ゲート電極の断面積が大であ
ることで、後段の電荷転送部の最大取扱い電荷量を確保
できる。さらには、途中出力部の後段の電荷転送部の転
送ゲート電極に対向する半導体基板の領域の不純物濃度
を、途中出力部の前段の電荷転送部のそれよりもポテン
シャルバリアが高くなるように選定することで、後段の
電荷転送部での最大取扱い電荷量を多く設定できる。し
たがって、いずれの場合にも、高密度化に伴って電荷転
送効率の劣化を来すことはない。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、例えばＣＣＤ遅延素子に適応した
場合の本発明の一実施例を示す断面構造図であり、図２
にその平面図を示す。図において、例えばシリコン半導
体基板１上には、シリコン酸化膜ＳｉＯ２よりなる絶縁
膜２を介してｎ段の電荷転送部３（３１ ，…，３ｋ
，…３ｎ ）が転送方向に順に配列されている。電荷転
送部３は各々、第１層目のポリシリコンからなる蓄積ゲ
ート電極４と第２層目のポリシリコンからなる転送ゲー
ト電極５との電極対による２層構造となっている。蓄積
ゲート電極４及び転送ゲート電極５の電極対は各々、シ
リコン酸化膜ＳｉＯ２よりなる絶縁膜６によって覆われ
ることにより、隣接する電極対との間での絶縁がなされ
ている。これら電荷転送部には、１つおきを組として２
相の転送クロックφ１ ，φ２ が印加される。
に説明する。図１は、例えばＣＣＤ遅延素子に適応した
場合の本発明の一実施例を示す断面構造図であり、図２
にその平面図を示す。図において、例えばシリコン半導
体基板１上には、シリコン酸化膜ＳｉＯ２よりなる絶縁
膜２を介してｎ段の電荷転送部３（３１ ，…，３ｋ
，…３ｎ ）が転送方向に順に配列されている。電荷転
送部３は各々、第１層目のポリシリコンからなる蓄積ゲ
ート電極４と第２層目のポリシリコンからなる転送ゲー
ト電極５との電極対による２層構造となっている。蓄積
ゲート電極４及び転送ゲート電極５の電極対は各々、シ
リコン酸化膜ＳｉＯ２よりなる絶縁膜６によって覆われ
ることにより、隣接する電極対との間での絶縁がなされ
ている。これら電荷転送部には、１つおきを組として２
相の転送クロックφ１ ，φ２ が印加される。
【０００９】また、信号入力側から所定段目（本例では
、ｋ−１ 段目）の電荷転送部３ｋ−１ の後段には、
その段数で決まる遅延時間の信号を取り出すための途中
出力部７が配されている。この途中出力部７は、出力ゲ
ート（ＯＧ）電極８と、フローティング・ゲート（ＦＧ
）電極８と、プリチャージ・ゲート（ＰＧ）部を形成す
る転送ゲート電極１０及び蓄積ゲート電極１１とから構
成されている。そして、フローティング・ゲート（ＦＧ
）に蓄積された信号電荷が、それまでの段数ｋ−１ に
応じた遅延時間だけ遅延された信号出力ＯＵＴとして導
出される。プリチャージ・ゲート部の転送ゲート電極１
０及び蓄積ゲート電極１１には、転送クロックφ１ ，
φ２ に対して図３に示す如きタイミング関係でプリチ
ャージ・クロックφＰＧが印加される。このプリチャー
ジ・クロックφＰＧは、その波高値ＶＤＤ１が転送クロ
ックφ１ ，φ２ の波高値ＶＤＤ２ 以上に設定され
ている。また、シリコン半導体基板１の表面側には、各
蓄積ゲート電極４，９，１１に対向してＮ型領域が、各
転送ゲート電極５，８，１０に対向してＮ− 型領域が
それぞれ形成されている。
、ｋ−１ 段目）の電荷転送部３ｋ−１ の後段には、
その段数で決まる遅延時間の信号を取り出すための途中
出力部７が配されている。この途中出力部７は、出力ゲ
ート（ＯＧ）電極８と、フローティング・ゲート（ＦＧ
）電極８と、プリチャージ・ゲート（ＰＧ）部を形成す
る転送ゲート電極１０及び蓄積ゲート電極１１とから構
成されている。そして、フローティング・ゲート（ＦＧ
）に蓄積された信号電荷が、それまでの段数ｋ−１ に
応じた遅延時間だけ遅延された信号出力ＯＵＴとして導
出される。プリチャージ・ゲート部の転送ゲート電極１
０及び蓄積ゲート電極１１には、転送クロックφ１ ，
φ２ に対して図３に示す如きタイミング関係でプリチ
ャージ・クロックφＰＧが印加される。このプリチャー
ジ・クロックφＰＧは、その波高値ＶＤＤ１が転送クロ
ックφ１ ，φ２ の波高値ＶＤＤ２ 以上に設定され
ている。また、シリコン半導体基板１の表面側には、各
蓄積ゲート電極４，９，１１に対向してＮ型領域が、各
転送ゲート電極５，８，１０に対向してＮ− 型領域が
それぞれ形成されている。
【００１０】かかる構成のＣＣＤ遅延素子において、本
実施例では、途中出力部７の後段の電荷転送部３ｋ の
転送ゲート電極５のチャネル長ＬＴａを、途中出力部７
の前段の電荷転送部３ｋ−１ の転送ゲート電極５のチ
ャネル長ＬＴｂよりも大に設定した点を特徴としている
。これによれば、図３の時間Ｔでの途中出力部７のポテ
ンシャルを示す図４において、途中出力部７の蓄積状態
でポテンシャルが深くなったとき、途中出力部７の後段
の電荷転送部３ｋ における転送ゲート電極５の下のポ
テンシャルバリアがたとえ３次元的に影響を受けたとし
ても、途中出力部７からの電荷を全て転送、蓄積するに
十分なポテンシャルバリアを確保できる。したがって、
途中出力部７の後段の電荷転送部３ｋ における取扱い
電荷量を確保できるため、途中出力部７の後段の電荷転
送部３ｋ 以外の電荷転送部の蓄積ゲート電極４及び転
送ゲート電極５のチャネル長を短くすることで、電荷転
送効率の劣化を来すことなく高密度化を図れることにな
る。
実施例では、途中出力部７の後段の電荷転送部３ｋ の
転送ゲート電極５のチャネル長ＬＴａを、途中出力部７
の前段の電荷転送部３ｋ−１ の転送ゲート電極５のチ
ャネル長ＬＴｂよりも大に設定した点を特徴としている
。これによれば、図３の時間Ｔでの途中出力部７のポテ
ンシャルを示す図４において、途中出力部７の蓄積状態
でポテンシャルが深くなったとき、途中出力部７の後段
の電荷転送部３ｋ における転送ゲート電極５の下のポ
テンシャルバリアがたとえ３次元的に影響を受けたとし
ても、途中出力部７からの電荷を全て転送、蓄積するに
十分なポテンシャルバリアを確保できる。したがって、
途中出力部７の後段の電荷転送部３ｋ における取扱い
電荷量を確保できるため、途中出力部７の後段の電荷転
送部３ｋ 以外の電荷転送部の蓄積ゲート電極４及び転
送ゲート電極５のチャネル長を短くすることで、電荷転
送効率の劣化を来すことなく高密度化を図れることにな
る。
【００１１】図５は、本発明の他の実施例を示す断面構
造図である。本実施例においては、途中出力部７の後段
の電荷転送部３ｋ の蓄積ゲート電極４のチャネル長Ｌ
Ｓａを、途中出力部７の前段の電荷転送部３ｋ−１の蓄
積ゲート電極４のチャネル長ＬＳｂよりも大に設定した
点を特徴としている。これによれば、図３の時間Ｔでの
途中出力部７のポテンシャルを示す図６において、途中
出力部７の蓄積状態でポテンシャルが深くなったとき、
途中出力部７の後段の電荷転送部３ｋ における転送ゲ
ート電極５の下のポテンシャルバリアが３次元的に影響
を受けることにより、本来図に点線で示す状態にあるべ
きものがたとえ実線で示す如く崩れたとしても、電荷転
送部３ｋ の蓄積ゲート電極４のチャネル長ＬＳａが長
いことから、当該蓄積ゲート電極４での最大取扱い電荷
量が他に比して多いため、途中出力部７の後段の電荷転
送部３ｋ 以外の電荷転送部の蓄積ゲート電極４及び転
送ゲート電極５のチャネル長を短くすることで、電荷転
送効率の劣化を来すことなく高密度化を図れることにな
る。
造図である。本実施例においては、途中出力部７の後段
の電荷転送部３ｋ の蓄積ゲート電極４のチャネル長Ｌ
Ｓａを、途中出力部７の前段の電荷転送部３ｋ−１の蓄
積ゲート電極４のチャネル長ＬＳｂよりも大に設定した
点を特徴としている。これによれば、図３の時間Ｔでの
途中出力部７のポテンシャルを示す図６において、途中
出力部７の蓄積状態でポテンシャルが深くなったとき、
途中出力部７の後段の電荷転送部３ｋ における転送ゲ
ート電極５の下のポテンシャルバリアが３次元的に影響
を受けることにより、本来図に点線で示す状態にあるべ
きものがたとえ実線で示す如く崩れたとしても、電荷転
送部３ｋ の蓄積ゲート電極４のチャネル長ＬＳａが長
いことから、当該蓄積ゲート電極４での最大取扱い電荷
量が他に比して多いため、途中出力部７の後段の電荷転
送部３ｋ 以外の電荷転送部の蓄積ゲート電極４及び転
送ゲート電極５のチャネル長を短くすることで、電荷転
送効率の劣化を来すことなく高密度化を図れることにな
る。
【００１２】なお、上記各実施例では、途中出力部７の
後段の電荷転送部３ｋ における蓄積ゲート電極４及び
転送ゲート電極５の一方のチャネル長を、途中出力部７
の前段の電荷転送部３ｋ−１ のそれよりも大とした場
合について説明したが、蓄積ゲート電極４及び転送ゲー
ト電極５の一方に限定されるものではなく、双方のチャ
ネル長を同様に設定しても良く、これによれば、一方の
場合に比してより大なる効果が期待できる。また、上記
各実施例においては、途中出力部７の後段の電荷転送部
３ｋ における各ゲート電極のチャネル長ＬＴａ又はＬ
Ｓａを途中出力部７の前段のそれよりも長く設定すると
したが、チャネル長ＬＴａ又はＬＳａに代えてチャネル
幅Ｗ（図２を参照）を広く設定するようにしても良く、
要は、各チャネルの断面積を大とすることで途中出力部
７の後段の電荷転送部３ｋ での最大取扱い電荷量を多
く設定できれば良いのである。さらには、途中出力部７
の後段の電荷転送部３ｋ の転送ゲート電極５に対向す
るシリコン半導体基板１のＮ− 型領域の不純物濃度を
、途中出力部７の前段の電荷転送部３ｋ−１ のそれよ
りもポテンシャルバリアが高くなるように選定するよう
にしても良く、これによっても電荷転送部３ｋ での最
大取扱い電荷量を多く設定できることになる。
後段の電荷転送部３ｋ における蓄積ゲート電極４及び
転送ゲート電極５の一方のチャネル長を、途中出力部７
の前段の電荷転送部３ｋ−１ のそれよりも大とした場
合について説明したが、蓄積ゲート電極４及び転送ゲー
ト電極５の一方に限定されるものではなく、双方のチャ
ネル長を同様に設定しても良く、これによれば、一方の
場合に比してより大なる効果が期待できる。また、上記
各実施例においては、途中出力部７の後段の電荷転送部
３ｋ における各ゲート電極のチャネル長ＬＴａ又はＬ
Ｓａを途中出力部７の前段のそれよりも長く設定すると
したが、チャネル長ＬＴａ又はＬＳａに代えてチャネル
幅Ｗ（図２を参照）を広く設定するようにしても良く、
要は、各チャネルの断面積を大とすることで途中出力部
７の後段の電荷転送部３ｋ での最大取扱い電荷量を多
く設定できれば良いのである。さらには、途中出力部７
の後段の電荷転送部３ｋ の転送ゲート電極５に対向す
るシリコン半導体基板１のＮ− 型領域の不純物濃度を
、途中出力部７の前段の電荷転送部３ｋ−１ のそれよ
りもポテンシャルバリアが高くなるように選定するよう
にしても良く、これによっても電荷転送部３ｋ での最
大取扱い電荷量を多く設定できることになる。
【００１３】
【発明の効果】以上説明したように、本発明による電荷
転送装置においては、途中出力部の後段の電荷転送部に
おける転送ゲート電極及び蓄積ゲート電極の少なくとも
一方の断面積を、途中出力部の前段の電荷転送部でのそ
れよりも大としたことにより、後段の電荷転送部におけ
る取扱い電荷量を確保できるため、電荷転送効率の劣化
を来すことなく高密度化を図れる効果がある。また、途
中出力部の後段の電荷転送部の転送ゲート電極に対向す
る半導体基板の領域の不純物濃度を、途中出力部の前段
の電荷転送部のそれよりもポテンシャルバリアが高くな
るように選定した場合にも、同様に、後段の電荷転送部
における取扱い電荷量を確保できるため、電荷転送効率
の劣化を来すことなく高密度化を図れることになる。
転送装置においては、途中出力部の後段の電荷転送部に
おける転送ゲート電極及び蓄積ゲート電極の少なくとも
一方の断面積を、途中出力部の前段の電荷転送部でのそ
れよりも大としたことにより、後段の電荷転送部におけ
る取扱い電荷量を確保できるため、電荷転送効率の劣化
を来すことなく高密度化を図れる効果がある。また、途
中出力部の後段の電荷転送部の転送ゲート電極に対向す
る半導体基板の領域の不純物濃度を、途中出力部の前段
の電荷転送部のそれよりもポテンシャルバリアが高くな
るように選定した場合にも、同様に、後段の電荷転送部
における取扱い電荷量を確保できるため、電荷転送効率
の劣化を来すことなく高密度化を図れることになる。
【図１】本発明の一実施例を示す断面構造図である。
【図２】図１の概略平面図である。
【図３】２相の転送クロックφ１ ，φ２ 及びプリチ
ャージ・クロックφＰＧのタイミング波形図である。
ャージ・クロックφＰＧのタイミング波形図である。
【図４】図３の時間Ｔにおける図１の途中出力部のポテ
ンシャル図である。
ンシャル図である。
【図５】本発明の他の実施例を示す断面構造図である。
【図６】他の実施例の場合における途中出力部のポテン
シャル図である。
シャル図である。
【図７】従来例の断面構造図である。
【図８】従来例における途中出力部のポテンシャル図で
ある。
ある。
１ シリコン半導体基板
３ 電荷転送部
４ 蓄積ゲート電極
５ 転送ゲート電極
７ 途中出力部
９ フローティング・ゲート電極
Claims (2)
- 【請求項１】 転送ゲート電極及び蓄積ゲート電極の
電極対からなる複数段の電荷転送部と、信号入力側から
所定段目の電荷転送部の後段に配された少なくとも１つ
の途中出力部とを具備し、前記途中出力部後段の電荷転
送部の前記転送ゲート電極及び前記蓄積ゲート電極の少
なくとも一方の断面積を、前記途中出力部前段の電荷転
送部のそれよりも大としたことを特徴とする電荷転送装
置。 - 【請求項２】 転送ゲート電極及び蓄積ゲート電極の
電極対からなる複数段の電荷転送部と、信号入力側から
所定段目の電荷転送部の後段に配された少なくとも１つ
の途中出力部とを具備し、前記途中出力部後段の電荷転
送部の前記転送ゲート電極に対向する半導体基板の領域
の不純物濃度を、前記途中出力部前段の電荷転送部のそ
れよりもポテンシャルバリアが高くなるように選定した
ことを特徴とする電荷転送装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03023951A JP3141401B2 (ja) | 1991-01-23 | 1991-01-23 | 電荷転送装置 |
| EP92100939A EP0496357B1 (en) | 1991-01-23 | 1992-01-21 | Charge coupled device |
| DE69204692T DE69204692T2 (de) | 1991-01-23 | 1992-01-21 | Ladungsgekoppelter Baustein. |
| US07/824,355 US5227650A (en) | 1991-01-23 | 1992-01-23 | Charge coupled device delay line employing a floating gate or floating diffusion gate at its intermediate output portion |
| KR1019920000884A KR100214040B1 (ko) | 1991-01-23 | 1992-01-23 | 전하결합소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03023951A JP3141401B2 (ja) | 1991-01-23 | 1991-01-23 | 電荷転送装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH04239735A true JPH04239735A (ja) | 1992-08-27 |
| JP3141401B2 JP3141401B2 (ja) | 2001-03-05 |
Family
ID=12124861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03023951A Expired - Fee Related JP3141401B2 (ja) | 1991-01-23 | 1991-01-23 | 電荷転送装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5227650A (ja) |
| EP (1) | EP0496357B1 (ja) |
| JP (1) | JP3141401B2 (ja) |
| KR (1) | KR100214040B1 (ja) |
| DE (1) | DE69204692T2 (ja) |
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| US5514886A (en) * | 1995-01-18 | 1996-05-07 | Eastman Kodak Company | Image sensor with improved output region for superior charge transfer characteristics |
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| JP2001308313A (ja) * | 2000-04-21 | 2001-11-02 | Nec Corp | 電荷転送装置及びそれを用いた固体撮像装置 |
| JP4413021B2 (ja) * | 2004-01-22 | 2010-02-10 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
| JP4782989B2 (ja) * | 2004-05-10 | 2011-09-28 | パナソニック株式会社 | 固体撮像装置 |
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| US4594604A (en) * | 1983-10-21 | 1986-06-10 | Westinghouse Electric Corp. | Charge coupled device with structures for forward scuppering to reduce noise |
| JPH0697669B2 (ja) * | 1984-09-11 | 1994-11-30 | 三洋電機株式会社 | 電荷結合素子 |
| JPS61187368A (ja) * | 1985-02-15 | 1986-08-21 | Toshiba Corp | 電荷転送装置 |
| US4661788A (en) * | 1985-05-10 | 1987-04-28 | Rca Corporation | Tapped CCD delay line with non-destructive charge sensing using floating diffusions |
-
1991
- 1991-01-23 JP JP03023951A patent/JP3141401B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-21 DE DE69204692T patent/DE69204692T2/de not_active Expired - Fee Related
- 1992-01-21 EP EP92100939A patent/EP0496357B1/en not_active Expired - Lifetime
- 1992-01-23 KR KR1019920000884A patent/KR100214040B1/ko not_active IP Right Cessation
- 1992-01-23 US US07/824,355 patent/US5227650A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| US5227650A (en) | 1993-07-13 |
| EP0496357A3 (en) | 1993-05-05 |
| DE69204692T2 (de) | 1996-05-09 |
| EP0496357B1 (en) | 1995-09-13 |
| EP0496357A2 (en) | 1992-07-29 |
| DE69204692D1 (de) | 1995-10-19 |
| JP3141401B2 (ja) | 2001-03-05 |
| KR100214040B1 (ko) | 1999-08-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |