JPS5815271A - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPS5815271A JPS5815271A JP11389281A JP11389281A JPS5815271A JP S5815271 A JPS5815271 A JP S5815271A JP 11389281 A JP11389281 A JP 11389281A JP 11389281 A JP11389281 A JP 11389281A JP S5815271 A JPS5815271 A JP S5815271A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/42396—Gate electrodes for field effect devices for charge coupled devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電荷結合素子（以後ＣＯＤと略述する）の構
造に関するものであり、特に２相クロ。
造に関するものであり、特に２相クロ。
りを用いて電荷の転送を行うＣＯＤの電荷の転送方向を
規定する構造に関するものである。
規定する構造に関するものである。
２相クロ、夕で駆動されるＣＯＤは、半導体表面に誘電
体層を形成し、さらにこの誘電体表面に複数個の導電体
電極が連続して配列され、位相差が１８０６であるクロ
、り信号が、隣接する二つの導電体電極に加えられる。
体層を形成し、さらにこの誘電体表面に複数個の導電体
電極が連続して配列され、位相差が１８０６であるクロ
、り信号が、隣接する二つの導電体電極に加えられる。
このとき導電体電極に加えられたクロック信号により、
各電極下にはクロ、り信号電圧に応じた深さのポテンシ
ャル井戸が形成される。しかし、全ての電極が同じ厚さ
の誘電体層上に形成したのでは、一つのポテンシャル井
戸の両側のポテンシャル井戸は、深さが等しくなるため
に、このままでは電荷の転送方向を決定することができ
ない。このため、２相クロ。
各電極下にはクロ、り信号電圧に応じた深さのポテンシ
ャル井戸が形成される。しかし、全ての電極が同じ厚さ
の誘電体層上に形成したのでは、一つのポテンシャル井
戸の両側のポテンシャル井戸は、深さが等しくなるため
に、このままでは電荷の転送方向を決定することができ
ない。このため、２相クロ。
り駆動によっても、電荷の転送方向を一意的に決定する
ことが可能な構造のＣＣＤが種々提案されている。
ことが可能な構造のＣＣＤが種々提案されている。
第１図（ａｌは、上記２相クロ、り駆動により電荷の転
送方向を一意的に決定することが可能な構造の１つであ
るバリラ型埋め込みチャンネルＣＯＤの断面図である。
送方向を一意的に決定することが可能な構造の１つであ
るバリラ型埋め込みチャンネルＣＯＤの断面図である。
Ｐ型Ｓ１基板１の表面にＮ型Ｓｉ層２を有し、Ｎ型Ｓｉ
層２表面には、熱酸化により形成したＳｉｎｇ 層３
がある。さらに８ｉ０ｚ層３表面に１つ唇きに配列して
形成された第１層目の多結晶Ｓｉ電極４と、多結晶Ｓｔ
電極４と隣接する第２層目の多結晶８ｉ電極５とを有し
、この第２層目の多結晶５ｉ電極５は絶縁分離の之めの
８ｉＯｚ層６によりて第１層目の多結晶Ｓｉ電極４とは
分離されている。第４層目の多結晶８ｉ電極５が蓄積ゲ
ージとして作用し、第２層目の多結晶Ｓｌ電極５が形成
されたＦ３ｉＱ２層３の下のＮ型Ｓｉ層ｚ内にＰ型不純
物層７を形成することによって、第２層目の多結晶８ｉ
電極５を転送ゲートとして用いている。隣接する蓄積ゲ
ート（第１層目の多結晶８ｉ電極４）と転送ゲート（第
２層目の多結晶５ｉ電極５）との各々−組づつを互いに
接続して一転送要素とし、配線８および９より２相り四
ツクφ、φが印加される。
層２表面には、熱酸化により形成したＳｉｎｇ 層３
がある。さらに８ｉ０ｚ層３表面に１つ唇きに配列して
形成された第１層目の多結晶Ｓｉ電極４と、多結晶Ｓｔ
電極４と隣接する第２層目の多結晶８ｉ電極５とを有し
、この第２層目の多結晶５ｉ電極５は絶縁分離の之めの
８ｉＯｚ層６によりて第１層目の多結晶Ｓｉ電極４とは
分離されている。第４層目の多結晶８ｉ電極５が蓄積ゲ
ージとして作用し、第２層目の多結晶Ｓｌ電極５が形成
されたＦ３ｉＱ２層３の下のＮ型Ｓｉ層ｚ内にＰ型不純
物層７を形成することによって、第２層目の多結晶８ｉ
電極５を転送ゲートとして用いている。隣接する蓄積ゲ
ート（第１層目の多結晶８ｉ電極４）と転送ゲート（第
２層目の多結晶５ｉ電極５）との各々−組づつを互いに
接続して一転送要素とし、配線８および９より２相り四
ツクφ、φが印加される。
同図（ｂ）は、Ｐ型８ｉ基板１０チャンネル部に形成さ
れるポテンシャル井戸の深さの関係を示したもので、実
線で示した場合にはクロックφの方がクロックφよりも
大きな電圧である。クロックφとφとの電圧間係が逆転
すると、φ重、φ意で示し九ポテンシャル井戸の深さが
、φ富、φ１で示したポテンシャル井戸の深さより深く
な９、一点鎖線で示した関係になる。
れるポテンシャル井戸の深さの関係を示したもので、実
線で示した場合にはクロックφの方がクロックφよりも
大きな電圧である。クロックφとφとの電圧間係が逆転
すると、φ重、φ意で示し九ポテンシャル井戸の深さが
、φ富、φ１で示したポテンシャル井戸の深さより深く
な９、一点鎖線で示した関係になる。
このように、同じ位相のクロ、りを多結晶Ｓｉ電極５お
よび４に与えても、常に多結晶Ｓｉ電極５下、即ち転送
ゲート下の方がポテンシャルは浅く彦る。これはＰ型不
純物層７により、この部分の閾値電圧が高くなりている
からである。この閾値電圧の差による電位障壁の存在が
、電荷転送の方向を一意的に決定している。
よび４に与えても、常に多結晶Ｓｉ電極５下、即ち転送
ゲート下の方がポテンシャルは浅く彦る。これはＰ型不
純物層７により、この部分の閾値電圧が高くなりている
からである。この閾値電圧の差による電位障壁の存在が
、電荷転送の方向を一意的に決定している。
しかしながら、４重あるいは４重とφ８、あるいはφ雪
とφ朧 の関係を適切に選ばないと、電荷転送に支障を
きたす。即ちφ驚があまり浅いときは、８ｉ０２−８ｉ
界面でのトラップの存在による電荷転送効率の低下
という問題が起る。またφ！とφ雪。
とφ朧 の関係を適切に選ばないと、電荷転送に支障を
きたす。即ちφ驚があまり浅いときは、８ｉ０２−８ｉ
界面でのトラップの存在による電荷転送効率の低下
という問題が起る。またφ！とφ雪。
φ自とφ翼の差が小さいとｔは、転送すべき電荷を全て
クロ、りで定められ九時間内に次のポテンシャル井戸に
転送できなくなる。
クロ、りで定められ九時間内に次のポテンシャル井戸に
転送できなくなる。
ところで、第１図（ａ）［示した構造のＣＣＤにおいて
は、不純物層７ｔイオン注入法あるいは熱拡散法等によ
り、形成する必要があり、Ｐ型Ｓｉ基板１．Ｎ型Ｓｉ層
２．および、不純物層７の形成条件さらにＩＩ′１８１
０２層３の形成条件等を、電位障壁の相互関係を転送効
率が最適となるように選ぶことは、製造技術的にきわめ
て困難である。
は、不純物層７ｔイオン注入法あるいは熱拡散法等によ
り、形成する必要があり、Ｐ型Ｓｉ基板１．Ｎ型Ｓｉ層
２．および、不純物層７の形成条件さらにＩＩ′１８１
０２層３の形成条件等を、電位障壁の相互関係を転送効
率が最適となるように選ぶことは、製造技術的にきわめ
て困難である。
本発明の目的は、前記２相クロ、り駆動ＣＣＤの製造上
の難点を排し、常に電位障壁の相互関係を最適にし、転
送効率がよくかつ一意的に電荷転送の方向を決定し得る
構造の２相クロ、り駆動ＣｃＤを提供することにある。
の難点を排し、常に電位障壁の相互関係を最適にし、転
送効率がよくかつ一意的に電荷転送の方向を決定し得る
構造の２相クロ、り駆動ＣｃＤを提供することにある。
本発明によれば、転送ゲートと蓄積ゲートとを一組とす
る電極が半導体基板上に複数組連続して配置されてなる
２相クロツク駆動型ＣＯＤにおいて、転送ゲー）１−二
重誘電体層型記憶素子構造にすることを特徴とする電荷
結合素子が得られる。
る電極が半導体基板上に複数組連続して配置されてなる
２相クロツク駆動型ＣＯＤにおいて、転送ゲー）１−二
重誘電体層型記憶素子構造にすることを特徴とする電荷
結合素子が得られる。
次に図面を参照して本発明の詳細な説明する。
第２図は本発明の一実施例を示す図である。Ｐ型Ｓｉ基
板１１表面にＮＷｌＳｉ層１２が層成２れており、さら
にＮ型８五層１２表面は、熱酸化法により形成した５ｉ
ｎ２層１３で覆われており、さら［８ｉ０ｚＪｉｉ１３
の表面に、第１層目の多結晶３ｉ電極１４と、これに隣
接しかつ第１層目の多結晶Ｓｉ電極４とは分離された第
２層目の多結晶Ｓｉ電極１５とを有し、第１層目の多結
晶Ｓｉ電極１４（２）表面１ｄ ８ ｉ ０＋膜２０で
おおわれ、第２層目の多結晶５ｆｆｉ電極１５の下には
８ ｉ ３Ｎ４膜１６全有している。このＳｉ３Ｎ４膜
１６とＮ型Ｓｉ層１２との間には５ｉＯｓ＋層１９を有
している。このため第１層目の多結晶Ｓｉ電極１４間の
第２層目の多結晶３ｉ電極１５は、第２層目の多結晶８
ｉ電極１５−８ｉａＮ４膜１６−極薄８ ｉ０ｚ膜１９
−Ｎ型３ｉ層１２ （Ｐｏｌｙ−８ｉ １１ｃｏｎ−Ｎ
ｉ ｔｒｉｄｅ−Ｑｘｉｄｅ−８ｉｌｉｃｏｎ、以下５
ＮＯ８と略述する）構造の記憶素子がＮ型Ｓｉ層１２に
対して設けられ、これが転送ゲートになっている。第１
層目の多結晶Ｓｉ電極１４下は５ｉＱ２層１３を介して
Ｎ型Ｓｉ層と重なっており、蓄積ゲートとして作用して
いる。さらに互いにとなり合った１対の多結晶３ｉ電極
１４と１５は同じクロック供給配線に接続されている。
板１１表面にＮＷｌＳｉ層１２が層成２れており、さら
にＮ型８五層１２表面は、熱酸化法により形成した５ｉ
ｎ２層１３で覆われており、さら［８ｉ０ｚＪｉｉ１３
の表面に、第１層目の多結晶３ｉ電極１４と、これに隣
接しかつ第１層目の多結晶Ｓｉ電極４とは分離された第
２層目の多結晶Ｓｉ電極１５とを有し、第１層目の多結
晶Ｓｉ電極１４（２）表面１ｄ ８ ｉ ０＋膜２０で
おおわれ、第２層目の多結晶５ｆｆｉ電極１５の下には
８ ｉ ３Ｎ４膜１６全有している。このＳｉ３Ｎ４膜
１６とＮ型Ｓｉ層１２との間には５ｉＯｓ＋層１９を有
している。このため第１層目の多結晶Ｓｉ電極１４間の
第２層目の多結晶３ｉ電極１５は、第２層目の多結晶８
ｉ電極１５−８ｉａＮ４膜１６−極薄８ ｉ０ｚ膜１９
−Ｎ型３ｉ層１２ （Ｐｏｌｙ−８ｉ １１ｃｏｎ−Ｎ
ｉ ｔｒｉｄｅ−Ｑｘｉｄｅ−８ｉｌｉｃｏｎ、以下５
ＮＯ８と略述する）構造の記憶素子がＮ型Ｓｉ層１２に
対して設けられ、これが転送ゲートになっている。第１
層目の多結晶Ｓｉ電極１４下は５ｉＱ２層１３を介して
Ｎ型Ｓｉ層と重なっており、蓄積ゲートとして作用して
いる。さらに互いにとなり合った１対の多結晶３ｉ電極
１４と１５は同じクロック供給配線に接続されている。
５ＮＯ８構造の記憶素子の多結晶３ｉ電極１５にＰ型Ｓ
ｉ基板１１に対して充分な大きさの正のノ（ルスを印加
すると、Ｎ型８ｉ層１２中の電子が極薄８ｉ０ｘ膜１９
をトンネル効果により通り抜けて、ｆ３ ｉ ３Ｎ４膜
１６と極薄５ｉｎ２膜１９との界面に蓄積され１極薄酸
化膜１９下のＮ型８１層１２表面は、反転層、即ちＰ型
Ｓｉ層が誘起され、この部分の閾値電圧が高くなる。こ
のため第１図（ａｌで説明したＣＣＤとは同様に閾値電
圧の差によって転送方向は、一意的に決まる。さらに５
ｉＳＮ４膜１６と極薄８ｉ０ｚ膜１９との界面に蓄積さ
れる電子の量、したがってＰ型反転送中の正孔の量は、
Ｐ型Ｓｉ基板１１に対し、多結晶Ｓｉ電極１５に印加す
る正の電圧パルスの高さないし幅を調節することによプ
、適当に定めることが可能である。シ念がって、ＣＣＤ
の製造工程条件の変動に対し、常に最大の転送効率を得
ることが可能となる。
ｉ基板１１に対して充分な大きさの正のノ（ルスを印加
すると、Ｎ型８ｉ層１２中の電子が極薄８ｉ０ｘ膜１９
をトンネル効果により通り抜けて、ｆ３ ｉ ３Ｎ４膜
１６と極薄５ｉｎ２膜１９との界面に蓄積され１極薄酸
化膜１９下のＮ型８１層１２表面は、反転層、即ちＰ型
Ｓｉ層が誘起され、この部分の閾値電圧が高くなる。こ
のため第１図（ａｌで説明したＣＣＤとは同様に閾値電
圧の差によって転送方向は、一意的に決まる。さらに５
ｉＳＮ４膜１６と極薄８ｉ０ｚ膜１９との界面に蓄積さ
れる電子の量、したがってＰ型反転送中の正孔の量は、
Ｐ型Ｓｉ基板１１に対し、多結晶Ｓｉ電極１５に印加す
る正の電圧パルスの高さないし幅を調節することによプ
、適当に定めることが可能である。シ念がって、ＣＣＤ
の製造工程条件の変動に対し、常に最大の転送効率を得
ることが可能となる。
本発明のＣＯＤは、例えば次のようにして作られる。
Ｐ型３ｉ基板１１にイオン注入法あるいは熱波１１［よ
り、Ｎ型ｆ３ｉ層１２を形成する６次にＰ型８ｉ基板１
１の表面全面にわたり熱酸化して、通常ＣＣＤのゲート
絶縁層として必要な厚さく５００〜２００ＯＡ）の８ｉ
０ｚ膜１３ｔ−形成し、さらに、ＳｉＯ２膜１３表面上
にＣＶＤ法を用いて、不純物を含む多結晶３ｉ膜を表面
全面にわたり被着し、表面を０２雰囲気中の熱処理によ
り５ｒＯｚ膜２０を形成する。第１層目の多結晶ｆ３ｉ
電極１４となるべきところ以外の領域は、Ｓｉｎｇ膜２
０および多結晶Ｓ ｉａＶホトエ、チング技術により取
り除いて第１層目の多結晶Ｓｉ電極１４を形成する。
り、Ｎ型ｆ３ｉ層１２を形成する６次にＰ型８ｉ基板１
１の表面全面にわたり熱酸化して、通常ＣＣＤのゲート
絶縁層として必要な厚さく５００〜２００ＯＡ）の８ｉ
０ｚ膜１３ｔ−形成し、さらに、ＳｉＯ２膜１３表面上
にＣＶＤ法を用いて、不純物を含む多結晶３ｉ膜を表面
全面にわたり被着し、表面を０２雰囲気中の熱処理によ
り５ｒＯｚ膜２０を形成する。第１層目の多結晶ｆ３ｉ
電極１４となるべきところ以外の領域は、Ｓｉｎｇ膜２
０および多結晶Ｓ ｉａＶホトエ、チング技術により取
り除いて第１層目の多結晶Ｓｉ電極１４を形成する。
次いで露出している５ｉＯｚ膜１３を工、チング技術で
取り除いたあと、改めて５ＮＯ８（７％造の極薄５ｉＯ
ｚ膜１９を約１０ＯＡの厚さに、熱酸化法により形成す
る。次にＣＶＤ法を用いてＰ型Ｓｉ基板１１表面全面に
わたってＳ ｉ ３Ｎ４膜１６を被着し、５ＮＯ８構造
とすべき部分以外の５ｉａＮ４膜１６をホトエツチング
技術により取り除き、さらにＣＶＤにより、不純物を含
む多結晶８ｉ膜を被着し、５ＮＯ８構造とすべき部分以
外の多結晶シリコン膜金工、チング技術により取り除い
て第２層目の多結晶３ｉ電極１５を形成する０次に互い
に隣接した１組の多結晶３ｉ電極１４と１５に１つのク
ロ、りを加えるべく配線を行う。
取り除いたあと、改めて５ＮＯ８（７％造の極薄５ｉＯ
ｚ膜１９を約１０ＯＡの厚さに、熱酸化法により形成す
る。次にＣＶＤ法を用いてＰ型Ｓｉ基板１１表面全面に
わたってＳ ｉ ３Ｎ４膜１６を被着し、５ＮＯ８構造
とすべき部分以外の５ｉａＮ４膜１６をホトエツチング
技術により取り除き、さらにＣＶＤにより、不純物を含
む多結晶８ｉ膜を被着し、５ＮＯ８構造とすべき部分以
外の多結晶シリコン膜金工、チング技術により取り除い
て第２層目の多結晶３ｉ電極１５を形成する０次に互い
に隣接した１組の多結晶３ｉ電極１４と１５に１つのク
ロ、りを加えるべく配線を行う。
以上説明したように、本発明を用いれば、従来の２相ク
ロ、り駆動ＣＣＤと同様、一意的に転送方向を決定でき
、さらに常に転送効率が最大になるようチャンネルポテ
ンシャルの関係を、最適化し得る構造の２相クロ、り駆
動ＣＣＤ’ｉ得ることが可能となる。
ロ、り駆動ＣＣＤと同様、一意的に転送方向を決定でき
、さらに常に転送効率が最大になるようチャンネルポテ
ンシャルの関係を、最適化し得る構造の２相クロ、り駆
動ＣＣＤ’ｉ得ることが可能となる。
なお、以上の説明においては、埋め込みチャンネルＣＯ
Ｄについて説明してきたが、Ｎ型３ｉ層のない表面チャ
ンネルＣＯＤについても適用できる屯のである。また、
半導体基板をＰ型Ｓｉ基板、絶縁層を５ｉＯｚ膜、導体
電極を不純物を含む多結晶Ｓｉに重絶縁層型記憶素子１
ＳＮＯ８構造に限りたが、上記材料に限定する必要はな
い。
Ｄについて説明してきたが、Ｎ型３ｉ層のない表面チャ
ンネルＣＯＤについても適用できる屯のである。また、
半導体基板をＰ型Ｓｉ基板、絶縁層を５ｉＯｚ膜、導体
電極を不純物を含む多結晶Ｓｉに重絶縁層型記憶素子１
ＳＮＯ８構造に限りたが、上記材料に限定する必要はな
い。
たとえば、半導体基板Ｋｌ−Ｎ型Ｓ五基板、絶縁層ｔ−
ＡＩｔ２０３膜、半導体電極をＡＪ電極、二重絶縁層型
記憶素子をＭＮＯ８構造としても同様の効果が得られる
。
ＡＩｔ２０３膜、半導体電極をＡＪ電極、二重絶縁層型
記憶素子をＭＮＯ８構造としても同様の効果が得られる
。
り型電荷結合素子のポテンシャル間係を示す図、第２図
は本発明の一実施例の電荷結合素子の断面図である。 １．１１・・・・・・Ｐ型３ｉ基板、２．１２・・・・
・・Ｎ型Ｓｉ層、３，６，１３．２０・・・・・・５ｉ
ｆｔ層、４゜５．１４．１５・・・・・・多結晶３ｉ電
極、７・・・・・・Ｐ型不純物層、８，９，１７．１８
・・・・・・配線、１６・・・・・・８ｉｓＮ４膜、１
９・・・・・・極範８ｉ０２膜。
は本発明の一実施例の電荷結合素子の断面図である。 １．１１・・・・・・Ｐ型３ｉ基板、２．１２・・・・
・・Ｎ型Ｓｉ層、３，６，１３．２０・・・・・・５ｉ
ｆｔ層、４゜５．１４．１５・・・・・・多結晶３ｉ電
極、７・・・・・・Ｐ型不純物層、８，９，１７．１８
・・・・・・配線、１６・・・・・・８ｉｓＮ４膜、１
９・・・・・・極範８ｉ０２膜。
Claims (1)
- 転送ゲートと蓄積ゲートとを１組の電極とし、複数の電
極が半導体基板上に連続して配置されｔ電荷結合素子に
おいて、転送ゲートが二重誘電体型記憶素子構造を有す
ることを特徴とする電荷結合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11389281A JPS5815271A (ja) | 1981-07-21 | 1981-07-21 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11389281A JPS5815271A (ja) | 1981-07-21 | 1981-07-21 | 電荷結合素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5815271A true JPS5815271A (ja) | 1983-01-28 |
Family
ID=14623746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11389281A Pending JPS5815271A (ja) | 1981-07-21 | 1981-07-21 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0384692A2 (en) * | 1989-02-21 | 1990-08-29 | Sony Corporation | Charge-coupled device and process of fabrication thereof |
| US5189499A (en) * | 1990-02-21 | 1993-02-23 | Sony Corporation | Charge-coupled device and process of fabrication thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4830879A (ja) * | 1971-08-19 | 1973-04-23 |
-
1981
- 1981-07-21 JP JP11389281A patent/JPS5815271A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4830879A (ja) * | 1971-08-19 | 1973-04-23 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0384692A2 (en) * | 1989-02-21 | 1990-08-29 | Sony Corporation | Charge-coupled device and process of fabrication thereof |
| US5189499A (en) * | 1990-02-21 | 1993-02-23 | Sony Corporation | Charge-coupled device and process of fabrication thereof |
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