JP3075348B2

JP3075348B2 - 半導体素子とその製造方法

Info

Publication number: JP3075348B2
Application number: JP09337259A
Authority: JP
Inventors: 顕人田邊
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-12-08
Filing date: 1997-12-08
Publication date: 2000-08-14
Anticipated expiration: 2017-12-08
Also published as: JPH11177077A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上にゲ
ート絶縁膜を介してポリシリコンゲート電極が形成され
た半導体素子、特にポリシリコンゲート電極がオーバー
ラップしている電荷転送素子として好適な半導体素子に
関する。

【０００２】

【従来の技術】従来用いられている電荷結合素子（ＣＣ
Ｄ）を用いた電荷転送素子の一例を、２相駆動のＣＣＤ
に関して図９に示す。図９は２相駆動のＣＣＤの主要部
を、電荷転送方向に添った断面で示した概略図である。
ここで転送電荷は電子である。この素子は、シリコンか
らなるＮ型基板２０１中にＰ型ウェル２０２、および電
荷転送チャネルが形成されるＮ型ウェル２０３が形成さ
れた構造を有する。電荷転送方向と垂直の方向の断面
（図示せず）には、Ｎ型ウェル２０３の両側にＰ＋チャ
ネルストッパがあり、チャネル領域が規定されている。
Ｎ型基板表面上に、順に第１の酸化膜２２１、窒化膜２
２２、第２の酸化膜２２３からなるゲート絶縁膜２２０
を介してドーパントが混入した低抵抗の第１層目のポリ
シリコンゲート電極２０４が形成され、さらに層間絶縁
膜として酸化膜２０７を挟んでドーパントが混入した低
抵抗の第２層目のポリシリコンゲート電極２０５が形成
されている。第２層目のポリシリコンゲート電極２０５
下には、Ｎ−領域からなるバリア領域２０６が形成され
ている。さらに第２の層間絶縁膜、遮光膜などが形成さ
れているが、図では省略している。また、隣接する第１
層目と第２層目のポリシリコンゲート電極は一組とし
て、同じパルス電圧φＨ１またはφＨ２が印加される。

【０００３】図１０は、図９に示した構造の２相駆動の
ＣＣＤの製造方法を説明した図であり、図９と同一の構
造については同じ番号で示してある。まず図１０（ａ）
で、シリコンを用いたＮ型基板２０１中にＰ型ウェル２
０２、Ｎ型ウェル２０３を形成し、Ｎ型基板表面に順に
第１の酸化膜２２１、窒化膜２２２、第２の酸化膜２２
３からなるゲート絶縁膜２２０を形成する。その上にド
ーパントが混入した低抵抗の第１層目のポリシリコンゲ
ート電極２０４を形成した後、そのポリシリコンをマス
クとしてボロンなどをイオン注入してＮ−バリア領域２
０６を形成する。次に図１０（ｂ）に示すように層間絶
縁膜として熱酸化膜２０７を第１層目のポリシリコンゲ
ート電極５を覆うように０．２μｍ程度形成するが、こ
のときＮ型基板表面は窒化膜２２２で覆われているため
に酸化されない。次に図１０（ｃ）に示すように第１層
目のポリシリコンと重なるように熱酸化膜２０７を介し
て、ドーパントが混入した低抵抗の第２層目のポリシリ
コンゲート電極２０５を積層する。その後、第２の層間
膜、遮光膜、金属配線、カバー膜などを形成するが、そ
の工程は省略する。ここで第１層目と第２層目のポリシ
リコンゲート電極２０４、２０５は低抵抗のポリシリコ
ンであればよく、ドープされていない高抵抗のポリシリ
コンで層を形成した後に、リン拡散法や、リンやボロン
などのドーパントのイオン注入によって低抵抗化してポ
リシリコンゲート電極を形成してもよい。

【０００４】次に上記ＣＣＤの駆動方法について説明す
る。Ｎ型基板２０１とＰ型ウェル２０２間が逆バイアス
となる電圧、例えばＮ型基板２０１に５Ｖ、Ｐ型ウェル
２０２に０Ｖを印加する。また、隣接する第１層目と第
２層目のポリシリコンゲート電極を一組として、図１１
に示すφＨ１またはφＨ２パルスが印加される。ここで
各パルスの電圧は、矢印方向、すなわち矢印で示した上
方が正の方向であり、高電圧ＶＨと低電圧ＶＬは２つの
パルスで等しい。時刻Ｔ１およびＴ２での、図９に示し
たＸ−Ｘ’線方向のチャネル電位分布を図１２に断面図
とともに示す。ここでＸ座標は、チャネル電位分布図と
断面図とで対応している。ここでチャネル電位とは、Ｎ
型ウェル２０３内で一番電位が高いところの電位を示
し、図の左端において電位の矢印で示しているように下
が正の方向である。同図では、電位の高い位置に蓄積さ
れている信号電荷を網点で示している。第２層目のポリ
シリコンゲート電極の下にバリア領域２０６が形成され
ているため、φＨ１またはφＨ２が印加される電極の
内、第１層目のポリシリコン電極下のチャネル電位は、
それと同一のパルスが印加される第２層目のポリシリコ
ン電極下のチャネル電位よりも高くなる。なお、第１層
目のポリシリコン電極をストレージ電極、第２層目のポ
リシリコン電極をバリア電極とも呼ばれる。これらスト
レージ電極下とバリア電極下のチャネル電位差は、ボロ
ンのイオン注入条件や熱処理条件などのＮ−バリア領域
２０６の形成条件により制御することができる。図１１
に示したφＨ１およびφＨ２パルスの高電圧ＶＨと低電
圧ＶＬは、高電圧が印加されたバリア電極下のチャネル
電位が低電圧が印加されたストレージ電極下のチャネル
電位よりも高く、かつ転送不良が発生しないように設定
される。時刻Ｔ１では、φＨ１およびφＨ２が印加され
る電極の内φＨ１のストレージ電極下のチャネル電位が
一番高く、転送される信号電荷はφＨ１のストレージ電
極下に保持される。時刻Ｔ２では、φＨ１とφＨ２の電
圧の高低が逆転し、図中左斜め下方向の矢印で示したよ
うにφＨ２のストレージ電極下に信号電荷が移動する。
この動作を繰り返すことで信号電荷は一定方向、図１２
では左方向に順次転送される。

【０００５】

【発明が解決しようとする課題】図１０に示した製造方
法では、ゲート絶縁膜２２０に接する第１層目と第２層
目のポリシリコンゲート電極間の距離（ポリシリコンゲ
ート電極間ギャップ）は、第１層目のポリシリコン電極
２０４上面および側面に形成される酸化膜２０７の膜厚
約０．２μｍと同程度になっている。これについて図１
３を用いて詳しく説明する。

【０００６】図１３は、第１層目のポリシリコンゲート
電極２０４を形成した後、ポリシリコンゲート電極２０
４を覆うように形成される熱酸化膜２０７の形状につい
て説明するための概略断面図であり、Ｎ型ウェル２０３
より上方の主要部について示してある。この図では、図
９に示した構造と同じものは同じ番号で示してある。図
１３（ａ）は、ポリシリコンゲート電極２０４をリソグ
ラフィとエッチングで形成し、Ｎ−バリア領域２０６を
形成した状態を示す。その後、図１３（ｂ）に示すよう
にポリシリコンゲート電極２０４を熱酸化して、周囲の
酸化膜２０７を形成する。ここで図中破線は熱酸化前の
ポリシリコンゲート電極２０４の形状を示している。熱
酸化中、酸化種である酸素または水蒸気は第２の酸化膜
２２３を通って、ポリシリコンゲート電極２０４底面に
到達する。したがって、ポリシリコンゲート電極２０４
底面の周囲では、熱酸化膜２０７はポリシリコンゲート
電極２０４端を固定し内部へ酸化が進行し、その膜厚は
ポリシリコンゲート電極上面および側面の酸化膜厚ｄと
同程度となる。ポリシリコンゲート電極端、すなわちゲ
ート絶縁膜（２２０）との結合部における周縁端部が固
定されるのは、ポリシリコン層がゲート絶縁膜（２２
０）と接触しているためにその端部に自由度がなく、外
側に拡張することができないためである。それ以外のポ
リシリコンゲート電極側面と上面の酸化膜は、約１：１
の割合でポリシリコンの内側と外側に成長する。図１３
（ｃ）は酸化膜２０７上に第２層目のポリシリコンゲー
ト電極２０５を形成した状態を示し、ポリシリコンゲー
ト電極間ギャップＬは第１層目のポリシリコンゲート電
極上面および側面の酸化膜厚ｄと同程度である。

【０００７】低消費電力化のためＣＣＤの駆動振幅を低
下させるに伴い、ストレージ電極下とバリア電極下のチ
ャネル電位差を小さくする必要があるが、それに加えて
ポリシリコンゲート電極間ギャップＬも狭くする必要が
ある。というのはポリシリコンゲート電極間ギャップＬ
を一定として電極間のチャネル電位差のみを低下させて
いくと、図１４（ｂ）に示すように各電極間下に電位の
くぼみが形成され、転送効率が悪化する。図１４（ｂ）
は図１４（ａ）に示す２相駆動のＣＣＤの断面図でＹ−
Ｙ’方向のチャネル電位分布を示し、電位の矢印で示し
ているように下が正の方向である。ここでＸ座標は、図
１４（ｂ）のチャネル電位分布図と図１４（ａ）の断面
図とで対応している。ポリシリコンゲート電極間ギャッ
プ下のシリコン表面から電気力線が終端するポリシリコ
ンゲート電極側面までの距離が長いため、ポリシリコン
ゲート電極間ギャップ下のシリコン表面での電界は上部
にポリシリコンゲート電極がある場合よりも小さくな
る。このためポリシリコンゲート電極間ギャップ下のチ
ャネル電位は、ポリシリコンゲート電極下よりも高くな
る。この結果、ポリシリコン電極間のギャップ下に電位
のくぼみが形成される。この電位のくぼみの深さは、N.
Tanaka et, al., IEDM Technical Digest, pp. 705-70
8, 1994.に示されているように、上記ポリシリコン電極
間ギャップの距離と隣接するポリシリコン電極下のチャ
ネル電位差の関数であり、電位のくぼみが形成されない
ために必要な最小のチャネル電位差を電極間ギャップの
関数として図１５に示す。電極間ギャップが０．２μｍ
の場合、約０．７Ｖのチャネル電位差が必要である。こ
のチャネル電位差以上が必要なところは、同じパルス電
圧が印加されるストレージ電極とバリア電極の間と、高
電圧が印加されたバリア電極と低電圧が印加されたスト
レージ電極の間であるが、実際にはプロセスのばらつき
を考慮して、０．７Ｖよりも高く１〜１．５Ｖ程度の電
位差を形成している。チャネル電位のゲート電圧に対す
る変化量は、ゲート電圧の変化量の大体０．７倍である
ので、隣接する電極間には３〜４Ｖ以上の駆動振幅をも
つパルスを印加する必要がある。ポリシリコン電極間ギ
ャップを狭くすれば、駆動振幅を小さくすることができ
るが、ポリシリコン電極が重なっている箇所の電極間距
離ｄも小さくなるので、電極間容量が増加し消費電力の
低下を抑制してしまうという欠点が生じる。

【０００８】本発明の目的は、半導体基板上にゲート絶
縁膜を介して、更にその表面が絶縁膜で覆われたゲート
電極を設けた構造を有する半導体素子の効率的な駆動に
好適な構造を提供することにある。

【０００９】本発明の他の目的は、電極間容量を増加せ
ずに駆動振幅を低下させ、消費電力の小さい電荷転送素
子を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明にかかる半導体素
子は、半導体基板上にゲート絶縁膜を介して設けられた
複数のゲート電極を少なくとも有する半導体素子におい
て、２つの互いに隣接するゲート電極の一方が前記ゲー
ト絶縁膜と底面で接し、かつ側面を含む表面がゲート電
極絶縁膜で覆われた絶縁膜被覆ゲート電極を構成し、他
方が該絶縁膜被覆ゲート電極の少なくとも前記ゲート電
極絶縁膜で覆われた側面を覆う隣接構造を有し、前記ゲ
ート絶縁膜と前記ゲート電極絶縁膜がともに酸化膜を含
み、かつ前記絶縁膜被覆ゲート電極に接する前記ゲート
絶縁膜と前記ゲート電極絶縁膜がともに酸化膜であり、
更に、前記ゲート電極絶縁膜の厚さが、前記ゲート絶縁
膜との接合部を構成する前記絶縁膜被覆ゲート電極の底
面の周縁部において最小となっていることを特徴とす
る。

【００１１】本発明の半導体素子の他の態様は、半導体
基板上にゲート絶縁膜を介して設けられた複数のゲート
電極を少なくとも有する半導体素子において、２つの互
いに隣接するゲート電極の一方が前記ゲート絶縁膜と底
面で接し、かつ側面を含む表面がゲート電極絶縁膜で覆
われた絶縁膜被覆ゲート電極を構成し、他方が該絶縁膜
被覆ゲート電極の少なくとも前記ゲート電極絶縁膜で覆
われた側面を覆う隣接構造を有し、前記絶縁膜被覆ゲー
ト電極の側面が傾斜し、前記ゲート電極絶縁膜の厚さ
が、前記ゲート絶縁膜との接合部を構成する前記絶縁膜
被覆ゲート電極の底面の周縁部において最小となってい
ることを特徴とする。

【００１２】本発明にかかる半導体素子の製造方法の一
態様は、半導体基板上にゲート絶縁膜を介して設けられ
た複数のゲート電極を少なくとも有し、かつ２つの互い
に隣接するゲート電極の一方が前記ゲート絶縁膜と底面
で接し、かつ側面を含む表面がゲート電極絶縁膜で覆わ
れた絶縁膜被覆ゲート電極を構成し、他方が該絶縁膜被
覆ゲート電極の少なくとも前記ゲート電極絶縁膜で覆わ
れた側面を覆う隣接構造を有する半導体素子の製造方法
において、少なくとも、（ａ）半導体基板上にゲート絶
縁膜を介して絶縁膜被覆ゲート電極となるポリシリコン
層を形成する工程と、（ｂ）該ポリシリコン層の表面に
熱酸化膜を形成する工程と、（ｃ）該熱酸化膜を所望の
厚さにエッチングする工程と、（ｄ）前記半導体基板の
表面に所望の厚さの絶縁膜を積層する工程とにより、前
記ゲート絶縁膜との接合部を構成する前記ポリシリコン
層の底面の周縁部においてその膜厚が最小となっている
前記ゲート電極絶縁膜を形成することを特徴とする。本
発明にかかる半導体素子の製造方法の他の態様は、半導
体基板上にゲート絶縁膜を介して設けられた複数のゲー
ト電極を少なくとも有し、かつ２つの互いに隣接するゲ
ート電極の一方が前記ゲート絶縁膜と底面で接し、かつ
側面を含む表面がゲート電極絶縁膜で覆われた絶縁膜被
覆ゲート電極を構成し、他方が該絶縁膜被覆ゲート電極
の少なくとも前記ゲート電極絶縁膜で覆われた側面を覆
う隣接構造を有する半導体素子の製造方法において、少
なくとも、（ａ）半導体基板上にゲート絶縁膜を介して
絶縁膜被覆ゲート電極となるポリシリコン層を形成する
工程と、（ｂ）該ポリシリコン層に窒素をイオン注入し
た状態で、熱処理することによって窒素を前記ゲート絶
縁膜との界面領域に析出させる工程と、（ｃ）該ポリシ
リコン層の表面を熱酸化する工程とにより、前記ゲート
絶縁膜との接合部を構成する前記ポリシリコン層の底面
の周縁部においてその膜厚が最小となっている酸化膜を
少なくとも含む前記ゲート電極絶縁膜を形成することを
特徴とする。本発明にかかる半導体素子の製造方法の他
の態様は、半導体基板上にゲート絶縁膜を介して設けら
れた複数のゲート電極を少なくとも有し、かつ２つの互
いに隣接するゲート電極の一方が前記ゲート絶縁膜と底
面で接し、かつ側面を含む表面がゲート電極絶縁膜で覆
われた絶縁膜被覆ゲート電極を構成し、他方が該絶縁膜
被覆ゲート電極の少なくとも前記ゲート電極絶縁膜で覆
われた側面を覆う隣接構造を有する半導体素子の製造方
法において、少なくとも、（ａ）半導体基板上にゲート
絶縁膜を介して絶縁膜被覆ゲート電極となるポリシリコ
ン層をＣＶＤ法で形成する工程と、（ｂ）該ＣＶＤ法の
初期において、窒素原子を含むガスを混合して窒素含有
層を形成する工程と、（ｃ）該ポリシリコン層の表面を
熱酸化する工程とにより、前記ゲート絶縁膜との接合部
を構成する前記ポリシリコン層の底面の周縁部において
その膜厚が最小となっている酸化膜を少なくとも含む前
記ゲート電極絶縁膜を形成することを特徴とする。

【００１３】本発明によれば、半導体基板上にゲート絶
縁膜を介してゲート電極を設けた構造を有する部分にお
いて、ゲート電極を覆うゲート電極絶縁膜のゲート絶縁
膜との境界部分の膜厚がその他の部分よりも薄く形成さ
れていることで、この部分の機能性がより向上したもの
となり、例えば、電荷転送素子として利用する場合に
は、電極間容量を増加させずに電極間ギャップを小さく
させることができる。したがって、振動振幅が小さく消
費電力も小さい電荷転送素子が得られる。

【００１４】

【発明の実施の形態】本発明の半導体素子におけるゲー
ト電極としては、目的とする機能が得られるものであれ
ば特に限定されない。例えば、ポリシリコンからなる低
抵抗の層をゲート電極として好ましく用いることができ
る。ゲート電極の表面の所定部を覆うように設けられる
絶縁膜としても、所定の機能が得られるものであれば特
に制限されない。好ましい絶縁膜（ゲート電極絶縁膜）
の構成材料としては、酸化膜を挙げることができ、ゲー
ト電極としてポリシリコン層を利用する場合はシリコン
酸化膜を好適に用いることができる。

【００１５】更に、ゲート電極絶縁膜のゲート絶縁膜と
の界面付近の膜厚をその他の部分よりも薄く形成する方
法としても、所定の膜厚の構成が得られる方法であれば
特に限定されない。例えば、ゲート電極にポリシリコン
層を用いた場合は、このポリシリコン層のゲート絶縁膜
との界面領域に窒素原子を、好ましくは１０¹⁹個／ｃｍ
³以上含有させた状態で、熱酸化処理を行って、ポリシ
リコン層の表面に酸化シリコン膜を形成する方法を好適
に用いることができる。

【００１６】また、ゲート絶縁膜としては、ゲート電極
との境界面に酸化膜が配置される構成を好適に用いるこ
とができ、例えば、後述の実施例に示すような、２つの
酸化膜で窒化膜を挟持するような、窒化膜を有する構成
とすることができる。

【００１７】本発明における上記の構成は、電荷転送素
子などの素子部の構造として特に好適である。

【００１８】

【実施例】次に本発明の半導体素子の実施例について、
電荷転送素子を代表例として図面を参照して説明する。
なお、以下の各例は、転送される電荷が電子の場合につ
いて説明するものであるが、本発明はこれらに限定され
ず、ホールが転送される構造に変更することもできる。

【００１９】図１は、本発明の第１実施例の半導体素子
である電荷転送素子に用いる電荷結合素子（ＣＣＤ）構
造の概略断面図である。この電荷結合素子におけるポリ
シリコンゲート電極を用いた構造は、図２で示す電荷転
送素子の第１層目のポリシリコンゲート電極（第１のゲ
ート電極）として利用されるものであり、以下、この第
１のゲート電極を形成する場合について説明する。この
ＣＣＤ構造では、Ｎ型基板１中に、Ｐ型ウェル２、およ
び電荷転送チャネルが形成されるＮ型ウェル３が形成さ
れる。電荷転送方向と垂直の方向の断面（図示せず）
で、Ｎ型ウェル３の両側にＰ＋チャネルストッパがあ
り、チャネル領域が規定されている。Ｎ型基板表面上
に、順に第１の酸化膜２１、窒化膜２２、第２の酸化膜
２３からなるゲート絶縁膜２０を介してドーパントが混
入した低抵抗の第１層目のポリシリコンゲート電極４が
形成され、その周囲に層間絶縁膜として酸化膜７（ゲー
ト電極絶縁膜）が形成されている。Ｎ型ウェル３中のポ
リシリコンゲート電極４の下以外に、Ｎ−バリア領域６
が形成されている。図１３（ｂ）と異なる点は、ポリシ
リコンゲート電極を覆う酸化膜の厚さが、ポリシリコン
ゲート電極の底面の周囲で、他よりも薄く形成されてい
ることである。このように形成された酸化膜を介して、
ドーパントが混入した低抵抗の第２層目のポリシリコン
ゲート電極５（第２のゲート電極）を積層することで、
図２に示すようにゲート絶縁膜２０に接する第１層目と
第２層目のポリシリコンゲート電極間の距離（ポリシリ
コンゲート電極間ギャップ）Ｌが層間絶縁膜の他の場所
より小さい電荷転送素子が得られる。

【００２０】図２は、図１に示した第１のゲート電極を
含む構造を有する２相駆動のＣＣＤを利用した電荷転送
素子の電荷転送方向の断面について示した概略図であ
り、図２（ｂ）は図２（ａ）の第１層目と第２層目のポ
リシリコン電極が重なっている付近の拡大図であり、Ｎ
型ウェル３より表面について示してある。図２では、図
１と同じ構成については同じ番号をで示してある。

【００２１】この電荷転送素子の駆動方法は図１１およ
び１２を用いて説明した従来例と同じであるので説明を
省略する。第１層目と第２層目のポリシリコンゲート電
極４、５が重なり合っているところでの酸化膜の厚さｄ
は従来と同程度以上に形成することで、隣接するポリシ
リコンゲート電極間の容量が減少する。ポリシリコンゲ
ート電極間ギャップＬを従来の約０．２μｍから０．１
μｍ程度に減少させることで、図１５に示したように電
位のくぼみが形成されないチャネル電位差を約０．３Ｖ
に低下でき、これにより最低駆動振幅を２Ｖ以下に低減
できる。またポリシリコンゲート電極間容量も減少させ
ることができ、消費電力を低減できる。上記実施例で
は、第１層目のポリシリコンゲート電極を覆う絶縁膜と
して酸化膜の場合について示してあるが、上記酸化膜上
にＣＶＤ法などで、窒化膜やフッ化カーボン膜などを積
層し、電極間ギャップＬや電極間容量を調整してもよ
い。また第１層目と第２層目のポリシリコンゲート電極
は低抵抗のポリシリコンであればよく、ドープされてい
ない高抵抗のポリシリコンを形成した後に、リン拡散法
や、リンやボロンなどのドーパントのイオン注入によっ
て低抵抗化されたポリシリコンゲート電極を形成しても
よい。

【００２２】図３は、本発明の第２の実施例の概略断面
図であり、図３に示すように、第１層目ポリシリコンゲ
ート電極４の側面を傾斜させて形成することで、第１層
目のポリシリコン電極４の底面の周囲で、第２層目のポ
リシリコンゲート電極５が層間絶縁膜７の下に食い込む
距離を小さくしてもよい。このような形状は、リソグラ
フィー後第１層目のポリシリコンをエッチングするとき
に、少なくとも等方性のエッチングを行うことで形成す
ることができる。このような形状により、第２層目のポ
リシリコンをエッチングするときに、層間絶縁膜下に食
い込んだ部分のエッチング残りをなくすために行うオー
バーエッチングを少なくすることができ、第２層目のポ
リシリコンゲート電極を制御性よく形成することができ
る。

【００２３】図４は本発明の第３の実施例の半導体素子
の概略断面図である。図２に示した第１の実施例と同じ
構成のものは同じ番号で表わされている。図２と異なる
点は、ゲート絶縁膜２０を構成する第２の酸化膜２３と
ポリシリコンゲート電極４の界面に窒素原子が１０¹⁹個
／ｃｍ³以上含有している窒素含有界面層８が形成され
ていることである。図５はその製造方法を示し、Ｎ型ウ
ェル３より表面について示した概略断面図である。従来
例と同様にＮ型基板中にＰ型ウェル、Ｎ型ウェル３を作
成し、Ｎ型基板表面に順に第1の酸化膜２１、窒化膜２
２、第２の酸化膜２３からなるゲート絶縁膜２０を形成
する。その上に、図５（ａ）に示すように膜厚約０．４
μｍのドーパントが混入した低抵抗のポリシリコン４１
をＣＶＤ成長した後、窒素原子をエネルギー８０ｋｅＶ
程度以下、ドーズ量１〜１０ ¹⁵ ／ｃｍ ² でイオン注入す
る。このときのエネルギーは、ほとんど全ての窒素がポ
リシリコン４１内部にとまり、窒素がシリコン基板と第
１の酸化膜２１界面まで到達しないように設定する。ポ
リシリコン４１表面からの深さ方向の窒素濃度分布を図
５（ａ）の右側に示す。したがって、ポリシリコン４１
を薄く形成した場合には、エネルギーは低くして注入す
る。次に、７００〜１０００℃、１時間程度以下の非酸
化性雰囲気での熱処置を行う。これにより、ポリシリコ
ン４１中の窒素原子は図５（ｂ）に示すようにポリシリ
コン４１／第２の酸化膜２３界面に析出し、１０¹⁹個／
ｃｍ³以上の窒素濃度をもつ窒素含有界面層８を形成す
る。この窒素含有界面層８はW.J.M.Josquin et. al., J
ournal of Electrochemical Society: Solid-state Sci
ence and Technology,Vol. 129,No. 8, pp.1803-pp.181
2, 1982.に示されているように、酸化のバリア層として
働く。次に、ポリシリコン４１からリソグラフィとエッ
チングで、ポリシリコンゲート電極４を形成して、ボロ
ンのイオン注入によりＮ−バリア領域６を形成する。そ
の後熱酸化により熱酸化膜７を形成する。そのときの概
略断面図が図５（ｃ）であり、図中破線は熱酸化前のポ
リシリコンゲート電極４の形状を示している。従来例で
説明したように、ポリシリコンゲート電極４底面の周囲
では、熱酸化膜７がポリシリコンゲート電極４端を固定
し内部へ酸化が進行する。ポリシリコンゲート電極端が
固定されるのは、ポリシリコンゲート電極４がゲート絶
縁膜２０と接触しているために自由度がなく、外側に拡
張することができないためである。前述したように窒素
含有界面層８は酸化のバリア層として働き、図５（ｃ）
に示すようにポリシリコンゲート電極４の底面の周囲で
は酸素が側面からのみ供給されるため酸化速度が他のと
ころよりも遅くなる。その部分での酸化膜の厚さをｄ
１、それ以外のポリシリコンゲート電極の側面および上
面の酸化膜の厚さをｄ２とすると、ｄ１はｄ２より小さ
い。ｄ１およびｄ２の膜厚はポリシリコン４の結晶の粒
径、ドーパント濃度及び酸化温度などの関数である。こ
の現象は、窒化膜をマスクとしてＬＯＣＯＳ酸化をした
場合と同様である。シリコン基板表面は窒化膜２２に覆
われているため、酸化されない。このように形成された
酸化膜７を介して、第２層目のポリシリコンゲート電極
５を積層することで、図５（ｄ）に示したようにポリシ
リコンゲート電極間ギャップLは上記ｄ１と等しく、側
面の酸化膜厚ｄ２より小さい電荷転送素子が得られる。
側面の酸化膜の厚さｄ２や、電極間ギャップLの設計方
法、駆動方法、および最低駆動電圧や消費電力の低減効
果も前述の第１の実施例と同じであるのでそれらの説明
は省略する。また図３に示した第２の実施例のように、
第１層目ポリシリコンゲート電極の側面を傾斜させて形
成して、層間絶縁膜を熱酸化膜で形成した場合、第１層
目ポリシリコンゲート電極の側面を傾斜させていくと、
ポリシリコンゲート電極の側面で熱酸化膜がゲート絶縁
膜２０と接する距離が長くなる。このことは電極間ギャ
ップLが第１層目ポリシリコンゲート電極の側面の傾斜
角に依存することを示す。つまり、第１層目ポリシリコ
ンゲート電極の側面の傾斜角によっても電極間ギャップ
Lを制御できる。図４および５で示した実施例ではポリ
シリコンゲート電極と接するゲート絶縁膜が酸化膜の場
合について説明したが、酸窒化膜などの熱酸化時に酸素
または水蒸気を透過する膜の場合にも同様に適用でき
る。また第１層目と第２層目のポリシリコンゲート電極
は低抵抗のポリシリコンであればよく、ドープされてい
ない高抵抗のポリシリコンを形成した後に、リン拡散法
や、リンやボロンなどのドーパントのイオン注入によっ
て低抵抗ポリシリコンゲート電極を形成してもよい。

【００２４】上記実施例では、第１層目にポリシリコン
ゲート電極を覆う絶縁膜として熱酸化膜の場合について
示してあるが、上記熱酸化膜上にＣＶＤ法などで、酸化
膜または窒化膜またはフッ化カーボン膜などを積層し、
電極間ギャップＬや側面の酸化膜厚ｄ２を調整してもよ
い。

【００２５】一方、第４の実施例として図６（ｃ）に示
す構造のものを挙げることができ、その製造方法の一例
を図６（ａ）〜（ｃ）に示す。なお、図６はＮ型ウェル
３より表面の概略断面図を示している。まず、図６の工
程を行う前に、図５に示した製造方法で図５（ｃ）に示
すようにポリシリコンゲート電極４をリソグラフィーと
エッチングで形成して、ボロンのイオン注入によりＮ−
バリア領域６を形成した後、図６（ａ）に示すように第
２の酸化膜２３をフッ酸溶液でエッチングして除去す
る。次に図６（ｂ）のように熱酸化膜７を形成し、さら
に膜厚ｄ３の第３の酸化膜２４をＣＶＤで形成して、電
極間ギャップｄ１＋ｄ３に、側面の酸化膜の厚さをｄ２
＋ｄ３に設定する。膜厚ｄ３は第２の酸化膜２３の膜厚
と同じにすれば、第１層目と第２層目のポリシリコンゲ
ート電極下のゲート絶縁膜２０の厚さを同じにできる。
また図６の製造工程に、図６（ｂ）で熱酸化膜を形成し
た後に、熱酸化膜をフッ酸溶液でｄ３よりも多くエッチ
ングする工程を加えることで、電極間ギャップおよび側
面酸化膜厚をそれぞれｄ１およびｄ２よりも小さく設定
することも可能である。側面の酸化膜の厚さや、電極間
ギャップの設計方法、駆動方法、および最低駆動電圧や
消費電力の低減効果も前述の第１の実施例と同じである
のでそれらの説明を省略する。

【００２６】図５および６に示した実施例では窒素含有
界面層８を窒素のイオン注入により形成したが、ポリシ
リコンゲート電極４をＣＶＤで形成する初期に、原料ガ
スであるシランなどに窒素またはアンモニアガスを混合
してＣＶＤ成長させることでも形成することができる。
また第１層目と第２層目のポリシリコンゲート電極は低
抵抗のポリシリコンであればよく、ドープされていない
高抵抗のポリシリコンを形成した後に、リン拡散法や、
リンやボロンなどのドーパントのイオン注入によって低
抵抗ポリシリコンゲート電極を形成してもよい。また図
３に示した実施例のように、第１層目ポリシリコンゲー
ト電極の側面を傾斜させて形成してもよい。

【００２７】図７は本発明の第５の実施例の概略断面図
である。図２に示した第１の実施例と同じ構成のものは
同じ番号で表わしている。図２と異なる点は、ゲート絶
縁膜３０がシリコン基板側から順に、酸化膜３１、窒化
膜３２の２層構造となっていることである。図８はその
製造方法を示し、これはＮ型ウェル３より表面の概略断
面図を示している。図８（ａ）のように順に酸化膜３
１、窒化膜３２のゲート絶縁膜３０を形成した後に、そ
の上にドーパントが混入した低抵抗のポリシリコン４１
を形成し、図８（ｂ）に示すようにリソグラフィーとエ
ッチングでポリシリコンゲート電極４を形成して、ボロ
ンのイオン注入によりＮ−バリア領域６を形成する。そ
の後図８（ｃ）に示すように、層間絶縁膜として熱酸化
により酸化膜７を形成する。図中破線は熱酸化前のポリ
シリコンゲート電極４の形状を示している。従来例で説
明したように、ポリシリコンゲート電極４底面の周囲で
は、熱酸化膜７のポリシリコンゲート電極４端を固定し
内部へ酸化が進行する。ポリシリコンゲート電極端が固
定されるのは、ポリシリコンゲート絶縁膜と接触してい
るために自由度がなく、外側に拡張することができない
ためである。このとき、ポリシリコンゲート電極４は底
面が酸化のバリア層として働く窒化膜３２に接してお
り、図８（ｃ）に示すようにポリシリコンゲート電極の
底面の周囲では酸素が側面からのみ供給されるため酸化
速度が他のところよりも遅くなる。その部分での酸化膜
の厚さをｄ１、それ以外のポリシリコンゲート電極の側
面および上面の酸化膜の厚さをｄ２とすると、ｄ１はｄ
２よりも小さい。ｄ１およびｄ２の膜厚はポリシリコン
４の結晶の粒径、ドーパント濃度および酸化温度などの
関数である。この現象は、窒化膜をマスクとしてＬＯＣ
ＯＳ酸化をした場合と同様である。シリコン基板表面は
窒化膜３２に覆われているため、酸化されない。このよ
うに形成された酸化膜７を介して、第２層目のポリシリ
コンゲート電極を積層することで、図８（ｄ）に示した
ようにポリシリコンゲート電極間ギャップＬは上記ｄ１
と等しく、側面酸化膜厚ｄ２よりも小さい電荷転送素子
が得られる。側面の酸化膜の厚さｄ２や、電極間ギャッ
プＬの設計方法、駆動方法、および最低駆動電圧や消費
電力の低減効果も前述の第１の実施例と同じであるので
それらの説明を省略する。

【００２８】また上記実施例では第１層目にポリシリコ
ンゲート電極を覆う層間絶縁膜として熱酸化膜の場合に
ついて示してあるが、上記熱酸化膜上にＣＶＤ法など
で、酸化膜または窒化膜またはフッ化カーボン膜などを
積層し、電極間ギャップＬや酸化膜厚ｄ２を調整しても
よい。また熱酸化膜をフッ酸溶液でエッチングする工程
を加えることで、電極間ギャップおよび側面酸化膜厚を
それぞれｄ１およびｄ２よりも小さく設定することも可
能である。これらについては、前述した第４の実施例で
述べたので省略する。また第１層目と第２層目のポリシ
リコンゲート電極は低抵抗のポリシリコンであればよ
く、ドープされていない高抵抗のポリシリコンを形成し
た後に、リン拡散法や、リンやボロンなどのドーパント
のイオン注入によって低抵抗ポリシリコンゲート電極を
形成してもよい。また図３に示した実施例にように、第
１層目ポリシリコンゲート電極の側面を傾斜させて形成
してもよい。

【００２９】以上述べた実施例は全て転送電荷が電子で
あるＮチャネルの埋め込みチャネル型ＣＣＤを利用した
場合について示したが、転送電荷がホールであるＰチャ
ネルの場合には不純物の導電型を全て反対にすれば、同
様の効果をもつＰチャネルの埋め込みチャネル型ＣＣＤ
を利用した電荷転送素子が得られる。また表面チャネル
型のＣＣＤでは、ゲート電極間のギャップが広い場合に
ギャップ下に形成されるのは電位のくぼみではなくて電
位の突起である。その電位の突起は電位のくぼみと同様
に電荷の転送不良の原因となり、ゲート電極間ギャップ
が狭いほど電位の突起の大きさは小さくなる。したがっ
て本発明をＮまたはＰチャネルの表面チャネル型ＣＣＤ
を有する電荷転送素子に適用しても同様の効果を得るこ
とができる。

【００３０】

【発明の効果】以上説明したように本発明による電荷転
送素子によれば、ゲート絶縁膜と接するポリシリコンゲ
ート電極間の層間絶縁膜の膜厚がそれ以外の膜厚より薄
く形成されているので、電極間容量を増加せずに電極間
ギャップを小さくできる。したがって、駆動振幅が小さ
く消費電力の小さい電荷転送素子が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のゲート電極及びゲート
電極絶縁膜を有する構造を示す概略断面図である。

【図２】（ａ）及び（ｂ）は本発明の第１の実施例の電
荷転送素子の主要部を示す概略断面図である。

【図３】本発明の第２の実施例におけるゲート電極及び
ゲート電極絶縁膜を含む構造の一例を説明するための概
略断面図である。

【図４】本発明の第３の実施例を示す概略断面図であ
る。

【図５】（ａ）〜（ｄ）は図４に示した構造の製造方法
を説明する図である。

【図６】（ａ）〜（ｃ）は本発明の第４の実施例の電荷
転送素子の製造方法を説明する図である。

【図７】本発明の第５の実施例の電荷転送素子の主要部
を示す概略断面図である。

【図８】（ａ）〜（ｄ）は、図７に示した構造を得るた
めの製造方法を説明する図である。

【図９】従来の電荷転送素子の概略断面図である。

【図１０】（ａ）〜（ｃ）は図９に示した従来の電荷転
送素子の製造方法を説明する図である。

【図１１】図９に示した従来の電荷転送素子に印加する
駆動パルスを示す図である。

【図１２】図９に示した従来の電荷転送素子の電荷転送
方法を説明する図である。

【図１３】（ａ）〜（ｃ）は図１０に示した従来の電荷
転送素子の製造方法の内、第１のポリシリコンゲート電
極を覆うように形成される熱酸化膜の形状を説明する図
である。

【図１４】（ａ）及び（ｂ）は従来の電荷転送素子にお
いて、ゲート電極間ギャップを同一として、ゲート電極
間のチャネル電位差を小さくした場合に発生する電位の
くぼみを説明するための図である。

【図１５】図１４で示した電位のくぼみを発生させない
ために必要な、最小のゲート電極間のチャネル電位差を
電極間ギャップの関数として示した図である。

【符号の説明】

１，２０１Ｎ型シリコン基板２，２０２Ｐ型ウェル３，２０３Ｎ型ウェル４，２０４第１層目のポリシリコンゲート電極５，２０５第２層目のポリシリコンゲート電極６，２０６Ｎ−バリア領域７，２０７層間絶縁膜８窒素含有界面層２０，３０，２２０ゲート絶縁膜２１，２２１第１の酸化膜２２，３２，２２２窒化膜２３，２２３第２の酸化膜２４第３の酸化膜３１酸化膜４１ポリシリコン

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/762 H01L 21/339 H01L 27/148

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上にゲート絶縁膜を介して設
けられた複数のゲート電極を少なくとも有する半導体素
子において、２つの互いに隣接するゲート電極の一方が前記ゲート絶
縁膜と底面で接し、かつ側面を含む表面がゲート電極絶
縁膜で覆われた絶縁膜被覆ゲート電極を構成し、他方が
該絶縁膜被覆ゲート電極の少なくとも前記ゲート電極絶
縁膜で覆われた側面を覆う隣接構造を有し、前記ゲート絶縁膜と前記ゲート電極絶縁膜がともに酸化
膜を含み、かつ前記絶縁膜被覆ゲート電極に接する前記
ゲート絶縁膜と前記ゲート電極絶縁膜がともに酸化膜で
あり、更に、前記ゲート電極絶縁膜の厚さが、前記ゲート絶縁
膜との接合部を構成する前記絶縁膜被覆ゲート電極の底
面の周縁部において最小となっていることを特徴とする
半導体素子。
【請求項２】前記ゲート電極がポリシリコンを含むも
のである請求項１に記載の半導体素子。
【請求項３】前記ゲート電極絶縁膜が、前記ゲート電
極として利用されるポリシリコンを主体とする層の表面
を酸化することで形成されたものである請求項２に記載
の半導体素子。
【請求項４】前記ゲート電極がポリシリコンを含み、
該ゲート電極の前記ゲート電極との界面領域に窒素原子
が１０¹⁹個／ｃｍ³以上含有され、かつ前記ゲート電極
絶縁膜が熱酸化処理を含む方法で形成された酸化膜を有
する請求項１に記載の半導体素子。
【請求項５】前記ゲート絶縁膜が、窒化膜を少なくと
も有する請求項１〜４のいずれかに記載の半導体素子。
【請求項６】半導体基板上にゲート絶縁膜を介して設
けられた複数のゲート電極を少なくとも有する半導体素
子において、２つの互いに隣接するゲート電極の一方が前記ゲート絶
縁膜と底面で接し、かつ側面を含む表面がゲート電極絶
縁膜で覆われた絶縁膜被覆ゲート電極を構成し、他方が
該絶縁膜被覆ゲート電極の少なくとも前記ゲート電極絶
縁膜で覆われた側面を覆う隣接構造を有し、前記絶縁膜被覆ゲート電極の側面が傾斜し、前記ゲート
電極絶縁膜の厚さが、前記ゲート絶縁膜との接合部を構
成する前記絶縁膜被覆ゲート電極の底面の周縁部におい
て最小となっていることを特徴とする半導体素子。
【請求項７】前記ゲート電極がポリシリコンを含むも
のである請求項６に記載の半導体素子。
【請求項８】前記ゲート電極絶縁膜が酸化膜を含むも
のである請求項６または７に記載の半導体素子。
【請求項９】前記ゲート電極絶縁膜が、前記ゲート電
極として利用されるポリシリコンを主体とする層の表面
を酸化することで形成されたものである請求項８に記載
の半導体素子。
【請求項１０】前記ゲート電極がポリシリコンを含
み、該ゲート電極の前記ゲート電極との界面領域に窒素
原子が１０ ¹⁹ 個／ｃｍ ³ 以上含有され、かつ前記ゲート
電極絶縁膜が熱酸化処理を含む方法で形成された酸化膜
を有する請求項６に記載の半導体素子。
【請求項１１】前記ゲート絶縁膜が、窒化膜を少なく
とも有する請求項６〜１０のいずれかに記載の半導体素
子。
【請求項１２】電荷転送素子として形成されている請
求項１〜１１のいずれかに記載の半導体素子。
【請求項１３】半導体基板上にゲート絶縁膜を介して
設けられた複数のゲート電極を少なくとも有し、かつ２
つの互いに隣接するゲート電極の一方が前記ゲート絶縁
膜と底面で接し、かつ側面を含む表面がゲート電極絶縁
膜で覆われた絶縁膜被覆ゲート電極を構成し、他方が該
絶縁膜被覆ゲート電極の少なくとも前記ゲート電極絶縁
膜で覆われた側面を覆う隣接構造を有する半導体素子の
製造方法において、少なくとも、（ａ）半導体基板上にゲート絶縁膜を介し
て絶縁膜被覆ゲート電極となるポリシリコン層を形成す
る工程と、（ｂ）該ポリシリコン層の表面に熱酸化膜を
形成する工程と、（ｃ）該熱酸化膜を所望の厚さにエッ
チングする工程と、（ｄ）前記半導体基板の表面に所望
の厚さの絶縁膜を積層する工程とにより、前記ゲート絶縁膜との接合部を構成する前記ポリシリコ
ン層の底面の周縁部においてその膜厚が最小となってい
る前記ゲート電極絶縁膜を形成することを特徴とする半
導体素子の製造方法。
【請求項１４】半導体基板上にゲート絶縁膜を介して
設けられた複数のゲート電極を少なくとも有し、かつ２
つの互いに隣接するゲート電極の一方が前記ゲート絶縁
膜と底面で接し、かつ側面を含む表面がゲート電極絶縁
膜で覆われた絶縁膜被覆ゲート電極を構成し、他方が該
絶縁膜被覆ゲート電極の少なくとも前記ゲート電極絶縁
膜で覆われた側面を覆う隣接構造を有する半導体素子の
製造方法において、少なくとも、（ａ）半導体基板上にゲート絶縁膜を介し
て絶縁膜被覆ゲート電極となるポリシリコン層を形成す
る工程と、（ｂ）該ポリシリコン層に窒素をイオン注入
した状態で、熱処理することによって窒素を前記ゲート
絶縁膜との界面領域に析出させる工程と、（ｃ）該ポリ
シリコン層の表面を熱酸化する工程とにより、前記ゲート絶縁膜との接合部を構成する前記ポリシリコ
ン層の底面の周縁部においてその膜厚が最小となってい
る酸化膜を少なくとも含む前記ゲート電極絶縁膜を形成
することを特徴とする半導体素子の製造方法。
【請求項１５】半導体基板上にゲート絶縁膜を介して
設けられた複数のゲート電極を少なくとも有し、かつ２
つの互いに隣接するゲート電極の一方が前記ゲート絶縁
膜と底面で接し、かつ側面を含む表面がゲート電極絶縁
膜で覆われた絶縁膜被覆ゲート電極を構成し、他方が該
絶縁膜被覆ゲート電極の少なくとも前記ゲート電極絶縁
膜で覆われた側面を覆う隣接構造を有する半導体素子の
製造方法において、少なくとも、（ａ）半導体基板上にゲート絶縁膜を介し
て絶縁膜被覆ゲート電極となるポリシリコン層をＣＶＤ
法で形成する工程と、（ｂ）該ＣＶＤ法の初期におい
て、窒素原子を含むガスを混合して窒素含有層を形成す
る工程と、（ｃ）該ポリシリコン層の表面を熱酸化する
工程とにより、前記ゲート絶縁膜との接合部を構成する前記ポリシリコ
ン層の底面の周縁部においてその膜厚が最小となってい
る酸化膜を少なくとも含む前記ゲート電極絶縁膜を形成
することを特徴とする半導体素子の製造方法。
【請求項１６】前記ゲート電極絶縁膜を形成する際
に、前記絶縁膜被覆ゲート電極と前記ゲート絶縁膜との
界面領域に含有される窒素原子が１０¹⁹個／ｃｍ³以上
である請求項１４または１５に記載の半導体素子の製造
方法。