JPH1022496A - 電荷転送装置及びその製造方法 - Google Patents
電荷転送装置及びその製造方法Info
- Publication number
- JPH1022496A JPH1022496A JP8188905A JP18890596A JPH1022496A JP H1022496 A JPH1022496 A JP H1022496A JP 8188905 A JP8188905 A JP 8188905A JP 18890596 A JP18890596 A JP 18890596A JP H1022496 A JPH1022496 A JP H1022496A
- Authority
- JP
- Japan
- Prior art keywords
- charge transfer
- layer
- charge
- semiconductor layer
- transfer device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012546 transfer Methods 0.000 title claims abstract description 108
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000010410 layer Substances 0.000 claims abstract description 182
- 239000004065 semiconductor Substances 0.000 claims abstract description 74
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 28
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 238000009825 accumulation Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 230000005540 biological transmission Effects 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 17
- 239000002356 single layer Substances 0.000 abstract description 12
- UMVBXBACMIOFDO-UHFFFAOYSA-N [N].[Si] Chemical compound [N].[Si] UMVBXBACMIOFDO-UHFFFAOYSA-N 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 10
- 238000005036 potential barrier Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000012937 correction Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- -1 for example Chemical class 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76833—Buried channel CCD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14806—Structural or functional details thereof
- H01L27/14812—Special geometry or disposition of pixel-elements, address lines or gate-electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electromagnetism (AREA)
- Ceramic Engineering (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【課題】 電荷転送電極と電位障壁領域（あるいは電荷
蓄積領域）とは自己整合しておらず、電位に突起および
凹みが生じ、円滑な電荷転送が不可能であった。 【解決手段】 Ｐ型半導体基板１上にＮ型半導体層２が
設けられ、Ｎ型半導体層２上には、シリコン酸化層３、
シリコン窒化層４及びシリコン酸化層５の３層が積層さ
れ、シリコン酸化層５上には、単層の電荷転送電極６が
形成され、さらにその上に層間絶縁層７が形成され、さ
らに、電荷転送電極６は、１対毎に交互に金属配線層８
Ａ、８Ｂ及び金属配線層９Ａ、９Ｂに接続されている。
１つ置きの電荷転送電極６の下のシリコン酸化層３とシ
リコン窒化層４との界面もしくはシリコン窒化層４とシ
リコン酸化層５との界面に電子を注入してある。
蓄積領域）とは自己整合しておらず、電位に突起および
凹みが生じ、円滑な電荷転送が不可能であった。 【解決手段】 Ｐ型半導体基板１上にＮ型半導体層２が
設けられ、Ｎ型半導体層２上には、シリコン酸化層３、
シリコン窒化層４及びシリコン酸化層５の３層が積層さ
れ、シリコン酸化層５上には、単層の電荷転送電極６が
形成され、さらにその上に層間絶縁層７が形成され、さ
らに、電荷転送電極６は、１対毎に交互に金属配線層８
Ａ、８Ｂ及び金属配線層９Ａ、９Ｂに接続されている。
１つ置きの電荷転送電極６の下のシリコン酸化層３とシ
リコン窒化層４との界面もしくはシリコン窒化層４とシ
リコン酸化層５との界面に電子を注入してある。
Description
【０００１】
【発明の属する技術分野】本発明は単層電極構造２相駆
動電荷転送装置及びその製造方法に関する。
動電荷転送装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、微細加工技術の進歩により、単層
の導電性電極材料をエッチング加工することにより、
０．２〜．０．３μｍの電極間距離を有する単層電極構
造２相駆動電荷転送装置が開発されている。単相電極構
造２相駆動電荷転送装置においては、電極間の重なり部
分が存在しないので、電極間容量は少なく、しかも、電
極間の絶縁不良の問題もない。さらに、電極間の層間絶
縁層を形成するための電極層の酸化は不要であるので、
電極材料として、多結晶ポリシリコン層の外に、メタル
層あるいはそのシリサイド層を用いて低抵抗化を図るこ
とができる。
の導電性電極材料をエッチング加工することにより、
０．２〜．０．３μｍの電極間距離を有する単層電極構
造２相駆動電荷転送装置が開発されている。単相電極構
造２相駆動電荷転送装置においては、電極間の重なり部
分が存在しないので、電極間容量は少なく、しかも、電
極間の絶縁不良の問題もない。さらに、電極間の層間絶
縁層を形成するための電極層の酸化は不要であるので、
電極材料として、多結晶ポリシリコン層の外に、メタル
層あるいはそのシリサイド層を用いて低抵抗化を図るこ
とができる。
【０００３】図７は従来の単層電極構造２相駆動電荷転
送装置を示し、（Ａ）は断面図、（Ｂ）は電位図であ
る。なお、図７の（Ａ）の単層電極構造の２相駆動電荷
転送装置は埋込みチャネル型である 図７の（Ａ）において、Ｐ型半導体基板１０１上にＮ型
半導体層１０２が設けられ、さらに、Ｎ型半導体層１０
２内に等間隔で電位障壁領域としてのＮ- 型半導体層１
０３が設られている。また、Ｎ型半導体層１０２及びＮ
- 型半導体層１０３上にゲート酸化層１０４が形成さ
れ、この上に単層の電荷転送電極１０５が形成され、さ
らに、層間絶縁層１０６が形成されている。さらに、電
荷転送電極１０５は交互に金属配線層１０７、１０８に
接続されている。従って、金属配線層１０７、１０８を
逆位相のクロック信号φ1 、φ2 を印加することにより
電位は図７の（Ｂ）に示すごとく変化し、電子の転送が
行われることになる。
送装置を示し、（Ａ）は断面図、（Ｂ）は電位図であ
る。なお、図７の（Ａ）の単層電極構造の２相駆動電荷
転送装置は埋込みチャネル型である 図７の（Ａ）において、Ｐ型半導体基板１０１上にＮ型
半導体層１０２が設けられ、さらに、Ｎ型半導体層１０
２内に等間隔で電位障壁領域としてのＮ- 型半導体層１
０３が設られている。また、Ｎ型半導体層１０２及びＮ
- 型半導体層１０３上にゲート酸化層１０４が形成さ
れ、この上に単層の電荷転送電極１０５が形成され、さ
らに、層間絶縁層１０６が形成されている。さらに、電
荷転送電極１０５は交互に金属配線層１０７、１０８に
接続されている。従って、金属配線層１０７、１０８を
逆位相のクロック信号φ1 、φ2 を印加することにより
電位は図７の（Ｂ）に示すごとく変化し、電子の転送が
行われることになる。
【０００４】図７の（Ａ）の電荷転送装置の製造方法を
図８を参照して説明する。始めに、図８の（Ａ）を参照
すると、たとえば単結晶シリコンよりなるＰ型半導体基
板１０１内にＮ型半導体層１０２を形成する。次いで、
熱酸化することにより酸化シリコンよりなるゲート酸化
層１０４を形成する。次に、図８の（Ｂ）を参照する
と、フォトリングラフィー技術を用いてフォトレジスト
層１０３ａを形成する。次いで、フォトレジスト層１０
３ａをマスクとしてＰ型不純物イオンたとえばボロンイ
オンを注入し、Ｎ型半導体層１０２内に電位障壁領域と
してのＮ- 型半導体層１０３を形成する。次いで、フォ
トレジスト層３ａを除去する。次に、図８の（Ｃ）を参
照すると、電荷転送電極１０５を形成する。最後に、層
間絶縁層１０６を形成し、電荷転送電極１０５を１個置
きに金属配線層１０７、１０８に接続することにより、
図７の（Ａ）に示す電荷転送装置が完成することにな
る。
図８を参照して説明する。始めに、図８の（Ａ）を参照
すると、たとえば単結晶シリコンよりなるＰ型半導体基
板１０１内にＮ型半導体層１０２を形成する。次いで、
熱酸化することにより酸化シリコンよりなるゲート酸化
層１０４を形成する。次に、図８の（Ｂ）を参照する
と、フォトリングラフィー技術を用いてフォトレジスト
層１０３ａを形成する。次いで、フォトレジスト層１０
３ａをマスクとしてＰ型不純物イオンたとえばボロンイ
オンを注入し、Ｎ型半導体層１０２内に電位障壁領域と
してのＮ- 型半導体層１０３を形成する。次いで、フォ
トレジスト層３ａを除去する。次に、図８の（Ｃ）を参
照すると、電荷転送電極１０５を形成する。最後に、層
間絶縁層１０６を形成し、電荷転送電極１０５を１個置
きに金属配線層１０７、１０８に接続することにより、
図７の（Ａ）に示す電荷転送装置が完成することにな
る。
【０００５】
【発明が解決しようとする課題】しかしながら、図７の
（Ａ）、図８の（Ａ）、（Ｂ）、（Ｃ）に示す従来の単
層電極構造２相駆動電荷転送装置においては、電位障壁
領域としてのＮ- 型半導体層１０３と電荷転送電極１０
５とは自己整合的に形成されていない。従って、図９の
（Ａ）に示すごとく、Ｎ- 型半導体層１０３が電荷転送
電極１０５より外側にずれると、図９の（Ｂ）に示すご
とく、電位の突起Ｘが生じる。また、図１０の（Ａ）に
示すごとく、Ｎ- 型半導体層１０３が電荷転送電極１０
５の内側にずれると、図１０の（Ｂ）に示すごとく、電
位の凹みＹが生じる。この結果、円滑な電荷転送が不可
能となるという課題があった。従って、本発明の目的
は、円滑な電荷転送ができる単層電極構造２相駆動電荷
転送装置及びその製造方法を提供することにある。
（Ａ）、図８の（Ａ）、（Ｂ）、（Ｃ）に示す従来の単
層電極構造２相駆動電荷転送装置においては、電位障壁
領域としてのＮ- 型半導体層１０３と電荷転送電極１０
５とは自己整合的に形成されていない。従って、図９の
（Ａ）に示すごとく、Ｎ- 型半導体層１０３が電荷転送
電極１０５より外側にずれると、図９の（Ｂ）に示すご
とく、電位の突起Ｘが生じる。また、図１０の（Ａ）に
示すごとく、Ｎ- 型半導体層１０３が電荷転送電極１０
５の内側にずれると、図１０の（Ｂ）に示すごとく、電
位の凹みＹが生じる。この結果、円滑な電荷転送が不可
能となるという課題があった。従って、本発明の目的
は、円滑な電荷転送ができる単層電極構造２相駆動電荷
転送装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、半導体層上に絶縁層界面によるトラップ
準位もしくは浮遊電極を形成し、近接する１対の電荷転
送電極の一方の下のトラップ準位もしくは浮遊電極に固
定的な電荷を蓄積するようにしたものである。これによ
り、隣り合う電荷転送電極下の電位は非対称となり、電
荷転送電極と電位障壁領域とは自己整合的に形成される
ことになる。
めに本発明は、半導体層上に絶縁層界面によるトラップ
準位もしくは浮遊電極を形成し、近接する１対の電荷転
送電極の一方の下のトラップ準位もしくは浮遊電極に固
定的な電荷を蓄積するようにしたものである。これによ
り、隣り合う電荷転送電極下の電位は非対称となり、電
荷転送電極と電位障壁領域とは自己整合的に形成される
ことになる。
【０００７】
【発明の実施の形態】図１の（Ａ）は本発明に係る電荷
転送装置の第１の実施の形態を示す断面図、図１の
（Ｂ）はその電位特性を示す図である。図１の（Ａ）に
おいて、Ｐ型半導体基板１上に、Ｎ型半導体層２が設け
られている。Ｎ型半導体層２上には、シリコン酸化層
３、シリコン窒化層４及びシリコン酸化層５の３層が積
層されている。シリコン酸化層５上には、単層の電荷転
送電極６が形成され、さらにその上に層間絶縁層７が形
成されている。さらに、電荷転送電極６は、１対毎に交
互に金属配線層８Ａ、８Ｂ及び金属配線層９Ａ、９Ｂに
接続されている。１つ置きの電荷転送電極６つまり金属
配線層８Ｂ、９Ｂに接続された電荷転送電極６の下のシ
リコン酸化層３とシリコン窒化層４との界面もしくはシ
リコン窒化層４とシリコン酸化層５との界面に電子を注
入してある。つまり、電荷転送電極６と電位障壁領域と
は自己整合的に形成されている。従って、金属配線層８
Ａ、８Ｂ及び金属配線層９Ａ、９Ｂに逆位相のクロック
信号φ1 、φ2 を印加することにより電位は図１の
（Ｂ）に示すごとく変化し、この結果、電位特性の突起
及び凹みはなく、電子の転送が円滑に行われることにな
る。
転送装置の第１の実施の形態を示す断面図、図１の
（Ｂ）はその電位特性を示す図である。図１の（Ａ）に
おいて、Ｐ型半導体基板１上に、Ｎ型半導体層２が設け
られている。Ｎ型半導体層２上には、シリコン酸化層
３、シリコン窒化層４及びシリコン酸化層５の３層が積
層されている。シリコン酸化層５上には、単層の電荷転
送電極６が形成され、さらにその上に層間絶縁層７が形
成されている。さらに、電荷転送電極６は、１対毎に交
互に金属配線層８Ａ、８Ｂ及び金属配線層９Ａ、９Ｂに
接続されている。１つ置きの電荷転送電極６つまり金属
配線層８Ｂ、９Ｂに接続された電荷転送電極６の下のシ
リコン酸化層３とシリコン窒化層４との界面もしくはシ
リコン窒化層４とシリコン酸化層５との界面に電子を注
入してある。つまり、電荷転送電極６と電位障壁領域と
は自己整合的に形成されている。従って、金属配線層８
Ａ、８Ｂ及び金属配線層９Ａ、９Ｂに逆位相のクロック
信号φ1 、φ2 を印加することにより電位は図１の
（Ｂ）に示すごとく変化し、この結果、電位特性の突起
及び凹みはなく、電子の転送が円滑に行われることにな
る。
【０００８】図１の電荷転送装置の製造方法を図２、図
３を参照して説明する。始めに、図２の（Ａ）を参照す
ると、たとえば不純物濃度が１×ｅ15／ｃｍ3の単結晶
シリコンよりなるＰ型半導体基板１内に厚さ約０．５μ
ｍのＮ型半導体層２を形成する。次いで、熱酸化法によ
り厚さ約２００Åのシリコン酸化層３を形成し、次い
で、ＣＶＤ法により厚さ約２００Åのシリコン窒化層４
を形成し、さらに、ＣＶＤ法により厚さ約５００Åのシ
リコン酸化層５を形成する。これにより、三層構造の絶
縁層が完成する。次いで、ＣＶＤ法により厚さ約０．２
μｍのポリシリコン層を形成し、フォトリングラフイ及
びエッチングにより電極間距離約０．２〜０．３μｍの
単層構造の電荷転送電極６を形成する。
３を参照して説明する。始めに、図２の（Ａ）を参照す
ると、たとえば不純物濃度が１×ｅ15／ｃｍ3の単結晶
シリコンよりなるＰ型半導体基板１内に厚さ約０．５μ
ｍのＮ型半導体層２を形成する。次いで、熱酸化法によ
り厚さ約２００Åのシリコン酸化層３を形成し、次い
で、ＣＶＤ法により厚さ約２００Åのシリコン窒化層４
を形成し、さらに、ＣＶＤ法により厚さ約５００Åのシ
リコン酸化層５を形成する。これにより、三層構造の絶
縁層が完成する。次いで、ＣＶＤ法により厚さ約０．２
μｍのポリシリコン層を形成し、フォトリングラフイ及
びエッチングにより電極間距離約０．２〜０．３μｍの
単層構造の電荷転送電極６を形成する。
【０００９】次に、図２の（Ｂ）を参照すると、層間絶
縁層７を形成し、電荷転送電極６を４つの金属配線層８
Ａ、８Ｂ、９Ａ、９Ｂに接続する。
縁層７を形成し、電荷転送電極６を４つの金属配線層８
Ａ、８Ｂ、９Ａ、９Ｂに接続する。
【００１０】最後に、図３の（Ａ）を参照すると、Ｐ型
半導体基板１に対して逆バイアス電圧ＶD を印加して空
乏化されているＮ型半導体層２を接地してＮ型半導体層
２を電子蓄積状態とする。そして、金属配線層８Ｂ、９
Ｂのみに正の電圧＋ＶW たとえば＋４０Ｖを印加する。
この結果、電子がＮ型半導体層２からシリコン酸化層３
をトンネルして＋ＶW が印加された電荷転送電極６に向
う。従って、これらの電子はシリコン酸化層３とシリコ
ン窒化層４との界面に存在するトラップ準位に捕獲され
る。トラップ準位に捕獲される電子量は金属配線層８
Ｂ、９Ｂのパルス電圧の波高値及び印加時間で制御で
き、従って、電荷が蓄積されていない状態に比して電位
特性を任意の量だけシフトできる。これにより、図１に
示す電荷転送装置は完成する。
半導体基板１に対して逆バイアス電圧ＶD を印加して空
乏化されているＮ型半導体層２を接地してＮ型半導体層
２を電子蓄積状態とする。そして、金属配線層８Ｂ、９
Ｂのみに正の電圧＋ＶW たとえば＋４０Ｖを印加する。
この結果、電子がＮ型半導体層２からシリコン酸化層３
をトンネルして＋ＶW が印加された電荷転送電極６に向
う。従って、これらの電子はシリコン酸化層３とシリコ
ン窒化層４との界面に存在するトラップ準位に捕獲され
る。トラップ準位に捕獲される電子量は金属配線層８
Ｂ、９Ｂのパルス電圧の波高値及び印加時間で制御で
き、従って、電荷が蓄積されていない状態に比して電位
特性を任意の量だけシフトできる。これにより、図１に
示す電荷転送装置は完成する。
【００１１】図３の（Ｂ）は図３の（Ａ）の変更例を示
す。この場合も、Ｐ型半導体基板１に対して逆バイアス
電圧ＶD を印加して空乏化されているＮ型半導体層２を
接地してＮ型半導体層２を電子蓄積状態とする。そし
て、金属配線層８Ｂ、９Ｂのみに負の電圧−ＶW たとえ
ば−４０Ｖを印加する。この結果、電子は−ＶW が印加
された電荷転送電極６からシリコン酸化層５をトンネル
してＮ型半導体層２に向う。従って、これらの電子はシ
リコン酸化層５とシリコン窒化層４との界面に存在する
トラップ準位に捕獲される。図３の（Ｂ）においても、
トラップ準位に捕獲される電子量は金属配線層８Ｂ、９
Ｂのパルス電圧の波高値及び印加時間で制御でき、従っ
て、電荷が蓄積されていない状態に比して電位特性を任
意の量だけシフトできる。これにより、図１に示す電荷
転送装置は完成する。
す。この場合も、Ｐ型半導体基板１に対して逆バイアス
電圧ＶD を印加して空乏化されているＮ型半導体層２を
接地してＮ型半導体層２を電子蓄積状態とする。そし
て、金属配線層８Ｂ、９Ｂのみに負の電圧−ＶW たとえ
ば−４０Ｖを印加する。この結果、電子は−ＶW が印加
された電荷転送電極６からシリコン酸化層５をトンネル
してＮ型半導体層２に向う。従って、これらの電子はシ
リコン酸化層５とシリコン窒化層４との界面に存在する
トラップ準位に捕獲される。図３の（Ｂ）においても、
トラップ準位に捕獲される電子量は金属配線層８Ｂ、９
Ｂのパルス電圧の波高値及び印加時間で制御でき、従っ
て、電荷が蓄積されていない状態に比して電位特性を任
意の量だけシフトできる。これにより、図１に示す電荷
転送装置は完成する。
【００１２】図４の（Ａ）は本発明に係る電荷転送装置
の第２の実施の形態を示す断面図、図４の（Ｂ）はその
電位特性を示す図である。図４の（Ａ）においては、図
１の（Ａ）のシリコン窒化層４の代りに、浮遊電極４’
が設けられており、また、図１の（Ａ）のシリコン酸化
層５はパターン化されてシリコン酸化層５’となってい
る。
の第２の実施の形態を示す断面図、図４の（Ｂ）はその
電位特性を示す図である。図４の（Ａ）においては、図
１の（Ａ）のシリコン窒化層４の代りに、浮遊電極４’
が設けられており、また、図１の（Ａ）のシリコン酸化
層５はパターン化されてシリコン酸化層５’となってい
る。
【００１３】１つ置きの電荷転送電極６つまり金属配線
層８Ｂ、９Ｂに接続された電荷転送電極６の下の浮遊電
極４’に電子を注入してある。つまり、電荷転送電極６
と電位障壁領域とは自己整合的に形成されている。従っ
て、金属配線層８Ａ、８Ｂ及び金属配線層９Ａ、９Ｂに
逆位相のクロック信号φ1 、φ2 を印加することにより
電位は図４の（Ｂ）に示すごとく変化し、この結果、電
位特性の突起及び凹みはなく、電子の転送が円滑に行わ
れることになる。
層８Ｂ、９Ｂに接続された電荷転送電極６の下の浮遊電
極４’に電子を注入してある。つまり、電荷転送電極６
と電位障壁領域とは自己整合的に形成されている。従っ
て、金属配線層８Ａ、８Ｂ及び金属配線層９Ａ、９Ｂに
逆位相のクロック信号φ1 、φ2 を印加することにより
電位は図４の（Ｂ）に示すごとく変化し、この結果、電
位特性の突起及び凹みはなく、電子の転送が円滑に行わ
れることになる。
【００１４】図４の電荷転送装置の製造方法を図５、図
６を参照して説明する。始めに、図５の（Ａ）を参照す
ると、たとえば不純物濃度が１×ｅ15／ｃｍ3の単結晶
シリコンよりなるＰ型半導体基板１内に厚さ約０．５μ
ｍのＮ型半導体層２を形成する。次いで、熱酸化法によ
り厚さ約２００Åのシリコン酸化層３を形成し、次い
で、ＣＶＤ法により厚さ約０．１５μのポリシリコン層
４’を形成し、さらに、ＣＶＤ法により厚さ約５００Å
のシリコン酸化層５を形成する。これにより、三層構造
の絶縁層が完成する。次いで、ＣＶＤ法により厚さ約
０．２μｍのポリシリコン層を形成し、フォトリングラ
フイ及びエッチングにより電極間距離約０．２〜０．３
μｍの単層構造の電荷転送電極６を形成する。このと
き、シリコン酸化層５’及びポリシリコン層４’もエッ
チングされ、浮遊電極４’が形成されることになる。
６を参照して説明する。始めに、図５の（Ａ）を参照す
ると、たとえば不純物濃度が１×ｅ15／ｃｍ3の単結晶
シリコンよりなるＰ型半導体基板１内に厚さ約０．５μ
ｍのＮ型半導体層２を形成する。次いで、熱酸化法によ
り厚さ約２００Åのシリコン酸化層３を形成し、次い
で、ＣＶＤ法により厚さ約０．１５μのポリシリコン層
４’を形成し、さらに、ＣＶＤ法により厚さ約５００Å
のシリコン酸化層５を形成する。これにより、三層構造
の絶縁層が完成する。次いで、ＣＶＤ法により厚さ約
０．２μｍのポリシリコン層を形成し、フォトリングラ
フイ及びエッチングにより電極間距離約０．２〜０．３
μｍの単層構造の電荷転送電極６を形成する。このと
き、シリコン酸化層５’及びポリシリコン層４’もエッ
チングされ、浮遊電極４’が形成されることになる。
【００１５】次に、図５の（Ｂ）を参照すると、図２の
（Ｂ）と同様に、層間絶縁層７を形成し、電荷転送両極
６を４つの金属配線層８Ａ、８Ｂ、９Ａ、９Ｂに接続す
る。
（Ｂ）と同様に、層間絶縁層７を形成し、電荷転送両極
６を４つの金属配線層８Ａ、８Ｂ、９Ａ、９Ｂに接続す
る。
【００１６】最後に、図６の（Ａ）を参照すると、Ｐ型
半導体基板１に対して逆バイアス電圧ＶD を印加して空
乏化されているＮ型半導体層２を接地してＮ型半導体層
２を電子蓄積状態とする。そして、金属配線層８Ｂ、９
Ｂのみに正の電圧＋ＶW たとえば＋４０Ｖを印加する。
この結果、電子がＮ型半導体層２からシリコン酸化層３
をトンネルして＋ＶW が印加された電荷転送電極６に向
う。従って、これらの電子は浮遊電極４’に捕獲され
る。この場合も、浮遊電極４’に捕獲される電子量は金
属配線層８Ｂ、９Ｂのパルス電圧の波高値及び印加時間
で制御でき、従って、電荷が蓄積されていない状態に比
して電位特性を任意の量だけシフトできる。これによ
り、図４に示す電荷転送装置は完成する。
半導体基板１に対して逆バイアス電圧ＶD を印加して空
乏化されているＮ型半導体層２を接地してＮ型半導体層
２を電子蓄積状態とする。そして、金属配線層８Ｂ、９
Ｂのみに正の電圧＋ＶW たとえば＋４０Ｖを印加する。
この結果、電子がＮ型半導体層２からシリコン酸化層３
をトンネルして＋ＶW が印加された電荷転送電極６に向
う。従って、これらの電子は浮遊電極４’に捕獲され
る。この場合も、浮遊電極４’に捕獲される電子量は金
属配線層８Ｂ、９Ｂのパルス電圧の波高値及び印加時間
で制御でき、従って、電荷が蓄積されていない状態に比
して電位特性を任意の量だけシフトできる。これによ
り、図４に示す電荷転送装置は完成する。
【００１７】図６の（Ｂ）は図６の（Ａ）の変更例を示
す。この場合も、Ｐ型半導体基板１に対して逆バイアス
電圧ＶD を印加して空乏化されているＮ型半導体層２を
接地してＮ型半導体層２を電子蓄積状態とする。そし
て、金属配線層８Ｂ、９Ｂのみに負の電圧−ＶW たとえ
ば−４０Ｖを印加する。この結果、電子は−ＶW が印加
された電荷転送電極６からシリコン酸化層５をトンネル
してＮ型半導体層２に向う。従って、これらの電子は浮
遊電極４’に捕獲される。図６の（Ｂ）においても、浮
遊電極４’に捕獲される電子量は金属配線層８Ｂ、９Ｂ
のパルス電圧の波高値及び印加時間で制御でき、従っ
て、電荷が蓄積されていない状態に比して電位特性を任
意の量だけシフトできる。これにより、図４に示す電荷
転送装置は完成する。
す。この場合も、Ｐ型半導体基板１に対して逆バイアス
電圧ＶD を印加して空乏化されているＮ型半導体層２を
接地してＮ型半導体層２を電子蓄積状態とする。そし
て、金属配線層８Ｂ、９Ｂのみに負の電圧−ＶW たとえ
ば−４０Ｖを印加する。この結果、電子は−ＶW が印加
された電荷転送電極６からシリコン酸化層５をトンネル
してＮ型半導体層２に向う。従って、これらの電子は浮
遊電極４’に捕獲される。図６の（Ｂ）においても、浮
遊電極４’に捕獲される電子量は金属配線層８Ｂ、９Ｂ
のパルス電圧の波高値及び印加時間で制御でき、従っ
て、電荷が蓄積されていない状態に比して電位特性を任
意の量だけシフトできる。これにより、図４に示す電荷
転送装置は完成する。
【００１８】図４、図５、図６に示す本発明の第２の実
施の形態においては、図１、図２、図３に示す本発明の
第１の実施の形態に比べて、電荷の蓄積を浮遊電極４’
にて行うので、電荷の蓄積する際の均一性に優れている
と共に、電荷の蓄積容量が大きいので、電位特性のシフ
ト量をより大きくできる。
施の形態においては、図１、図２、図３に示す本発明の
第１の実施の形態に比べて、電荷の蓄積を浮遊電極４’
にて行うので、電荷の蓄積する際の均一性に優れている
と共に、電荷の蓄積容量が大きいので、電位特性のシフ
ト量をより大きくできる。
【００１９】なお、上述の発明の実施の形態において
は、Ｎチャネル型の埋込みチャネル型電荷転送装置を示
しているが、本発明は、Ｐチャネルの埋込みチャネル型
電荷転送装置にも適用できる。この場合には、半導体基
板１がＮ型となり、半導体層２がＰ型となる。また、上
述の発明の実施の形態においては、埋込みチャネル型電
荷転送装置を示しているが、本発明は表面型電荷転送装
置にも適用できる。この場合には、半導体基板１及び半
導体層２を同一導電型とするか、あるいは半導体基板１
に直接シリコン酸化層３を形成する。さらに、上述の発
明の実施の形態においては、電子を注入しているが、正
孔を注入してもよい。この場合には、正孔が注入された
電荷転送電極下が電位障壁領域ではなく電荷蓄積領域と
なる。さらにまた、上述の発明の実施の形態において
は、隣接し合う１対の電荷転送電極の一方のみ下の絶縁
手段のみに固定的な電荷を注入しているが、両方に異な
る量の電荷を注入して１対の電荷転送電極下に非対称の
電子井戸を形成することもできる。さらにまた、上述の
発明の実施の形態においては、電荷転送装置を半導体基
板上に形成しているが、半導体基板内のウエル内に形成
してもよい。
は、Ｎチャネル型の埋込みチャネル型電荷転送装置を示
しているが、本発明は、Ｐチャネルの埋込みチャネル型
電荷転送装置にも適用できる。この場合には、半導体基
板１がＮ型となり、半導体層２がＰ型となる。また、上
述の発明の実施の形態においては、埋込みチャネル型電
荷転送装置を示しているが、本発明は表面型電荷転送装
置にも適用できる。この場合には、半導体基板１及び半
導体層２を同一導電型とするか、あるいは半導体基板１
に直接シリコン酸化層３を形成する。さらに、上述の発
明の実施の形態においては、電子を注入しているが、正
孔を注入してもよい。この場合には、正孔が注入された
電荷転送電極下が電位障壁領域ではなく電荷蓄積領域と
なる。さらにまた、上述の発明の実施の形態において
は、隣接し合う１対の電荷転送電極の一方のみ下の絶縁
手段のみに固定的な電荷を注入しているが、両方に異な
る量の電荷を注入して１対の電荷転送電極下に非対称の
電子井戸を形成することもできる。さらにまた、上述の
発明の実施の形態においては、電荷転送装置を半導体基
板上に形成しているが、半導体基板内のウエル内に形成
してもよい。
【００２０】
【発明の効果】以上説明したように本発明によれば、電
荷転送電極端部と電位障壁領域（あるいは電荷蓄積領
域）とが自己整合的に形成されているので、電荷転送電
極端部における電位の突起および凹みは解消され、この
結果、電荷転送効率を高くできる。
荷転送電極端部と電位障壁領域（あるいは電荷蓄積領
域）とが自己整合的に形成されているので、電荷転送電
極端部における電位の突起および凹みは解消され、この
結果、電荷転送効率を高くできる。
【図１】本発明に係る電荷転送装置の第１の実施の形態
を示し、（Ａ）は断面図、（Ｂ）は電位特性図である。
を示し、（Ａ）は断面図、（Ｂ）は電位特性図である。
【図２】図１の電荷転送装置の製造方法を説明するため
の断面図である。
の断面図である。
【図３】図１の電荷転送装置の製造方法を説明するため
の断面図である。
の断面図である。
【図４】本発明に係る電荷転送装置の第２の実施の形態
を示し、（Ａ）は断面図、（Ｂ）は電位特性図である。
を示し、（Ａ）は断面図、（Ｂ）は電位特性図である。
【図５】図４の電荷転送装置の製造方法を説明するため
の断面図である。
の断面図である。
【図６】図４の電荷転送装置の製造方法を説明するため
の断面図である。
の断面図である。
【図７】従来の電荷転送装置を示し、（Ａ）は断面図、
（Ｂ）は電位特性図である。
（Ｂ）は電位特性図である。
【図８】図７の電荷転送装置の製造方法を示す断面図で
ある
ある
【図９】図７の電荷転送装置の課題を説明する図であっ
て、（Ａ）は断面図、（Ｂ）は電荷特性図である。
て、（Ａ）は断面図、（Ｂ）は電荷特性図である。
【図１０】図７の電荷転送装置の課題を説明する図であ
って、（Ａ）は断面図、（Ｂ）は電荷特性図である。
って、（Ａ）は断面図、（Ｂ）は電荷特性図である。
１…Ｐ型半導体基板 ２…Ｎ型半導体層 ３…シリコン酸化層 ４…シリコン窒化層 ４’…浮遊電極 ５、５’…シリコン酸化層 ６…電荷転送電極 ７…層間絶縁層 ８…金属配線層 １０１…Ｐ型半導体基板 １０２…Ｎ型半導体層 １０３…Ｎ- 型半導体層 １０３ａ…フォトレジスト層 １０４…ゲート酸化層 １０５…電荷転送電極 １０６…層間絶縁層 １０７、１０８…金属配線層
【手続補正書】
【提出日】平成９年７月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】図７の（Ａ）の電荷転送装置の製造方法を
図８を参照して説明する。始めに、図８の（Ａ）を参照
すると、たとえば単結晶シリコンよりなるＰ型半導体基
板１０１内にＮ型半導体層１０２を形成する。次いで、
熱酸化することにより酸化シリコンよりなるゲート酸化
層１０４を形成する。次に、図８の（Ｂ）を参照する
と、フォトリングラフィー技術を用いてフォトレジスト
層１０３ａを形成する。次いで、フォトレジスト層１０
３ａをマスクとしてＰ型不純物イオンたとえばボロンイ
オンを注入し、Ｎ型半導体層１０２内に電位障壁領域と
してのＮ- 型半導体層１０３を形成する。次いで、フォ
トレジスト層１０３ａを除去する。次に、図８の（Ｃ）
を参照すると、電荷転送電極１０５を形成する。最後
に、層間絶縁層１０６を形成し、電荷転送電極１０５を
１個置きに金属配線層１０７、１０８に接続することに
より、図７の（Ａ）に示す電荷転送装置が完成すること
になる。
図８を参照して説明する。始めに、図８の（Ａ）を参照
すると、たとえば単結晶シリコンよりなるＰ型半導体基
板１０１内にＮ型半導体層１０２を形成する。次いで、
熱酸化することにより酸化シリコンよりなるゲート酸化
層１０４を形成する。次に、図８の（Ｂ）を参照する
と、フォトリングラフィー技術を用いてフォトレジスト
層１０３ａを形成する。次いで、フォトレジスト層１０
３ａをマスクとしてＰ型不純物イオンたとえばボロンイ
オンを注入し、Ｎ型半導体層１０２内に電位障壁領域と
してのＮ- 型半導体層１０３を形成する。次いで、フォ
トレジスト層１０３ａを除去する。次に、図８の（Ｃ）
を参照すると、電荷転送電極１０５を形成する。最後
に、層間絶縁層１０６を形成し、電荷転送電極１０５を
１個置きに金属配線層１０７、１０８に接続することに
より、図７の（Ａ）に示す電荷転送装置が完成すること
になる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (12)
- 【請求項１】 第１の導電型の第１の半導体層（１）
と、 該第１の半導体層の主表面上に形成された第１のシリコ
ン酸化層（３）、シリコン窒化層（４）及び第２のシリ
コン酸化層（５）よりなる三層絶縁手段と、 該三層絶縁手段上に形成され、相互に近接した１対の電
荷転送電極（６）と、 を具備し、 前記電荷転送電極の一方の下の前記第１のシリコン酸化
層と前記シリコン窒化層との界面及び前記シリコン窒化
層と前記第２のシリコン酸化層との界面の少なくとも１
つの界面に前記電荷転送電極の他方の下の前記三層絶縁
手段の電荷と異なる固定的な電荷を蓄積することにより
前記１対の電荷転送電極下に非対称な電子井戸を形成す
るようにした電荷電送装置。 - 【請求項２】 第１の導電型の第１の半導体層（１）
と、 該第１の半導体層の主表面上に形成された第１の絶縁層
（３）、浮遊電極（４’）及び第２の絶縁層（５’）よ
りなる絶縁手段と、 該絶縁手段上に形成され、相互に近接した１対の電荷転
送電極（６）と、 を具備し、 前記電荷転送電極の一方の下の前記浮遊電極に前記電荷
転送電極の他方の下の前記絶縁手段の電荷と異なる固定
的な電荷を蓄積することにより前記１対の電荷転送電極
下に非対称な電子井戸を形成するようにした電荷転送装
置。 - 【請求項３】 前記固定的な電荷の蓄積は前記第１の半
導体層から前記電荷転送電極への方向に電荷を注入する
ことにより行われる請求項１または２に記載の電荷転送
装置。 - 【請求項４】 前記固定的な電荷の蓄積は前記電荷転送
電極から前記第１の半導体層への方向に電荷を注入する
ことにより行われる請求項１または２に記載の電荷転送
装置。 - 【請求項５】 さらに、前記第１の半導体層の主表面内
に設けられた前記第１の導電型の反対の第２の導電型の
半導体層（２）を具備する請求項１または２に記載の電
荷転送装置。 - 【請求項６】 前記固定的な電荷の蓄積は前記第２の半
導体層に電荷を蓄積した上で該第２の半導体層から前記
電荷転送電極への方向に前記電荷を注入することにより
行われる請求項５に記載の電荷転送装置。 - 【請求項７】第１の導電型の第１の半導体層（１）上
に、第１のシリコン層（３）、シリコン窒化層（４）及
び第２のシリコン層（５）を順次積層して三層絶縁手段
を形成する工程と、 該三層絶縁手段上に相互に近接した１対の電荷転送電極
（６）を形成する工程と、 該電荷転送電極を層間絶縁層（７）を介して金属配線層
（８Ａ、８Ｂ、９Ａ、９Ｂ）を接続させる工程と、 前記電荷転送電極の一方の下の前記第１のシリコン酸化
層と前記窒化層との界面及び前記シリコン窒化層と前記
第２のシリコン酸化層との界面の少なくとも１つの界面
に固定的な電荷を蓄積させる工程と、 を具備する電荷転送装置の製造方法。 - 【請求項８】 第１の導電型の第１の半導体層（１）上
に、第１の絶縁層（３）、浮遊電極（４’）及び第２の
絶縁層（５’）を順次積層して絶縁手段を形成する工程
と、 該絶縁手段上に相互に近接した１対の電荷転送電極
（６）を形成する工程と、 該電荷転送電極を層間絶縁層（７）を介して金属配線層
（８Ａ、８Ｂ、９Ａ、９Ｂ）を接続させる工程と、 前記電荷転送電極の一方の下の前記浮遊電極に固定的な
電荷を蓄積させる工程と、 を具備する電荷転送装置の製造方法。 - 【請求項９】 前記固定的な電荷を蓄積する工程は前記
第１の半導体層から前記電荷転送電極への方向に電荷を
注入することにより行う請求項７または８に記載の電荷
転送装置の製造方法。 - 【請求項１０】 前記固定的な電荷を蓄積する工程は前
記電荷転送電極から前記第１の半導体層への方向に電荷
を注入することにより行う請求項７または８に記載の電
荷転送装置の製造方法。 - 【請求項１１】 さらに、前記第１の半導体層の主表面
内に設けられた前記第１の導電型の反対の第２の導電型
の半導体層（２）を形成する工程を具備する請求項７ま
たは８に記載の電荷転送装置の製造方法。 - 【請求項１２】 前記固定的な電荷を蓄積する工程は前
記第２の半導体層に電荷を蓄積した上で該第２の半導体
層から前記電荷転送電極への方向に前記電荷を注入する
ことにより行う請求項１１に記載の電荷転送装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08188905A JP3119586B2 (ja) | 1996-06-28 | 1996-06-28 | 電荷転送装置及びその製造方法 |
| US08/885,463 US6018170A (en) | 1996-06-28 | 1997-06-27 | Single-layer-electrode type two-phase charge coupled device having smooth charge transfer |
| KR1019970031029A KR100274296B1 (ko) | 1996-06-28 | 1997-06-28 | 전하 결합 소자 및 그의 제조 방법 |
| US09/396,014 US6252265B1 (en) | 1996-06-28 | 1999-09-15 | Single-layer-electrode type two-phase charge coupled device having smooth charge transfer |
| US09/842,999 US6432738B2 (en) | 1996-06-28 | 2001-04-26 | Single-layer-electrode type two-phase charge coupled device having smooth charge transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08188905A JP3119586B2 (ja) | 1996-06-28 | 1996-06-28 | 電荷転送装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022496A true JPH1022496A (ja) | 1998-01-23 |
| JP3119586B2 JP3119586B2 (ja) | 2000-12-25 |
Family
ID=16231944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08188905A Expired - Fee Related JP3119586B2 (ja) | 1996-06-28 | 1996-06-28 | 電荷転送装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US6018170A (ja) |
| JP (1) | JP3119586B2 (ja) |
| KR (1) | KR100274296B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5809102A (en) * | 1996-09-25 | 1998-09-15 | Nec Corporation | CCD having charge-injected potential barrier regions protected from overvoltages |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307099A (ja) * | 1999-04-20 | 2000-11-02 | Nec Corp | 電荷転送装置およびその製造方法 |
| JP4929424B2 (ja) * | 2000-10-04 | 2012-05-09 | テレダイン ダルサ インコーポレイテッド | 信号処理装置 |
| JP3695307B2 (ja) * | 2000-10-25 | 2005-09-14 | セイコーエプソン株式会社 | 配線基板、表示装置、半導体チップ及び電子機器 |
| JP2004335804A (ja) * | 2003-05-08 | 2004-11-25 | Fuji Photo Film Co Ltd | 固体撮像素子およびその製造方法 |
| US8581308B2 (en) * | 2004-02-19 | 2013-11-12 | Rochester Institute Of Technology | High temperature embedded charge devices and methods thereof |
| JP4739706B2 (ja) * | 2004-07-23 | 2011-08-03 | 富士フイルム株式会社 | 固体撮像素子及びその製造方法 |
| KR101685470B1 (ko) * | 2010-10-14 | 2016-12-13 | 코리아번들테크 주식회사 | 빔 접합 제조방법, 전자기파 빔 변환기 |
| KR102309916B1 (ko) | 2020-04-24 | 2021-10-07 | 나현 | 일회용 회접시 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS47162Y1 (ja) * | 1968-07-22 | 1972-01-07 | ||
| US4087832A (en) * | 1976-07-02 | 1978-05-02 | International Business Machines Corporation | Two-phase charge coupled device structure |
| JPS57130473A (en) * | 1981-02-05 | 1982-08-12 | Seiko Epson Corp | Mos type semiconductor memory storage |
| JPS61174772A (ja) * | 1985-01-30 | 1986-08-06 | Nec Corp | 電荷転送素子 |
| US4652339A (en) * | 1986-02-24 | 1987-03-24 | The United States Of America As Represented By The Secretary Of The Air Force | CCD gate definition process |
| US5270559A (en) * | 1990-10-15 | 1993-12-14 | California Institute Of Technology | Method and apparatus for making highly accurate potential well adjustments in CCD's |
| JPH04337670A (ja) * | 1991-05-14 | 1992-11-25 | Sony Corp | Ｃｃｄシフトレジスタ |
| JPH05226378A (ja) * | 1992-02-17 | 1993-09-03 | Sony Corp | 電荷転送素子の製法 |
| JP2816063B2 (ja) * | 1992-10-06 | 1998-10-27 | 松下電器産業株式会社 | 電荷転送装置 |
| DE69501381T2 (de) * | 1994-05-06 | 1998-06-25 | Philips Electronics Nv | Halbleitergerät |
| JP3635681B2 (ja) * | 1994-07-15 | 2005-04-06 | ソニー株式会社 | バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法 |
-
1996
- 1996-06-28 JP JP08188905A patent/JP3119586B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-27 US US08/885,463 patent/US6018170A/en not_active Expired - Fee Related
- 1997-06-28 KR KR1019970031029A patent/KR100274296B1/ko not_active IP Right Cessation
-
1999
- 1999-09-15 US US09/396,014 patent/US6252265B1/en not_active Expired - Fee Related
-
2001
- 2001-04-26 US US09/842,999 patent/US6432738B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5809102A (en) * | 1996-09-25 | 1998-09-15 | Nec Corporation | CCD having charge-injected potential barrier regions protected from overvoltages |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006495A (ko) | 1998-03-30 |
| US6432738B2 (en) | 2002-08-13 |
| US20010024850A1 (en) | 2001-09-27 |
| KR100274296B1 (ko) | 2000-12-15 |
| US6018170A (en) | 2000-01-25 |
| JP3119586B2 (ja) | 2000-12-25 |
| US6252265B1 (en) | 2001-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3119586B2 (ja) | 電荷転送装置及びその製造方法 | |
| US6207981B1 (en) | Charge-coupled device with potential barrier and charge storage regions | |
| US6111279A (en) | CCD type solid state image pick-up device | |
| US5849605A (en) | Two-phase clock type charge coupled device having electrodes with tapered sidewalls and method for producing the same | |
| JPH10125904A (ja) | 炭化珪素半導体装置 | |
| JP3796227B2 (ja) | 電荷結合素子の製造方法 | |
| JP3077608B2 (ja) | 電荷転送装置およびその製造方法 | |
| US5451802A (en) | Charge transfer device having a high-resistance electrode and a low-resistance electrode | |
| JP2798289B2 (ja) | 電荷転送素子およびその製造方法 | |
| JP3006521B2 (ja) | 電荷転送装置及びその製造方法 | |
| JP2911146B2 (ja) | 半導体装置 | |
| JPS62126671A (ja) | 電荷転送装置 | |
| JP2904107B2 (ja) | 電荷転送装置の製造方法 | |
| JP3075348B2 (ja) | 半導体素子とその製造方法 | |
| US6165908A (en) | Single-layer-electrode type charge coupled device having double conductive layers for charge transfer electrodes | |
| JPH03252162A (ja) | 半導体装置 | |
| JP3206009B2 (ja) | 電荷結合素子及びその製造方法並びに駆動方法 | |
| JP3122670B2 (ja) | 電荷転送装置およびその製造方法 | |
| JP2812279B2 (ja) | 電荷転送装置の製造方法 | |
| JP3180714B2 (ja) | 不揮発性メモリの製造方法 | |
| JP2522250B2 (ja) | 電荷転送装置 | |
| JPH11168206A (ja) | 固体撮像装置及びその製造方法 | |
| JPS62126670A (ja) | 電荷転送装置 | |
| JPS63164274A (ja) | 半導体装置 | |
| JPH0682694B2 (ja) | 電荷移送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980922 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081013 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |