JP3332825B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3332825B2 JP3332825B2 JP29411597A JP29411597A JP3332825B2 JP 3332825 B2 JP3332825 B2 JP 3332825B2 JP 29411597 A JP29411597 A JP 29411597A JP 29411597 A JP29411597 A JP 29411597A JP 3332825 B2 JP3332825 B2 JP 3332825B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくいえば、パワーＭＯＳＦＥＴや
ＩＧＢＴのゲート破壊を防止するために設けられる保護
ダイオードの製造方法の改善に関する。
法に関し、さらに詳しくいえば、パワーＭＯＳＦＥＴや
ＩＧＢＴのゲート破壊を防止するために設けられる保護
ダイオードの製造方法の改善に関する。
【０００２】
【従来の技術】以下で、従来の半導体装置について図面
を参照しながら説明する。図８は、従来の半導体装置の
構造を示す断面図であって、図９〜図１３は従来の半導
体装置の製造方法を説明する断面図である。最初に従来
の半導体装置の構造について以下で説明する。
を参照しながら説明する。図８は、従来の半導体装置の
構造を示す断面図であって、図９〜図１３は従来の半導
体装置の製造方法を説明する断面図である。最初に従来
の半導体装置の構造について以下で説明する。
【０００３】従来の半導体装置は、図８に示すように、
半導体基板１上に、縦形パワーＭＯＳＦＥＴと、そのゲ
ート破壊を防止するための保護ダイオードが形成されて
なる装置である。この装置は、ｎ型の半導体基板１の一
部に形成された第１の絶縁膜２を有する。そしてその上
に、ｐ型不純物、ｎ型不純物が交互に拡散されたポリシ
リコン層からなり、後述の縦型パワーＭＯＳＦＥＴのゲ
ート破壊を防止するための保護ダイオード４Ａが形成さ
れている。また、保護ダイオード４Ａの上面の一部領域
や、ゲート電極４Ｂ，４Ｃを被覆するように第２の絶縁
膜６が形成されている。
半導体基板１上に、縦形パワーＭＯＳＦＥＴと、そのゲ
ート破壊を防止するための保護ダイオードが形成されて
なる装置である。この装置は、ｎ型の半導体基板１の一
部に形成された第１の絶縁膜２を有する。そしてその上
に、ｐ型不純物、ｎ型不純物が交互に拡散されたポリシ
リコン層からなり、後述の縦型パワーＭＯＳＦＥＴのゲ
ート破壊を防止するための保護ダイオード４Ａが形成さ
れている。また、保護ダイオード４Ａの上面の一部領域
や、ゲート電極４Ｂ，４Ｃを被覆するように第２の絶縁
膜６が形成されている。
【０００４】さらに、第１の絶縁膜２の形成領域以外の
半導体基板１の表層の一部にｐ＋型のボディ領域７が形
成されており、このボディ領域７の近傍にｐ型不純物が
拡散されることによりチャネル領域８が形成されてい
る。その表層に、ｎ型不純物拡散によってソース領域９
が形成されており、これらを被覆するように第２の絶縁
膜６が形成されている。この第２の絶縁膜６を介して半
導体基板１上の、ソース領域９上にゲート電極４Ｂ，４
Ｃが形成されており、さらに第２の絶縁膜６上を被覆す
るように第１の電極配線層１０Ａ，第２の電極配線層１
０Ｂが形成されている。
半導体基板１の表層の一部にｐ＋型のボディ領域７が形
成されており、このボディ領域７の近傍にｐ型不純物が
拡散されることによりチャネル領域８が形成されてい
る。その表層に、ｎ型不純物拡散によってソース領域９
が形成されており、これらを被覆するように第２の絶縁
膜６が形成されている。この第２の絶縁膜６を介して半
導体基板１上の、ソース領域９上にゲート電極４Ｂ，４
Ｃが形成されており、さらに第２の絶縁膜６上を被覆す
るように第１の電極配線層１０Ａ，第２の電極配線層１
０Ｂが形成されている。
【０００５】さらに、第１，第２の電極配線層１０Ａ，
１０Ｂの一部を被覆するように第３の絶縁膜１０Ｃが形
成されている。上述の保護ダイオード４Ａは、第２の電
極配線層１０Ｂを介して、不図示の部分でゲート電極４
Ｂ，４Ｃに接続している。以下で、上記の半導体装置の
製造方法について図面を参照しながら説明する。まず、
図９に示すように、ｎ型の半導体基板１をいったん酸化
し、形成された酸化膜をパターニングして第１の絶縁膜
２を半導体基板１の上に形成する。
１０Ｂの一部を被覆するように第３の絶縁膜１０Ｃが形
成されている。上述の保護ダイオード４Ａは、第２の電
極配線層１０Ｂを介して、不図示の部分でゲート電極４
Ｂ，４Ｃに接続している。以下で、上記の半導体装置の
製造方法について図面を参照しながら説明する。まず、
図９に示すように、ｎ型の半導体基板１をいったん酸化
し、形成された酸化膜をパターニングして第１の絶縁膜
２を半導体基板１の上に形成する。
【０００６】次に、のちにゲート絶縁膜となる絶縁膜３
を形成し、図１０に示すようにその上にポリシリコン層
４を積層する。次いで、図１１に示すように、ポリシリ
コン層４にｐ型不純物であるボロンイオン（Ｂ+ ）を注
入したのちに、熱拡散する。次に、全面にＣＶＤ法でSi
O2膜を形成する。次いで、このSiO2膜をポリシリコン層
４のうち、のちにゲート電極となる領域と、保護ダイオ
ードのｐ型不純物拡散領域になる部分を被覆するように
パターニングして、ゲート電極となる領域を被覆するマ
スク５Ａと、ｐ型不純物拡散領域となる部分を被覆する
マスク５Ｂを形成する（図１２）。
を形成し、図１０に示すようにその上にポリシリコン層
４を積層する。次いで、図１１に示すように、ポリシリ
コン層４にｐ型不純物であるボロンイオン（Ｂ+ ）を注
入したのちに、熱拡散する。次に、全面にＣＶＤ法でSi
O2膜を形成する。次いで、このSiO2膜をポリシリコン層
４のうち、のちにゲート電極となる領域と、保護ダイオ
ードのｐ型不純物拡散領域になる部分を被覆するように
パターニングして、ゲート電極となる領域を被覆するマ
スク５Ａと、ｐ型不純物拡散領域となる部分を被覆する
マスク５Ｂを形成する（図１２）。
【０００７】その後、このマスク５Ａ，５Ｂをマスクと
してｎ型不純物であるリンイオン（Ｐ+ ）を注入し、拡
散して、ポリシリコン層４内にｎ型不純物拡散領域を形
成し、既に形成したｐ型不純物拡散領域とｎ型不純物拡
散領域からなる保護ダイオード４Ａを形成する。次い
で、マスク５Ａ，５Ｂを除去し、ポリシリコン層４をパ
ターニングしてゲート電極４Ｂ，４Ｃを形成し、これを
マスクにしてｐ型不純物を注入してチャネル領域８を形
成し、引き続いてｎ型不純物を注入してソース領域９を
形成する。その後、ゲート電極４Ｂ，４Ｃを被覆し、か
つ保護ダイオード４Ａの一部を被覆するように第２の絶
縁膜６を形成し、これをマスクにしてｐ型不純物を注入
してボディ領域７を形成することにより、縦型パワーＭ
ＯＳＦＥＴを形成する。
してｎ型不純物であるリンイオン（Ｐ+ ）を注入し、拡
散して、ポリシリコン層４内にｎ型不純物拡散領域を形
成し、既に形成したｐ型不純物拡散領域とｎ型不純物拡
散領域からなる保護ダイオード４Ａを形成する。次い
で、マスク５Ａ，５Ｂを除去し、ポリシリコン層４をパ
ターニングしてゲート電極４Ｂ，４Ｃを形成し、これを
マスクにしてｐ型不純物を注入してチャネル領域８を形
成し、引き続いてｎ型不純物を注入してソース領域９を
形成する。その後、ゲート電極４Ｂ，４Ｃを被覆し、か
つ保護ダイオード４Ａの一部を被覆するように第２の絶
縁膜６を形成し、これをマスクにしてｐ型不純物を注入
してボディ領域７を形成することにより、縦型パワーＭ
ＯＳＦＥＴを形成する。
【０００８】次に、アルミをスパッタ法などで全面に形
成してパターニングして第１，第２の電極配線層１０
Ａ，１０Ｂを形成したのちに、全面に酸化膜等の絶縁膜
を形成し、パターニングして第３の絶縁膜１０Ｃを形成
することにより、図８に示すような半導体装置が完成す
る。
成してパターニングして第１，第２の電極配線層１０
Ａ，１０Ｂを形成したのちに、全面に酸化膜等の絶縁膜
を形成し、パターニングして第３の絶縁膜１０Ｃを形成
することにより、図８に示すような半導体装置が完成す
る。
【０００９】
【発明が解決しようとする課題】上記の製造方法によれ
ば、保護ダイオード４Ａを形成する際に、ポリシリコン
層４にｐ型の不純物とｎ型の不純物を注入して拡散する
必要があり、最初にポリシリコン層４にｐ型の不純物を
注入し、その後ｎ型不純物を注入するためのマスクとし
てＣＶＤ法によって酸化膜を形成してマスク５Ａ，５Ｂ
を形成する必要があった。
ば、保護ダイオード４Ａを形成する際に、ポリシリコン
層４にｐ型の不純物とｎ型の不純物を注入して拡散する
必要があり、最初にポリシリコン層４にｐ型の不純物を
注入し、その後ｎ型不純物を注入するためのマスクとし
てＣＶＤ法によって酸化膜を形成してマスク５Ａ，５Ｂ
を形成する必要があった。
【００１０】このマスクを形成するための工程が必要な
ため、工程数が増え、コストが高くなるので、この工程
を削減したいという要求があった。
ため、工程数が増え、コストが高くなるので、この工程
を削減したいという要求があった。
【００１１】
【課題を解決するための手段】本発明は上記従来の要求
に鑑み成されたもので図１に示すように、ポリシリコン
層内に一導電型不純物と逆導電型不純物とを注入するこ
とにより、ＭＯＳＦＥＴのゲート破壊を防止するための
保護ダイオードを形成する方法であって、半導体基板の
上にポリシリコン層を形成する工程と、前記ポリシリコ
ン層の全面に一導電型不純物を注入する工程と、前記ポ
リシリコン層に熱を加え、一導電型不純物を前記ポリシ
リコン層内に拡散させるとともに、前記ポリシリコン層
の表層に熱酸化膜を形成する工程と、前記熱酸化膜をパ
ターニングし、パターニングされた前記熱酸化膜をマス
クにして、前記ポリシリコン層内に逆導電型不純物を注
入し、これを拡散させることで前記保護ダイオードを形
成する工程とを有することを特徴とする半導体装置の製
造方法により、上記課題を解決するものである。
に鑑み成されたもので図１に示すように、ポリシリコン
層内に一導電型不純物と逆導電型不純物とを注入するこ
とにより、ＭＯＳＦＥＴのゲート破壊を防止するための
保護ダイオードを形成する方法であって、半導体基板の
上にポリシリコン層を形成する工程と、前記ポリシリコ
ン層の全面に一導電型不純物を注入する工程と、前記ポ
リシリコン層に熱を加え、一導電型不純物を前記ポリシ
リコン層内に拡散させるとともに、前記ポリシリコン層
の表層に熱酸化膜を形成する工程と、前記熱酸化膜をパ
ターニングし、パターニングされた前記熱酸化膜をマス
クにして、前記ポリシリコン層内に逆導電型不純物を注
入し、これを拡散させることで前記保護ダイオードを形
成する工程とを有することを特徴とする半導体装置の製
造方法により、上記課題を解決するものである。
【００１２】
【発明の実施の形態】以下で、本発明の実施形態に係る
半導体装置の製造方法について図面を参照しながら説明
する。図１は、一般の半導体装置（Ｎ型のＭＯＳＦＥ
Ｔ）の構造を示す断面図であって、図２〜図７は半導体
装置の製造方法を説明する断面図である。尚、Ｎ型をＰ
型に、Ｐ型をＮ型に変更することで、Ｐ型のＭＯＳＦＥ
Ｔについても実施可能である。
半導体装置の製造方法について図面を参照しながら説明
する。図１は、一般の半導体装置（Ｎ型のＭＯＳＦＥ
Ｔ）の構造を示す断面図であって、図２〜図７は半導体
装置の製造方法を説明する断面図である。尚、Ｎ型をＰ
型に、Ｐ型をＮ型に変更することで、Ｐ型のＭＯＳＦＥ
Ｔについても実施可能である。
【００１３】最初に本実施形態に係る半導体装置の構造
について以下で説明する。この半導体装置は、図１に示
すように、半導体基板１上に、縦形パワーＭＯＳＦＥＴ
と、そのゲート破壊を防止するための保護ダイオードが
形成されてなる装置である。この装置は、ｎ型の半導体
基板１１の一部に形成された第１の絶縁膜１２を有す
る。そしてその上に、ｐ型不純物、ｎ型不純物が交互に
拡散されたポリシリコン層からなり、後述の縦型パワー
ＭＯＳＦＥＴのゲート破壊を防止するための保護ダイオ
ード１４Ａが形成されている。また、保護ダイオード１
４Ａの上面の一部領域や、ゲート電極１８Ａ，１８Ｂを
被覆するように第２の絶縁膜１６が形成されている。
について以下で説明する。この半導体装置は、図１に示
すように、半導体基板１上に、縦形パワーＭＯＳＦＥＴ
と、そのゲート破壊を防止するための保護ダイオードが
形成されてなる装置である。この装置は、ｎ型の半導体
基板１１の一部に形成された第１の絶縁膜１２を有す
る。そしてその上に、ｐ型不純物、ｎ型不純物が交互に
拡散されたポリシリコン層からなり、後述の縦型パワー
ＭＯＳＦＥＴのゲート破壊を防止するための保護ダイオ
ード１４Ａが形成されている。また、保護ダイオード１
４Ａの上面の一部領域や、ゲート電極１８Ａ，１８Ｂを
被覆するように第２の絶縁膜１６が形成されている。
【００１４】さらに、第１の絶縁膜１２の形成領域以外
の半導体基板１１の表層の一部にｐ+ 型のボディ領域１
７が形成されており、このボディ領域１７の近傍にｐ型
不純物が拡散されることによりチャネル領域１９が形成
されている。その表層に、ｎ型不純物拡散によってソー
ス領域２０が形成されており、これらを被覆するように
第１の電極配線層２１Ａ，第２の電極配線層２１Ｂが形
成されている。
の半導体基板１１の表層の一部にｐ+ 型のボディ領域１
７が形成されており、このボディ領域１７の近傍にｐ型
不純物が拡散されることによりチャネル領域１９が形成
されている。その表層に、ｎ型不純物拡散によってソー
ス領域２０が形成されており、これらを被覆するように
第１の電極配線層２１Ａ，第２の電極配線層２１Ｂが形
成されている。
【００１５】また、第１，第２の電極配線層２１Ａ，２
１Ｂの一部を被覆するように第３の絶縁膜２２が形成さ
れており。上述の保護ダイオード１４Ａは、第２の電極
配線層２１Ｂを介して、不図示の部分でゲート電極１８
Ａ，１８Ｂに接続している。以下で、上記の半導体装置
の製造方法について図面を参照しながら説明する。ま
ず、図２に示すように、ｎ型の半導体基板１１を酸化
し、形成された酸化膜をパターニングして第１の絶縁膜
１２を半導体基板１１の上に形成する。
１Ｂの一部を被覆するように第３の絶縁膜２２が形成さ
れており。上述の保護ダイオード１４Ａは、第２の電極
配線層２１Ｂを介して、不図示の部分でゲート電極１８
Ａ，１８Ｂに接続している。以下で、上記の半導体装置
の製造方法について図面を参照しながら説明する。ま
ず、図２に示すように、ｎ型の半導体基板１１を酸化
し、形成された酸化膜をパターニングして第１の絶縁膜
１２を半導体基板１１の上に形成する。
【００１６】次に、のちにゲート絶縁膜となる絶縁膜１
３を形成し、図３に示すようにその上にポリシリコン層
１４を積層する。このとき、ポリシリコン層１４は、従
来よりも厚く形成しておく。具体的には、従来５０００
Å程度形成した場合には、本実施形態では１００００Å
程度形成しておく。次いで、図４に示すように、ポリシ
リコン層１４にｐ型不純物であるボロンイオン（Ｂ+ ）
を注入したのちに、熱拡散するが、このとき、酸素ガ
ス、水蒸気ガスの混合ガスに上記基板を晒し、温度１１
００度の条件で５０分間加熱する。
３を形成し、図３に示すようにその上にポリシリコン層
１４を積層する。このとき、ポリシリコン層１４は、従
来よりも厚く形成しておく。具体的には、従来５０００
Å程度形成した場合には、本実施形態では１００００Å
程度形成しておく。次いで、図４に示すように、ポリシ
リコン層１４にｐ型不純物であるボロンイオン（Ｂ+ ）
を注入したのちに、熱拡散するが、このとき、酸素ガ
ス、水蒸気ガスの混合ガスに上記基板を晒し、温度１１
００度の条件で５０分間加熱する。
【００１７】すると、ｐ型不純物のＢ+ がポリシリコン
層１４内に拡散されるとともに、ポリシリコン層１４の
表層が熱酸化されて、膜厚が５０００Å程度の熱酸化膜
１５が形成されることになる。次に、熱酸化膜１５を図
６に示すようにパターニングして、ポリシリコン層１４
のうち、のちにゲート電極となる領域と、保護ダイオー
ドのｐ型不純物拡散領域になる部分を被覆するようにパ
ターニングして、ｐ型不純物拡散領域となる部分を被覆
するマスク１５Ａと、ゲート電極となる領域を被覆する
マスク１５Ｂを形成する。
層１４内に拡散されるとともに、ポリシリコン層１４の
表層が熱酸化されて、膜厚が５０００Å程度の熱酸化膜
１５が形成されることになる。次に、熱酸化膜１５を図
６に示すようにパターニングして、ポリシリコン層１４
のうち、のちにゲート電極となる領域と、保護ダイオー
ドのｐ型不純物拡散領域になる部分を被覆するようにパ
ターニングして、ｐ型不純物拡散領域となる部分を被覆
するマスク１５Ａと、ゲート電極となる領域を被覆する
マスク１５Ｂを形成する。
【００１８】その後、このマスク１５Ａ，１５Ｂをマス
クにしてｎ型不純物であるＡｓイオンまたはリンイオン
（Ｐ+ ）を注入し、拡散して、ポリシリコン層１４内に
ｎ型不純物拡散領域を形成し、これとｐ型不純物拡散領
域とからなる保護ダイオード１４Ａを形成する。このよ
うに、本実施形態に係る半導体装置の製造方法によれ
ば、ポリシリコン層１４を厚く形成し、ｐ型不純物を注
入し、これをポリシリコン層１４内に拡散する工程にお
いて同時にポリシリコン層１４の表層を熱酸化して熱酸
化膜１５をその表層に形成し、これをパターニングして
ｎ型不純物注入の際のマスクとしている。
クにしてｎ型不純物であるＡｓイオンまたはリンイオン
（Ｐ+ ）を注入し、拡散して、ポリシリコン層１４内に
ｎ型不純物拡散領域を形成し、これとｐ型不純物拡散領
域とからなる保護ダイオード１４Ａを形成する。このよ
うに、本実施形態に係る半導体装置の製造方法によれ
ば、ポリシリコン層１４を厚く形成し、ｐ型不純物を注
入し、これをポリシリコン層１４内に拡散する工程にお
いて同時にポリシリコン層１４の表層を熱酸化して熱酸
化膜１５をその表層に形成し、これをパターニングして
ｎ型不純物注入の際のマスクとしている。
【００１９】このため、従来のようにポリシリコン層上
にＣＶＤ法などでSiO2膜を形成するという工程が不要に
なるので、製造工程の短縮化が可能になり、コストの低
減が可能になる。次に、図７の如くマスク１５Ａ，１５
Ｂを除去し、ポリシリコン層１４をパターニングしてゲ
ート電極１８Ａ，１８Ｂを形成し、これをマスクにして
ｐ型不純物を注入してチャネル領域１９を形成し、引き
続いてｎ型不純物を注入してソース領域２０を形成し、
ゲート電極４１８Ａ，１８Ｂを被覆し、かつ保護ダイオ
ード１４Ａの一部を被覆するように第２の絶縁膜１６を
形成し、これをマスクにしてｐ型不純物を注入してボデ
ィ領域１７を形成することにより、縦型パワーＭＯＳＦ
ＥＴを形成する。
にＣＶＤ法などでSiO2膜を形成するという工程が不要に
なるので、製造工程の短縮化が可能になり、コストの低
減が可能になる。次に、図７の如くマスク１５Ａ，１５
Ｂを除去し、ポリシリコン層１４をパターニングしてゲ
ート電極１８Ａ，１８Ｂを形成し、これをマスクにして
ｐ型不純物を注入してチャネル領域１９を形成し、引き
続いてｎ型不純物を注入してソース領域２０を形成し、
ゲート電極４１８Ａ，１８Ｂを被覆し、かつ保護ダイオ
ード１４Ａの一部を被覆するように第２の絶縁膜１６を
形成し、これをマスクにしてｐ型不純物を注入してボデ
ィ領域１７を形成することにより、縦型パワーＭＯＳＦ
ＥＴを形成する。
【００２０】次いで、アルミをスパッタ法などで全面に
形成してパターニングして第１，第２の電極配線層２１
Ａ，２１Ｂを形成したのちに、全面に酸化膜等の絶縁膜
を形成し、パターニングして第３の絶縁膜２２を形成す
ることにより、図１に示すような半導体装置が完成す
る。
形成してパターニングして第１，第２の電極配線層２１
Ａ，２１Ｂを形成したのちに、全面に酸化膜等の絶縁膜
を形成し、パターニングして第３の絶縁膜２２を形成す
ることにより、図１に示すような半導体装置が完成す
る。
【００２１】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、保護ダイオードを形成する
際に、ポリシリコン層を厚く形成し、一導電型不純物を
注入し、これをポリシリコン層内に拡散する工程におい
て同時にポリシリコン層の表層を熱酸化して熱酸化膜を
その表層に形成し、これをパターニングして逆導電型不
純物注入の際のマスクとしている。
体装置の製造方法によれば、保護ダイオードを形成する
際に、ポリシリコン層を厚く形成し、一導電型不純物を
注入し、これをポリシリコン層内に拡散する工程におい
て同時にポリシリコン層の表層を熱酸化して熱酸化膜を
その表層に形成し、これをパターニングして逆導電型不
純物注入の際のマスクとしている。
【００２２】このため、従来のようにポリシリコン層上
にＣＶＤ法などであらためて酸化膜を形成し、これをマ
スクとする工程が不要になるので、工程の短縮化が可能
になり、コストの低減が可能になる。
にＣＶＤ法などであらためて酸化膜を形成し、これをマ
スクとする工程が不要になるので、工程の短縮化が可能
になり、コストの低減が可能になる。
【図１】本発明の実施形態に係る半導体装置の構造を説
明する断面図である。
明する断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法
を説明する第１の断面図である。
を説明する第１の断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法
を説明する第２の断面図である。
を説明する第２の断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法
を説明する第３の断面図である。
を説明する第３の断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法
を説明する第４の断面図である。
を説明する第４の断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法
を説明する第５の断面図である。
を説明する第５の断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法
を説明する第６の断面図である。
を説明する第６の断面図である。
【図８】従来の半導体装置の構造を説明する断面図であ
る。
る。
【図９】従来の半導体装置の製造方法を説明する第１の
断面図である。
断面図である。
【図１０】従来の半導体装置の製造方法を説明する第２
の断面図である。
の断面図である。
【図１１】従来の半導体装置の製造方法を説明する第３
の断面図である。
の断面図である。
【図１２】従来の半導体装置の製造方法を説明する第４
の断面図である。
の断面図である。
【図１３】従来の半導体装置の製造方法を説明する第５
の断面図である。
の断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有山 詔 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 審査官 恩田 春香 (56)参考文献 特開 平９−45912（ＪＰ，Ａ) 特開 平４−184978（ＪＰ，Ａ) 特開 平９−260654（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/866
Claims (1)
- 【請求項１】 ポリシリコン層内に一導電型不純物と逆
導電型不純物とを注入することにより、ＭＯＳＦＥＴの
ゲート破壊を防止するための保護ダイオードを形成する
方法であって、 半導体基板の上にポリシリコン層を形成する工程と、 前記ポリシリコン層の全面に一導電型不純物を注入する
工程と、 前記ポリシリコン層に熱を加え、一導電型不純物を前記
ポリシリコン層内に拡散させるとともに、前記ポリシリ
コン層の表層に熱酸化膜を形成する工程と、 前記熱酸化膜をパターニングし、パターニングされた前
記熱酸化膜をマスクにして、前記ポリシリコン層内に逆
導電型不純物を注入し、これを拡散させることで前記保
護ダイオードを形成する工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29411597A JP3332825B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29411597A JP3332825B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135776A JPH11135776A (ja) | 1999-05-21 |
| JP3332825B2 true JP3332825B2 (ja) | 2002-10-07 |
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ID=17803492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29411597A Expired - Fee Related JP3332825B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3332825B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1102318B1 (en) * | 1999-11-17 | 2005-06-29 | Freescale Semiconductor, Inc. | Method of forming a diode for integration with a semiconductor device and method of forming a transistor device having an integrated diode |
| JP5867623B2 (ja) * | 2012-11-08 | 2016-02-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6301561B1 (ja) * | 2016-09-13 | 2018-03-28 | 新電元工業株式会社 | 半導体装置およびその製造方法 |
-
1997
- 1997-10-27 JP JP29411597A patent/JP3332825B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11135776A (ja) | 1999-05-21 |
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| JPS6288366A (ja) | 半導体装置の製造方法 |
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