JPS61252645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61252645A JPS61252645A JP60093857A JP9385785A JPS61252645A JP S61252645 A JPS61252645 A JP S61252645A JP 60093857 A JP60093857 A JP 60093857A JP 9385785 A JP9385785 A JP 9385785A JP S61252645 A JPS61252645 A JP S61252645A
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- JP
- Japan
- Prior art keywords
- groove
- nitrogen
- silicon substrate
- sio2
- type silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関するもので素子間分
離技術、特に相補型ＭＯＳトランジスタのウェルの分離
に関する。
離技術、特に相補型ＭＯＳトランジスタのウェルの分離
に関する。
素子分離に関する従来技術として選択酸化（Ｌａｃｏｓ
＞法が広く用いられているが、バーズピーり等の欠点を
有することから、従来の半導体装置の素子分離には不適
当であり、特にＣＭＯ８半導体装置のウェルの分離には
ほとんど効果なく、代わりに第２図に示す様に絶縁物を
半導体基板中へ埋設させる素子分離（ウェル分離）が着
目されている。
＞法が広く用いられているが、バーズピーり等の欠点を
有することから、従来の半導体装置の素子分離には不適
当であり、特にＣＭＯ８半導体装置のウェルの分離には
ほとんど効果なく、代わりに第２図に示す様に絶縁物を
半導体基板中へ埋設させる素子分離（ウェル分離）が着
目されている。
第２図に示す様にＣＭＯ８半導体装置のウェルの分離に
基板１１中に絶縁膜を介して多結晶シリコンを埋設した
絶縁（ウェル）分離では該多結晶シリコンの酸化（フィ
ールド酸化）が行なわれる。
基板１１中に絶縁膜を介して多結晶シリコンを埋設した
絶縁（ウェル）分離では該多結晶シリコンの酸化（フィ
ールド酸化）が行なわれる。
しかし、この酸化によってシリコン基板内には酸化膜成
長による体積膨張の応力が加わり、結晶欠陥が誘発され
る。結晶欠陥が生ずればそこでは接合リークが生じ、素
子特性を劣化させる。
長による体積膨張の応力が加わり、結晶欠陥が誘発され
る。結晶欠陥が生ずればそこでは接合リークが生じ、素
子特性を劣化させる。
（発明の目的）
本発明は前記の相補型ＭＯＳデバイスの問題に鑑みてな
されたもので、本発明の目的は、絶縁物埋込みによる素
子分離法の利点を失なうことなくかつ煩雑な工程を付加
することなく、しかも素子特性の劣化を防止し得る半導
体装置の製造方法を提供することにある。
されたもので、本発明の目的は、絶縁物埋込みによる素
子分離法の利点を失なうことなくかつ煩雑な工程を付加
することなく、しかも素子特性の劣化を防止し得る半導
体装置の製造方法を提供することにある。
本発明は、半導体基板主面にウェル分離用の溝を形成後
、溝内壁のシリコン基板中に酸素又は窒素をイオン注入
法により導入し、これによって、溝埋め込み、及び平坦
化、酸化等で生ずるシリコン基板への応力が原因となる
結晶欠陥の増殖作用を抑え、素子特性劣化を防止するも
のである。
、溝内壁のシリコン基板中に酸素又は窒素をイオン注入
法により導入し、これによって、溝埋め込み、及び平坦
化、酸化等で生ずるシリコン基板への応力が原因となる
結晶欠陥の増殖作用を抑え、素子特性劣化を防止するも
のである。
本発明の実施例を相補型ＭＯＳデバイスに関し、ウェル
分離のための溝の両側面に互いに相反する導電型の拡散
層が形成された場合を例にとり、第１図を参照して説明
する。
分離のための溝の両側面に互いに相反する導電型の拡散
層が形成された場合を例にとり、第１図を参照して説明
する。
第１図（ａ）に示すごとく、Ｎ型シリコン基板２１上に
酸化シリコンＳ ｉ Ｏ２２２を１μｍの膜厚で形成し
た後、図示しない写真蝕刻法により溝２３を形成すべき
領域のみＳ ｉ Ｏ２２２を開口し、該５ｉ０２２２を
マスクとしてＮ型シリコン基板２１を塩素ガスを主とし
た反応性イオンエツチングによって溝２３を５μｍの深
さで開口する。
酸化シリコンＳ ｉ Ｏ２２２を１μｍの膜厚で形成し
た後、図示しない写真蝕刻法により溝２３を形成すべき
領域のみＳ ｉ Ｏ２２２を開口し、該５ｉ０２２２を
マスクとしてＮ型シリコン基板２１を塩素ガスを主とし
た反応性イオンエツチングによって溝２３を５μｍの深
さで開口する。
次に該Ｓ ｉ Ｏ２２２をマスクとして、窒素を加速電
圧１００Ｋｖで１０１５３−２の条件でイオン注入法に
よりＮ型シリコン基板内へ導入し、窒素イオン注入１ｉ
２４を形成する（第１図（ｂ））。
圧１００Ｋｖで１０１５３−２の条件でイオン注入法に
よりＮ型シリコン基板内へ導入し、窒素イオン注入１ｉ
２４を形成する（第１図（ｂ））。
続いて、従来の周知技術と同様、ｉＭ ２３内にのみ熱
酸化膜２５を形成し、さらに多結晶シリコン２６を埋設
し平坦化を行ない、多結晶シリコン２６の表面にも熱酸
化膜２５を形成する（第１図（Ｃ））。
酸化膜２５を形成し、さらに多結晶シリコン２６を埋設
し平坦化を行ない、多結晶シリコン２６の表面にも熱酸
化膜２５を形成する（第１図（Ｃ））。
次に図示しない写真蝕刻法によりＮチャネル素子領域に
Ｐウェル２７を従来技術と同様に形成する（第１図（ｄ
））。
Ｐウェル２７を従来技術と同様に形成する（第１図（ｄ
））。
以下、従来技術に従いゲート電極２８、Ｎ＋拡散層２９
、Ｐ１拡散層３０、ｌ１間絶縁ＷＡ３１、電極配線３２
、表面保５ｆｆｌ！！３３を順次形成する（第１図（ｅ
））。
、Ｐ１拡散層３０、ｌ１間絶縁ＷＡ３１、電極配線３２
、表面保５ｆｆｌ！！３３を順次形成する（第１図（ｅ
））。
以上のようにして形成した半導体装置においては、溝近
傍のシリコン基板内に窒素濃度の高い領域２４が形成さ
れ、この領域では結晶欠陥の発生が抑制され、ＬＳＩ製
造プロセスで加わる熱応力等が溝近傍に加わっても、こ
の窒素を含む領域でストレスが緩和され、従来技術では
避けられなかった溝近傍の接合リークが防止できる。
傍のシリコン基板内に窒素濃度の高い領域２４が形成さ
れ、この領域では結晶欠陥の発生が抑制され、ＬＳＩ製
造プロセスで加わる熱応力等が溝近傍に加わっても、こ
の窒素を含む領域でストレスが緩和され、従来技術では
避けられなかった溝近傍の接合リークが防止できる。
尚、上記の実施例では、窒素のイオン注入を用いて説明
したが、酸素のイオン注入でも同様の効果を得ることが
できる。
したが、酸素のイオン注入でも同様の効果を得ることが
できる。
以上のように本発明によれば、素子分離法の利点を失な
うことなく、かつ煩雑な製造工程を付加することなく、
溝近傍の接合リークを防止することができ、従って素子
特性の劣化を防止できる。
うことなく、かつ煩雑な製造工程を付加することなく、
溝近傍の接合リークを防止することができ、従って素子
特性の劣化を防止できる。
第１図（ａ）〜（ｅ）は本発明一実施例の製造方法を示
す工程図、 第２図は従来の製造方法で得られた半導体装置を示すス
である。 ２１・・・Ｎ型シリコン基板、２２・・・５１０２．２
３・・・溝、２４・・・窒素イオン注入層、２５・・・
熱酸゛化膿、２６・・・多結晶シリコン、２７・・・Ｐ
ウェル層、２８・・・ゲート電極、２９・・・Ｎ＋拡散
層、３０・・・Ｐ＋拡散層、３１・・・層間絶縁膜、３
１・・・１１配線、３３・・・保護膜。 出願人代理人 猪 股 清 ６１ 図 ６１ 図 汽 ２ 図
す工程図、 第２図は従来の製造方法で得られた半導体装置を示すス
である。 ２１・・・Ｎ型シリコン基板、２２・・・５１０２．２
３・・・溝、２４・・・窒素イオン注入層、２５・・・
熱酸゛化膿、２６・・・多結晶シリコン、２７・・・Ｐ
ウェル層、２８・・・ゲート電極、２９・・・Ｎ＋拡散
層、３０・・・Ｐ＋拡散層、３１・・・層間絶縁膜、３
１・・・１１配線、３３・・・保護膜。 出願人代理人 猪 股 清 ６１ 図 ６１ 図 汽 ２ 図
Claims (1)
- シリコン半導体基板主面に素子間分離用の絶縁物埋め込
み層を形成する方法において、該絶縁物埋め込み用の溝
を半導体基板主面に形成後、前記溝内に絶縁物を埋め込
むに先立って該溝内壁の半導体基板中に酸素又は窒素を
イオン注入法により導入することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093857A JPS61252645A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093857A JPS61252645A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61252645A true JPS61252645A (ja) | 1986-11-10 |
Family
ID=14094095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093857A Pending JPS61252645A (ja) | 1985-05-02 | 1985-05-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61252645A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335627A (ja) * | 1995-06-07 | 1996-12-17 | Nittetsu Semiconductor Kk | 半導体装置およびその製造方法 |
| JPH0964164A (ja) * | 1995-08-24 | 1997-03-07 | Nittetsu Semiconductor Kk | 半導体装置およびその製造方法 |
| US6274919B1 (en) | 1995-06-07 | 2001-08-14 | Nippon Steel Semiconductor Corporation | Semiconductor device having a field-shield device isolation structure |
| KR20020053560A (ko) * | 2000-12-27 | 2002-07-05 | 박종섭 | 반도체 소자의 분리막 형성 방법 |
| KR100378190B1 (ko) * | 2000-12-28 | 2003-03-29 | 삼성전자주식회사 | 서로 다른 두께의 측벽 산화막을 갖는 트랜치아이솔레이션 형성방법 |
| JP2021044433A (ja) * | 2019-09-12 | 2021-03-18 | キオクシア株式会社 | 半導体記憶装置 |
-
1985
- 1985-05-02 JP JP60093857A patent/JPS61252645A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335627A (ja) * | 1995-06-07 | 1996-12-17 | Nittetsu Semiconductor Kk | 半導体装置およびその製造方法 |
| US6274919B1 (en) | 1995-06-07 | 2001-08-14 | Nippon Steel Semiconductor Corporation | Semiconductor device having a field-shield device isolation structure |
| JPH0964164A (ja) * | 1995-08-24 | 1997-03-07 | Nittetsu Semiconductor Kk | 半導体装置およびその製造方法 |
| KR20020053560A (ko) * | 2000-12-27 | 2002-07-05 | 박종섭 | 반도체 소자의 분리막 형성 방법 |
| KR100378190B1 (ko) * | 2000-12-28 | 2003-03-29 | 삼성전자주식회사 | 서로 다른 두께의 측벽 산화막을 갖는 트랜치아이솔레이션 형성방법 |
| JP2021044433A (ja) * | 2019-09-12 | 2021-03-18 | キオクシア株式会社 | 半導体記憶装置 |
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