CN100385680C - 金属氧化物半导体场效应晶体管及其制造方法 - Google Patents

金属氧化物半导体场效应晶体管及其制造方法 Download PDF

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Abstract

一种金属氧化物半导体场效应晶体管及其制造方法。该金属氧化物半导体场效应晶体管包括：位于基底上的高介电常数栅极介电质，以及位于该栅极介电质上的栅极电极，且栅极介电质突出于栅极电极外。栅极的每一侧形成有深源极和深漏极，其具有浅延伸区。深源极与深漏极区通过选择性原位掺杂外延法或离子注入法形成，延伸区通过选择性原位掺杂外延法形成。延伸区位于栅极下方并与栅极介电质接触。栅极介电质的材料以及其突出至栅极电极外的程度可以选择，以使外延及其相关步骤不会引发栅极电极与源极/漏极延伸区间发生桥接而导致的短路。

Description

金属氧化物半导体场效应晶体管及其制造方法
技术领域
本发明涉及一种MOSFET及其制造方法，特别是涉及一种具有高介电常数的栅极介电质以及通过原位掺杂选择性外延成长的源极/漏极延伸区的超浅结MOSFET及其制造方法。
背景技术
现有MOSFET(金属氧化物半导体场效应晶体管)通过向半导体层(例如SOI)或半导体主体(例如体硅)的有源区中注入适当杂质(impurity)来形成源极与漏极区，而介于上述源极与漏极区之间的区域即为沟道或本体(body)区。栅极位于沟道区的半导体上，该栅极包括一个栅极电极与一个栅极介电质，该栅极电极通过该栅极介电质而与该半导体隔离。施加适当的电信号至栅极电极可以选择性地允许或阻止源极与漏极之间的电流导通。
为了赋予MOSFET更高的电子可靠性(electricalreliability)，业界除了不断减少MOSFET的尺寸和/或增加其操作速度外，还同时尝试以下技术，例如：在增加掺杂物(dopant)活性的同时形成超浅结(ultra shallow junction，USJ)，以使沟道区的块电阻(sheet resistance)不致增加；利用外延技术(epitaxial technique)形成高掺杂量的源极与漏极，且形成上述源极与漏极的高掺杂延伸区以减低存在于半导体-源极/漏极界面的电阻；利用外延技术以获得位于沟道区适当的压缩或拉伸应力；以及利用高介电常数材料的薄层，例如具有大于约3.9的介电常数(dielectric constant)或相对介电常数(relative permittivity)为栅极介电质，取代介电常数约为3.9或更小的一般氧化层，以避免栅极电极与沟道区之间的隧穿漏电流(tunneling leakage)。
为了生产上述更小、更快的MOSFET，利用外延技术形成源极和漏极，并且具有薄栅极氧化物，但其最大问题在于外延相关工艺可能对栅极氧化物造成损坏，而上述损坏将导致栅极电极对源极延伸区或漏极延伸区发生桥接(bridging)，进而导致短路。这类损坏主要是由上述产生源极、漏极或其延伸区的外延工艺实施前的清洗流程或选择性外延工艺所导致，它会在上述选择性外延成长的源极与漏极和/或其延伸区形成后引起过度栅极漏电流以及元件故障。
本发明主要为了解决关于工艺中采用原位掺杂选择性外延源极/漏极延伸区以及高介电常数栅极介电质的超浅结MOSFET所引起的相关问题，包括栅极漏电流、栅极对源极延伸区或栅极对漏极延伸区的桥接而导致的短路现象等问题。
发明内容
有鉴于此，本发明的目的在于提供一种半导体元件，例如MOSFET，且较佳为具有超浅结的MOSFET，其具有一个高介电常数的栅极介电质、一个源极和一个漏极，以及通过原位掺杂选择性外延(in-situ doped selective epitaxy)成长技术所形成的上述源极与漏极的延伸区。较佳情况下，源极和漏极深，而源极和漏极的延伸区浅。本发明还提供一种制造上述MOSFET的方法，其排除或改善了介于栅极电极与源极/漏极延伸区由于外延成长前置步骤和/或外延成长步骤所导致的漏电流。
为了实现上述目的，本发明提供一种MOSFET，包括：一个半导体基底以及一个位于该半导体基底上的栅极，该栅极包括一个栅极电极以及一个栅极介电质的堆迭。该栅极介电质堆迭至少包括一层高介电常数层，通常，该栅极介电质堆迭除了该高介电常数层外，其下方还设计有一层缓冲界面层(通常采用氧化硅SiO2或含氮二氧化硅SiOxNy)，用于增加传导电子/空穴的迁移速度(但该缓冲介面层在某些设计中可以省略)。有别于传统设计，本发明的该高介电常数层突出于栅极电极外。上述MOSFET还包括形成于栅极相对侧的源极与漏极，以及通过选择性原位掺杂外延法分别形成的浅源极延伸区与浅漏极延伸区。
为了实现上述目的，本发明还提供一种MOSFET，包括：一个半导体基底以及一个位于该半导体基底上的栅极，该栅极包括一个栅极电极以及一个栅极介电质的堆迭。该栅极介电质堆迭至少包括一层高介电常数层，通常，该栅极介电质堆迭除了该高介电常数层外，其下方还设计有一层缓冲界面层(通常采用氧化硅SiO2或含氮二氧化硅SiOxNy)，用于增加传导电子/空穴的迁移速度(但该缓冲介面层在某些设计中可以省略)。有别于传统设计，本发明的该高介电常数层突出于栅极电极外，作为抵抗刻蚀、清洗、外延步骤以及外延相关步骤工艺中造成损害的保护阻挡(protective barrier)层。上述MOSFET还包括形成于栅极相对侧的源极与漏极，以及通过选择性原位掺杂外延法分别形成的浅源极延伸区与浅漏极延伸区。
本发明所述的MOSFET，所述高介电常数层的介电常数约大于3.9。
本发明所述的MOSFET，所述高介电常数层与所述基底之间设置有一个缓冲界面层。
本发明所述的MOSFET，所述高介电常数层用来抵抗栅极电极上选择性原位掺杂外延法、氢氟酸浸洗、清洗、湿刻蚀以及干刻蚀所造成的有害影响。
本发明所述的MOSFET，所述源极和所述漏极通过离子注入法或选择性原位掺杂外延法形成。
本发明所述的MOSFET，所述源极和所述漏极通过选择性原位掺杂外延法形成，并且包括掺杂硅、硅-锗、硅-碳、硅-锗-碳或化合物半导体。
本发明所述的MOSFET，所述源极和所述漏极的最高表面大约与所述基底的上表面共平面。
本发明所述的MOSFET，所述源极和所述漏极的最高表面比所述基底的上表面高。
本发明所述的MOSFET，所述浅源极延伸与浅漏极延伸的未端位于所述栅极电极周边部分的下方。
为了实现上述目的，本发明还提供一种MOSFET的制造方法。首先，在半导体基底上沉积一个栅极介电质堆迭，该栅极介电质堆迭至少包括一层高介电常数层。通常，该栅极介电质堆迭除了该高介电常数层外，其下方还设计有一层缓冲界面层(通常采用氧化硅SiO2或是含氮二氧化硅SiOxNy，但该缓冲介面层在某些设计中可以省略)，并且在该高介电常数层上沉积一个导电层。然后，图形化上述层别以形成一个栅极，其具有一个位于栅极介电质堆迭上的栅极电极，该栅极介电质堆迭的宽度比栅极电极大，因此，该栅极介电质堆迭突出于栅极电极外。接着，在栅极电极的侧边、该栅极介电质突出部分以及基底上形成一个第一隔离层，其距离该栅极电极有一个距离，然后刻蚀部分未覆盖该第一隔离层的基底以在该基底中形成第一深凹陷处。接下采，通过选择性原位掺杂外延法在上述第一深凹陷处分别形成源极区与漏极区，然后移除第一隔离层，并且在栅极电极侧边与上述栅极介电质突出部分形成一个第二隔离层。经上述步骤之后，刻蚀上述源极、漏极、以及包括位于栅极介电质突出部分的下方的基底在内的基底，以于其中形成一个第二浅凹陷处。最后，通过选择性原位掺杂外延法在上述的第二浅凹陷处形成浅源极与浅漏极延伸区，以使上述浅源极与浅漏极延伸区的末端位于栅极介电质堆迭的下方并与其接触。
本发明所述的制造MOSFET的方法，所述高介电常数介电质的介电常数约大于3.9。
本发明所述的制造MOSFET的方法，所述高介电常数介电质与所述基底之间设置有一个缓冲界面层。
本发明所述的制造MOSFET的方法，图形化所述导电层与高介电常数层以形成所述栅极电极和栅极介电质的步骤包括：图形化所述导电层以形成栅极电极；在所述栅极电极的侧边形成一个偏移隔离层；以及刻蚀裸露的所述高介电常数层。
本发明所述的制造MOSFET的方法，通过选择所述高介电常数层的组成及栅极介电质位于所述栅极电极外的突出部分，避免由于所述栅极电极与所述浅源极和浅漏极延伸部分桥接而导致的短路。
本发明所述的制造MOSFET的方法，包括：所述源极和漏极具有相同的第一组成；所述浅源极和浅漏极延伸具有相同的第二组成；以及所述第一组成与所述第二组成是相同的或不同的。
为了实现上述目的，本发明还提供一种MOSFET的制造方法。首先，在半导体基底上沉积一个栅极介电质堆迭，该栅极介电质堆迭至少包括一层高介电常数层。通常，该栅极介电质堆迭除了该高介电常数层外，其下方还设计有一层缓冲界面层(通常采用氧化硅SiO2或是含氮二氧化硅SiOxNy，但该缓冲介面层在某些设计中可以省略)，并且在该栅极介电堆迭上沉积一个导电层。然后，图形化上述导电层与高介电常数层以分别形成一个栅极电极与一个栅极介电质。上述栅极介电堆迭的宽度比栅极电极大，因此，栅极介电质突出于栅极电极外。接着，在栅极电极的侧边、栅极介电质突出部分上形成一个第一隔离层，然后刻蚀包括位于栅极介电质突出部分的下方的基底在内的基底，以在上述基底中形成第一浅凹陷处。接下来，通过选择性原位掺杂外延法在上述第一浅凹陷处分别形成浅源极与浅漏极的延伸区；  然后移除上述第一隔离层，并且在与栅极电极距离一个距离处的栅极电极侧边、栅极介电质突出部分上和浅源极与浅漏极延伸区上形成一个第二隔离层。最后，在基底的未覆盖上述第二隔离层的部分中形成源极与漏极。
本发明所述的制造MOSFET的方法，形成源极和漏极的步骤包括通过离子注入至所述延伸以及所述基底来形成所述源极和漏极。
本发明所述的制造MOSFET的方法，形成源极和漏极的步骤包括经所述延伸至所述基底中刻蚀出一个第二深凹陷处，然后通过原位掺杂外延法在该第二深凹陷处分别形成一个源极和一个漏极。
本发明提供的MOSFET及其制造方法，栅极介电质采用高介电常数材料，并且其宽度比栅极电极大，即突出于栅极电极，因而能够放置栅极电极与其下方边缘的源极/漏极延伸区形成桥接而导致的短路现象，并且增进外延步骤的工艺稳定性。
附图说明
图1是现有技术中一个MOSFET的剖面侧视图。
图2是本发明MOSFET的一个剖面侧视图。
图3是本发明MOSFET的局部放大图。
图4A至图4I用来说明图2和图3所示的MOSFET元件的工艺步骤。
图5A至图5F是图4的两个替代形成的工艺步骤。
具体实施方式
为使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出较佳实施例，并结合附图加以详细说明。
在本发明的较佳实施例中，MOSFET具有一个半导体基底，这里所指的基底包括绝缘基底上有一个半导体层(例如SOI)或者半导体块材本体(bulk)。本领域技术人员应知，与n型和p型金属氧化物半导体(MOS)元件一样，“MOSFET”包括一个或一个以上的晶体管、存储单元(memory cell)以及其他类似的半导体元件。基底可以包括任何合适的半导体材料，通常包括硅、硅-锗、硅-碳以及锗。
基底的有源区界定于源极与漏极之间，上述源极与漏极通过形成于基底上表面的栅极来隔离。沟道区域位于源极与漏极间之基底中。栅极包括一个栅极介电质堆迭，其位于基底上，以及一个栅极电极，其位于该介电质堆迭上方。上述栅极电极可以是金属(包括铜、金、银、钨、钽、铝、镍、钌、铑、钯、铂、钛或钼)，金属化合物，例如适当的金属氮化物(例如氮化钛或氮化钽)，还可以是金属硅化物(例如钴硅化物、镍硅化物或钛硅化物)。上述栅极电极还可以是导电材料，例如多晶硅或多晶硅-锗。
上述栅极介电质堆迭至少包括一层高介电常数层；通常，这层栅极介电质堆迭除了具有该高介电常数层外，其下方还设计有一层缓冲界面层(通常采用氧化硅SiO2或是含氮二氧化硅SiOxNy，然而该缓冲介面层在某些设计中可以省略)。该高介电常数材料的介电常数(相对介电常数)大于3.9(常见的高介电常数材料其介电常数都大于10)，因而其抗刻蚀能力极佳，可作为保护层以及刻蚀阻挡层。这样，该相当薄的高介电常数材料可以作为保护或刻蚀阻挡工具，用以抵抗外延前置工艺和/或外延相关工艺步骤中所形成的腐蚀和其他有害影响，例如外延步骤中的清洗(包括氢氟酸的浸洗)、选择性外延刻蚀剂的侵蚀以及其他在源极与漏极及其浅延伸区的外延前置工艺和/或外延工艺中所受的影响。
合适以及较佳的高介电常数材料包括：金属氧化物、金属氮化物、金属硅酸盐(silicate)、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物(oxynitride)、金属铝酸盐(aluminate)、硅酸锆、铝酸锆、氧化铪、氧化锆、氮氧化铪、氮氧化锆、硅酸铪、硅酸锆、氮氧硅铪(HfSixOyNz)、氮氧硅锆(ZrSixOyNz)、氧化铝、氧化钛、氧化钽、氧化镧、氧化铈、硅酸铋(Bi4Si2O12)、氧化钨、氧化钇、铝酸镧、钡硅钛酸盐(Ba1-xSixTiO3)、钛酸铅(PbTiO3)、钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、锆酸铅(PbZrO3)、钛酸铅锶(PST)、铌锌酸铅(PZN)、钛酸铅锆(PZT)、铌酸铅镁(PMN)，以及其中相混合或堆迭的组合。由于许多其他无机高介电常数材料可以用来抵抗多数现有刻蚀方法，因此可用于作为在选择性外延步骤中抵抗毁损，以及避免栅极电极对源极/漏极延伸区产生桥接而导致短路的高介电常数层的极佳的备选材料。
上述高介电常数层具有一个侧向延伸或比栅极电极大的长度或宽度，即部分高介电常数层沿着基底上表面突出或延伸于栅极电极的周围或侧边外。也就是说，上述高介电常数层的长度或宽度如果从上方或下方看(即与高介电常数层以及基底的平面相垂直的方向)，其比栅极电极大。
在较佳实施例中，如本领域技术人员所熟知，源极与漏极主要通过离子注入法形成。另外，还可以通过适于制造超浅结元件的选择性原位掺杂外延步骤形成。当使用外延工艺时，首先在基底中形成凹陷处，然后在其中原位外延形成经适当掺杂的源极与漏极。在某些实施例中，上述源极与漏极的较佳组成包括硅、硅-锗、硅-碳，或者是同价或不同价的化合物半导体，例如I-VII、II-VI、III-V或IV-IV族化合物。上述材料可用于形成源极与漏极区，以便在基底的沟道区产生可选的压缩或拉伸应力。
如果使用原位掺杂外延法形成与源极与漏极区域材料相同或相异的个别接触的浅源极与漏极延伸区域，其位置在栅极介电质堆迭的突出或延伸部分的下方，且介于源极与漏极区域之间。上述延伸区的闲置或上表面与栅极介电质堆迭的突出部分的下表面相接触；而较佳的设计则是上述浅源极与漏极延伸区域延伸至栅极介电质堆迭的突出部分的边缘内，且位于栅极电极周围部分的下方。选择适当的栅极电极与其下方部分的重迭程度(垂直于基底的方向)以得到所需的覆盖电容(overlaycapacitance)和串联沟道电阻(series channel resistance)，使得该半导体元件能够获得最佳性能和较佳的短沟道效应(short channel effect)。沟道区域位于上述源极与漏极之间，并且位于上述浅源极与漏极延伸区域之间，以及栅极介电质堆迭的下方。
在一些实施例中，源极与漏极通常与基底的上表面为共平面；在另一些实施例中，源极与漏极可以突起或提高，以使源极与漏极的上方提高至基底的上表面之上；还有一些实施例，因为某些刻蚀工艺造成的凹陷(recess)(例如，隔离层刻蚀时所造成的凹陷)，源极与漏极的表面可能低于基底的上表面。在某些实施例中，源极、漏极以及其个别的延伸区包括相同材料的组成，而在另一些实施例中，源极/漏极的组成材料可以与其延伸区不同。
在方法方面，本发明提供制造具有上述结构的MOSFET的方法。
首先参考图1，其显示的是美国第6,504,214号专利(以下简称′214号专利)中的MOSFET10。图1引自′214号专利的图1，该MOSFET或其他半导体元件10形成于一个基底12中或其上。元件10可以是MOSFET用于互补式金属氧化物半导体或其他类型集成电路的制造中，且元件10也可以采取其他类型的晶体管、存储单元或其他类型的半导体元件。复合元件10，其包括NMOS和/或PMOS元件10，可以在基底12上形成，并通过隔离区域14而隔离。
元件10包括基底12的有源区16，如图所示，基底12可以是块状形式，并且包括硅、硅-锗、锗或其他半导体本体。如果希望制造SOI结构，则基底12可以由硅、硅-锗或其他半导体材料的半导体薄膜位于一个绝缘材料的层别(未示)上而构成，该绝缘材料层可以是埋藏氧化层(buried oxide，BOX)。对于后者，绝缘材料层是在另一个半导体晶片上形成的。
有源区16包括一个源极18、一个漏极20，以及一个位于上述源极18与漏极20之间的栅极22。源极18与漏极20通过原位掺杂选择性低温外延技术形成，且其上方部分突出至基底12的平面。
栅极22包括一个相当厚的栅极电极24，且其下方为高介电常数层26，上述高介电常数层26将栅极电极24与基底12隔离。如′214专利所示，高介电常数层26可位于中间缓冲界面层(intervening buffer interface)27上，而该缓冲界面层27可以依次位于基底12之上。根据′214专利第6栏第29至32行，高介电常数层26与缓冲界面层27(如果有)通过图形化与栅极电极24具有相同范围；而在其第1栏第62至64行中，则说明了其是通过移除在栅极电极外的侧边延伸的部分高介电常数层而形成的。
基底12中定义有介于源极18与漏极20之间的沟道28。沟道28的导电通过施加于栅极电极24的电信号来控制。栅极电极24可以是金属、含有金属的化合物、半导体或者金属硅化物。上述金属可以是钨、钽、铝、镍、钌、铑、钯、铂、钛及钼；上述含有金属的化合物可以包括氮化钛或氮化钽；上述半导体可以是多晶硅或多晶硅-锗。如果上述栅极电极24是半导体，则可以通过金属硅化(siliciding)栅极电极24来形成导电栅极接触29。可以采用类似方法形成源极18与漏极20的导电接触30。
在′214专利中，上述介于高介电常数层26与基底12的缓冲界面27的功能包括：a)防止原子自高介电常数层26扩散和/或渗透至基底12；以及b)防止该高介电常数层26与基底12发生反应。上述每个功能或两者均可能导致位于沟道28中的载流子迁移速率(mobility)的降低。
高介电常数层26是高介电常数材料或高介电常数材料的多层重叠。在′214专利中，“高介电常数”是指高介电常数层26的材料具有大于10的相对介电常数或介电常数，并且′214专利中记载的较佳高介电常数材料包括：金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化铪、氧化锆、氮氧化铪、氮氧化锆、硅酸铪、硅酸锆、氮氧硅铪、氮氧硅锆、氧化铝、氧化钛、氧化钽、氧化镧、氧化铈、硅酸铋、氧化钨、氧化钇、铝酸镧、钡硅钛酸盐、钛酸铅、钛酸钡、钛酸锶、锆酸铅、钛酸铅锶、铌锌酸铅、钛酸铅锆、铌酸铅镁、以及其相混合或堆迭的组合，且均具有大于10的介电常数。两种或三种金属氧化物的组合与一个介电常数大于20的铁电材料。在′214专利中，还记载了高介电常数层26可以是介电常数小于10的标准介电常数(standard k)材料，例如氧化硅、氮氧化硅以及氮化硅。
在′214专利中，记载了较佳高介电常数的高介电常数层26，由于其能减低在源极18/漏极20以及栅极电极24之间所产生的电流泄漏，因此可以建立一个适当的电容(capacitance)，并且除此之外还能改善元件10的可靠性。
在栅极22的侧壁形成一个偏移隔离层(liner)31，其有助于在元件10的制造过程中将栅极22与源极18和漏极20隔离。该偏移隔离层31可以是相当厚的氧化硅或其他氧化物。
位于偏移隔离层31上的侧壁是隔离层(sidewall spacer)32。该隔离层32与隔离区域14间的位置，是通过外延法形成的源极18与漏极20区域。隔离层32可以是氧化物(例如氧化硅)、氮化物(例如为氮化硅)或者复合式隔离物(composite spacer)，例如氧化物/氮化物、氧化物/氮化物/氧化物或氮化物/氧化物/氮化物。
源极18与漏极20分别位于通过选择性刻蚀偏移隔离层-隔离层31-32与隔离区域14间的区域而在基底12中所形成的相对凹陷处38与40中。较佳情况下，源极18与漏极20位于隔离区域14与偏移隔离层31-隔离层32之间通过硅或硅-锗的低温选择性外延法而形成的个别的凹陷处38与40中。适当的掺杂物种(N-型或P-型)可以通过现有技术将其引入至源极18与漏极20中。一般N-型的掺杂物包括锑、磷以及砷；而一般P-型的掺杂物则包括硼、镓以及铟。
美国第6,512,269号专利(以下简称′269专利)记载了一种类似于′214专利的元件。′269专利的元件包括一个具有相当厚的标准介电常数材料的栅极介电质。源极与漏极具有个别较浅的延伸区，而其与基底共平面。上述源极与漏极以及其延伸区利用离子注入法而非低温外延法形成，其浅延伸区则延伸于栅极介电质下方，与栅极电极共同侧向延伸。
美国第6,555,879号专利(以下简称′879专利)记载了另一源极/漏极延伸区域位于栅极的栅极介电质下方的元件。′879专利中元件的栅极介电质是相当厚的标准介电常数材料，并且延伸于栅极电极的周边外，然而，源极、漏极以及其个别延伸区并非位于基底的凹陷处，且通过硅化(siliciding)基底而形成，并非利用低温原位掺杂选择性外延法，其源极/漏极不与基底共平面。
根据本发明的元件，例如MOSFET100，在图2和图3中显示。MOSFET100的各部分与图1中的元件10相对应，并通过三个数字表示，第一个数字是1或2，后面两个数字对应于图1中的相同或相似部分。
高介电常数层126用来作为栅极介电堆迭的一个主要部分，其延伸或突出部分200延伸或突出于栅极122的栅极电极124外或者侧向远离，在后面将对其详细说明。该结构(高介电常数层126以及其延伸或突出部分200)高度抗刻蚀，并可避免在不同工艺步骤中造成损害，例如在外延前的清洗步骤或氢氟酸的浸洗(移除氧化物)、选择性刻蚀以及外延工艺中。高介电常数层126及其延伸或突出部分200的保护功能可用于改善或避免栅极电极124对源极延伸区148以及栅极电极124对漏极延伸区150的桥接而导致的短路现象及其所伴随引发的漏电流现象。高介电常数层126及其延伸或突出部分200在处理或制造元件100的过程中被作为保护阻挡层，特别是介于高介电常数层126的下方边缘以及源极与漏极延伸处148与150上方的接近处。
在′214专利中，用以界定凹陷处38与40以及源极18与漏极20的沉积处的偏移隔离层-隔离层31-32可以通过一个初始且暂时性的隔离层131(图4)而取代，并在源极118和漏极120外延成长后移除。在源极延伸区148和漏极延伸区150外延形成前，形成一个永久性的偏移隔离层-隔离层232于栅极122侧边，并且延伸于栅极122外的高介电常数层126延伸或突出部分200的上方。换句话说，在本发明中，上述暂时性隔离层131在用完后可以被移除。将其移除后，接着再形成永久性的偏移隔离层-隔离层232，并暴露出基底112与源极118和漏极120的上方以刻蚀及外延沉积其延伸区域148及150。上述永久性偏移隔离层-隔离层结构232界定了即将发生刻蚀底切(undercut)138a与140a的区域，即位于高介电常数层126下方基底112的凹陷处，并通过原位掺杂外延沉积法在其中形成延伸区148与150，详细内容将在后面加以说明。如上所述，高介电常数层126及其延伸或突出部分200可用来避免栅极电极124与源极延伸区148和漏极延伸区150发生桥接导致短路，上述延伸区域148与150不仅沿高介电常数层126及其延伸或突出部分200下方而延伸，并且延伸于部分栅极电极124的下方。
由于在较佳实施例中利用外延步骤以形成源极118/漏极120及其延伸区148/150，因此，本领域技术人员应能知道本发明所述结构和方法的效果：其可对沟道区域128中形成拉伸或压缩应力，以增大电子或空穴的迁移速率。
现参照图4A至图4I，其用来说明制造图2和图3所示元件100的较佳制造方法及其步骤。
如图4A所示，在步骤300中，提供一个半导体基底112，该半导体基底112较佳利用现有方法掺杂N-型或P-型掺杂物。接着，在步骤304中按照现有技术形成隔离区域114以决定一个或一个以上的有源区116的范围，较佳采用浅沟槽隔离法(shallowtrench isolation，STI)或其他现有技术形成隔离区域114。
在步骤306中，接着将高介电常数层126(用于栅极介电堆迭的一个主要部分)形成于基底112上，并可设置于缓冲界面层127之上。如图4B所示，在步骤308中，沉积一个适当材料层于上述高介电常数层126上，然后通过掩膜(mask)或图形化光刻胶层以及湿式或干式化学刻蚀而图形化，从而形成栅极电极124。在步骤310中(图4C)，栅极介电质通过图形化以产生高介电常数层126，并且其延伸或突出部分200延伸于栅极电极124外。上述步骤可先通过将具有厚度相当或接近于延伸或突出自栅极电极124外的高介电常数层126的抗刻蚀偏移隔离层212覆盖于栅极电极124的侧边，然后再刻蚀上述高介电常数层126。
如图4D所示，步骤312将形成暂时性的隔离层131，例如通过现有的沉积及刻蚀技术以形成一个合适材料，例如氧化硅、氮化物或者功能相近的绝缘材料。上述暂时性隔离层131可以在形成高介电常数层126的偏移隔离层212后形成，也可以在移除偏移隔离层212后形成。无论如何，暂时性隔离层131位于栅极电极124的侧边，且保护着高介电常数层126的延伸或突出部分200的外围。步骤312所示的偏移隔离层212是可选的(optional)，其可被移除并且由暂时性隔离层131的部分所取代，如步骤316中所示(图4E)。
在步骤316中，利用适当的刻蚀剂将介于暂时性隔离层131与隔离区域114间的基底112部分移除，以产生相对于源极118与漏极120的个别凹陷处138与140。形成凹陷处时，其还可能将栅极电极124的部分上表面移除，因而栅极电极124将轻微凹陷并具有低于上述暂时性隔离层131所界定的上方平面。接着，在图4F的步骤318中，源极118与漏极120将分别形成于其所对应的凹陷处138与140。在较佳实施例中，源极118与漏极120通过低温选择性外延沉积一个合适材料而形成，例如硅、硅锗、碳化硅(SiC)、硅锗碳(SiGexCy)或化合物半导体，其具有源极118和漏极120经原位掺杂，当其沉积时偕同合适的掺杂物种。同时，外延层214还可形成于栅极电极124上。图4G的步骤320中，移除暂时性隔离层131，然后在步骤322中，在栅极电极124的侧边形成一个永久性偏移隔离层231。上述永久性偏移隔离层231以及层别214可保护栅极电极124免于受到后续步骤的影响，该永久性偏移隔离层231位于先前所形成的高介电常数层126的延伸或突出部分200上。
接下来，如图4H所示，在步骤324中，选择性刻蚀源极118和漏极120以及基底112以移除其中的部分，该刻蚀步骤薄化了源极118和漏极120并将基底112底切，因而在基底112以及高介电常数层126的延伸或突出部分200间形成延伸区148与150的相对凹陷处138a与140a。最后，以与形成源极118和漏极120的选择性原位掺杂外延相同或相似的步骤来形成位于凹陷处138a与140a中的延伸区148与150，并且覆盖于源极118与漏极120，如图4I中的步骤326所示。这样，源极118与漏极120可分别与其上方部分或浅源极延伸148与浅漏极延伸150结合。源极118与漏极120可包括相同或不同的材料。此外，浅延伸区148与150可包括与源极118与漏极120相同或不同的材料。
在图2至图4中，源极结构118/148与漏极结构120/150与基底112共平面，该结构称为“未凸起(non-raised)”结构；如本领域技术人员所熟知，源极延伸区148和漏极延伸区150还可以使其提高至基底上方(如图2图中虚线236处所指)或降至低于基底上方，而后者称为突起或下凹结构。
具有高介电常数层126的延伸或突出部分200的元件可用以避免栅极电极124与源极延伸区148和漏极延伸区150之间发生桥接而导致的短路，而这种短路是传统类似工艺的最大问题。因此，本发明采用其延伸或突出部分200用以改善桥接导致的短路现象，并增进外延步骤的工艺稳定性(robustness)。根据现有理论可知，高介电常数层126及其延伸或突出部分200抵抗刻蚀侵袭的能力极强，可用于保护在形成凹陷处138a与140a中的有害影响以及用以产生延伸区148及150的外延步骤的影响，因而足以防止栅极电极124与其下方边缘的源极延伸区148和漏极延伸区150的区域形成桥接导致的短路。此外，现有技术仅利用偏移隔离层31/隔离层32在栅极22的侧边，且不具有延伸或突出部分200以容许刻蚀和/或外延步骤以侵袭高介电常数层26的边缘，因而存在潜在的漏电流隐患。
图5A至图5F用来说明图4中步骤312至326的两个替代方法，以制造与图2和图3中的与MOSFET相似的MOSFET100′与100″。
在图5A的步骤400中，根据需要，高介电常数层126可以包括缓冲界面层127，而栅极电极124则通过沉积和图形化而形成，前者的宽度比后者大，且高介电常数层126的延伸或突出部分200突出至栅极电极124的周边外。暂时性隔离层131′已先形成以覆盖栅极电极124的侧边和延伸或突出部分200的上方。浅凹陷处138a′与140a′通过刻蚀基底112表面形成，实行刻蚀步骤以使在基底112表面形成底切，且浅凹陷处138a′与140a′延伸于高介电常数层126的延伸或突出部分200的下方，并且距栅极电极124的下方一个可选距离。暂时性隔离层131′以及高介电常数层126及其延伸或突出部分200在刻蚀过程中遮蔽了栅极电极124。
在图5B的步骤402中，施加选择性原位外延法以在浅凹陷区138a′与140a′中形成浅延伸区148′与150′。因此，上述浅延伸区148′/150′位于延伸或突出部分200以及栅极电极124边缘的下方。在步骤402与404之间，将上述暂时性隔离层131′移除，且在图5C的步骤404中，形成永久性隔离层231′以覆盖于栅极电极124侧边、高介电常数层126的延伸或突出部分200以及浅延伸区148′与150′一个选定区域及其下方的基底112。
在图5D的步骤406中，源极118′与漏极区120′如箭头所示，通过离子注入法注入至裸露的浅延伸区148′与150′以及基底112中而形成，从而形成MOSFET100′。上述永久性隔离层231′界定并且限制了上述部分118′与120′至栅极122的范围。
步骤408与410是步骤406的替换选择。在图5E的步骤408中，深凹陷处138′与140′穿越未覆盖永久性隔离层231′的浅延伸区148′与150′部分，并且深至基底112中而形成。最后，在图5F的步骤410中，源极与漏极部分118″与120″通过选择性原位外延法形成于深凹陷处138′与140′中而形成MOSFET100″
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
10：MOSFET                         20：漏极
12：基底                           22：栅极
14：隔离区域                       24：栅极电极
16：有源区                         26：高介电常数层
18：源极                           27：缓冲界面层
28：沟道                       138：源极凹陷处
29：导电栅极接触               138′：深凹陷处
30：源极与漏极的导电接触       188a：源极延伸区凹陷处
31：偏移隔离层                 138a′：浅凹陷处
32：隔离层                     140：漏极凹陷处
38：源极凹陷处                 140′：深凹陷处
40：漏极凹陷处                 140a：漏极延伸区凹陷处
100、100′、100″：MOSFET      140a′：浅凹陷处
112：基底                      148：源极延伸区
114：隔离区域                  148′：浅源极延伸
116：有源区                    150：漏极延伸区
118、118′、118″：源极        150′：浅漏极延伸
120、120′、120″：漏极        200：高介电常数层延伸或突
122：栅极                      出部分
124：栅极电极                  212：偏移隔离层
126：高介电常数层              231：偏移隔离层
127：缓冲界面层                231′：隔离层
128：沟道                      232：隔离层
131、131′：暂时性隔离层       236：突起式源极/漏极的表面
132：隔离层

Claims (18)

1.一种金属氧化物半导体场效应晶体管，其特征在于包括：
一个半导体基底；
一个栅极，位于该基底上，该栅极包括一个栅极介电质堆迭和一个栅极电极，该栅极介电质堆迭包括至少一层位于该基底上的高介电常数层，该栅极电极位于该高介电常数层上，且该高介电常数层突出于该栅极电极外；
一个源极与一个漏极，形成于栅极的相对侧；以及
一个浅源极延伸和一个浅漏极延伸，通过选择性原位掺杂外延法形成。
2.根据权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于所述高介电常数层的介电常数大于3.9。
3.根据权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于所述高介电常数层与所述基底之间设置有一个缓冲界面层。
4.根据权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于所述高介电常数层用来抵抗栅极电极上选择性原位掺杂外延法、氢氟酸浸洗、清洗、湿刻蚀以及干刻蚀所造成的有害影响。
5.根据权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于所述源极和所述漏极通过离子注入法或选择性原位掺杂外延法形成。
6.根据权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于所述源极和所述漏极通过选择性原位掺杂外延法形成，并且包括掺杂硅、硅-锗、硅-碳、硅-锗-碳或化合物半导体。
7.根据权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于所述源极和所述漏极的最高表面与所述基底的上表面共平面。
8.根据权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于所述源极和所述漏极的最高表面比所述基底的上表面高。
9.根据权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于所述浅源极延伸与浅漏极延伸的末端位于所述栅极电极周边部分的下方。
10.一种制造金属氧化物半导体场效应晶体管的方法，其特征在于包括：
在一个半导体基底上沉积一个高介电常数层，并且在该高介电常数层上沉积一个导电层；
图形化上述导电层与该高介电常数层以分别形成一个栅极电极与一个栅极介电质，该栅极介电质的宽度比该栅极电极的宽度大，因此该栅极介电质突出于栅极电极外；
在该栅极电极的侧边、该栅极介电质突出部分上以及该基底上形成一个第一隔离层，该第一隔离层距离该栅极电极具有一个距离，然后刻蚀部分没有第一隔离层覆盖的基底以在该基底中形成第一深凹陷处；
通过选择性原位掺杂外延法在上述第一深凹陷处分别形成一个源极和一个漏极；
移除该第一隔离层，并且在该栅极电极侧边与该栅极介电质突出部分上形成一个第二隔离层；
刻蚀该源极、漏极与包括该栅极介电质突出部分的下方的基底在内的该基底，以在其中形成一个第二浅凹陷处；以及
通过选择性原位掺杂外延法在上述第二浅凹陷处分别形成浅源极和浅漏极延伸，以使该浅源极和浅漏极延伸的末端位于该栅极介电质下方并与该栅极介电质接触。
11.根据权利要求10所述的制造金属氧化物半导体场效应晶体管的方法，其特征在于所述高介电常数层的介电常数大于3.9。
12.根据权利要求10所述的制造金属氧化物半导体场效应晶体管的方法，其特征在于所述高介电常数层与所述基底之间设置有一个缓冲界面层。
13.根据权利要求10所述的制造金属氧化物半导体场效应晶体管的方法，其特征在于图形化所述导电层与高介电常数层以分别形成所述栅极电极与栅极介电质的步骤包括：
图形化所述导电层以形成栅极电极；
在所述栅极电极的侧边形成一个偏移隔离层；以及
刻蚀裸露的所述高介电常数层。
14.根据权利要求10所述的制造金属氧化物半导体场效应晶体管的方法，其特征在于通过选择所述高介电常数层的组成及栅极介电质位于所述栅极电极外的突出部分，避免由于所述栅极电极与所述浅源极和浅漏极延伸部分桥接而导致的短路。
15.根据权利要求10所述的制造金属氧化物半导体场效应晶体管的方法，其特征在于：
所述源极和漏极具有相同的第一组成；
所述浅源极和浅漏极延伸具有相同的第二组成；以及
所述第一组成与所述第二组成是相同的或不同的。
16.一种制造金属氧化物半导体场效应晶体管的方法，其特征在于包括：
a)在一个半导体基底上沉积一个高介电常数层，并且在该高介电常数层上沉积一个导电层；
b)图形化上述导电层与高介电常数层以分别形成一个栅极电极与一个栅极介电质，该栅极介电质的宽度比该栅极电极的宽度大，因此该栅极介电质突出于该栅极电极外；
c)在该栅极电极的侧边与该栅极介电质突出部分上形成一个第一隔离层，然后刻蚀包括位于该栅极介电质突出部分的下方的基底在内的该基底，以在该基底中形成第一浅凹陷处；
d)通过选择性原位掺杂外延法在上述第一浅凹陷处分别形成浅源极与浅漏极的延伸；
e)移除该第一隔离层，并且在与该栅极电极相隔一个距离处的栅极电极侧边、栅极介电质突出部分上以及浅源极与浅漏极延伸处形成一个第二隔离层；以及
f)在该基底的未覆盖第二隔离层的部分中形成一个源极与一个漏极。
17.根据权利要求16所述的制造金属氧化物半导体场效应晶体管的方法，其特征在于步骤f通过离子注入至所述延伸以及所述基底来形成所述源极和漏极。
18.根据权利要求16所述的制造金属氧化物半导体场效应晶体管的方法，其特征在于步骤f经所述延伸至所述基底中刻蚀出一个第二深凹陷处，然后通过原位掺杂外延法在该第二深凹陷处分别形成一个源极和一个漏极。
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