CN102122666B - 使用高介电常数栅介质的耐压器件 - Google Patents

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Abstract

使用高介电常数栅介质的耐压器件，涉及半导体功率器件。本发明包括衬底，外延区，源极注入区，沟道注入区，漏极注入区，漂移区，栅极，P+注入区，源极，漏极，源极注入区，沟道注入区，漏极注入区，漂移区，P+注入区构成第一层，还包括由高介电常数介质层和SiO2缓冲层构成的复合介质层，栅极、漏极和源极位于复合介质层的上方，漏极和源极各自通过复合介质层的小孔连接至复合介质层下方的注入区，SiO2缓冲层均匀覆盖于第一层上方，厚度均匀的高介电常数介质层位于SiO2缓冲层上方。本发明在器件方面能同时提高器件的栅极和源漏或阴阳极耐压，降低比导通电阻；在应用上可允许使用更高的电压进行栅驱动，降低耐压器件的导通电阻。

Description

使用高介电常数栅介质的耐压器件
技术领域
本发明涉及半导体功率器件，特别涉及横向高压器件的栅极介质层材料和结构。
背景技术
众所周知，LDMOS，LIGBT，IGCT，Offset-gate MOS，横向MCT，横向IEGT等栅控制功率器件，已经被广泛应用到功率集成电路中。在应用中，功率器件通常会在截止和导通两种状态下工作，在截止状态下，栅极电压为低，由漂移区耐压，而在导通状态下，栅电压为高。在器件结构固定的情况下，栅极电压越高，导通电阻越小，功率电路的效率也越高，但太高的栅极电压会导致栅介质击穿。传统功率器件使用SiO2作为栅极隔离层，这是由于SiO2具有与Si的界面态好，绝缘性能稳定，工艺上容易制备等优点。但SiO2的介电常数仅为3.9，为了能保证功率器件的阈值电压较小，SiO2的厚度不能太厚，栅介质越薄，栅极击穿电压则越低，所以纯SiO2介质的使用限制了栅极的电压，参见图4、5。
在中国发明专利02142183：《用高介电系数膜的表面(横向)耐压结构》，通过使用阶梯或斜坡场板实现了漂移区电通量的最优化分布提高功率器件的源漏击穿电压，专利1399348的高介电常数介质薄膜覆盖耐压区，通过外加金属场板调整电通量，而栅极介质仍然使用传统SiO2介质，不能提高栅极耐压。
在中国发明专利200580024431：《具有高k栅电介质和金属栅电极的半导体器件》中使用了栅极高介电常数介质来提高栅极耐压，降低漏电流，但该专利只应用于无漂移区的低压器件，不能提高源漏或阴阳极耐压。
发明内容
针对传统SiO2介质LDMOS的缺点，本发明所要解决的技术问题是，提供一种使用超高介电常数栅介电质替代SiO2介质的功率器件，可同时有效提高栅极耐压和器件源漏耐压，降低比导通电阻，而不提高阈值电压。
本发明解决所述技术问题采用的技术方案是，使用高介电常数栅介质的耐压器件，包括衬底，外延区，源极注入区，沟道注入区，漏极注入区，漂移区，栅极，P+注入区，源极，漏极，源极注入区，沟道注入区，漏极注入区，漂移区，P+注入区构成第一层，其特征在于，还包括由高介电常数介质层和SiO2缓冲层构成的复合介质层，栅极、漏极和源极位于复合介质层的上方，漏极和源极各自通过复合介质层的小孔连接至复合介质层下方的注入区，SiO2缓冲层均匀覆盖于第一层上方，厚度均匀的高介电常数介质层位于SiO2缓冲层上方。
所述高介电常数介质层的介电常数大于100。所述高介电常数介质层的材料为PZT、BST或BSN。
本发明的有益效果是，使用高介电材料栅介质替代传统耐压器件的SiO2栅介质，在工艺上易于实现；在器件方面能同时提高器件的栅极和源漏或阴阳极耐压，降低比导通电阻；在应用上可允许使用更高的电压进行栅驱动，降低耐压器件的导通电阻。
以下结合附图和具体实施方式对本发明作进一步的说明。
附图说明
图1是实施例1的结构示意图。
图2是实施例2的结构示意图。
图3是实施例1的沟道区示意图。
图4是现有技术的LDMOS结构示意图。
图5是现有技术的沟道区示意图。
图6是实施例3的结构示意图。
图7是使用PZT作为介质层材料的实施例的输出特性曲线图(晶体管图示仪实拍照片)。
图8是使用PZT作为介质层材料的实施例的击穿特性曲线图(晶体管图示仪实拍照片)。
图9是现有技术使用SiO2作为介质层材料的实施例的击穿特性曲线图(晶体管图示仪实拍照片)。
具体实施方式
本发明包括衬底1，外延区2，源极注入区3，沟道注入区4，漏极注入区5，漂移区6，栅极8，P+注入区(10)，源极11，漏极(12)，源极注入区3，沟道注入区4，漏极注入区5，漂移区6，P+注入区10构成第一层，还包括由高介电常数介质层7和SiO2缓冲层9构成的复合介质层，栅极8、漏极12和源极11位于复合介质层的上方，漏极12和源极11各自通过复合介质层的小孔连接至复合介质层下方的注入区，SiO2缓冲层9均匀覆盖于第一层上方，厚度均匀的高介电常数介质层7位于SiO2缓冲层9上方。
实施例1：
参见图1、3。本实施例为基于CMOS工艺，使用P型外延，N注入漂移区的LDMOS器件。包括低掺杂P-型衬底1，P型外延区2，源端N+注入区3，沟道P注入区4，漏端N+注入区5，漂移区N注入6，覆盖第一层的厚度均匀的高介电常数介质7，栅极8，SiO2缓冲层9，沟道区P+注入10，源端11，漏端12，源端和漏端由金属引出到第一层。
实施例2：
参见图2。本实施例是基于双极工艺，使用N型外延作为漂移区的LDMOS器件。包括低掺杂P-型衬底1，N型外延区13，源端N+注入区3，沟道P注入区4，漏端N+注入区5，覆盖第一层的均匀厚度的高介电常数介质层7，栅极8，SiO2缓冲层9，沟道区P+注入10，源端11，漏端12，源端和漏端由金属引出到第一层。
图4是使用传统SiO2栅介质的LDMOS横向剖面图，包括P型外延区2，源端N+注入3，沟道P注入4，漂移区N注入6，沟道区P+注入10，源端N+源端金属引出11，栅极14，栅氧化层16，场氧化层15，鸟嘴17。
图5是使用传统SiO2栅介质的LDMOS沟道区放大图，包括沟道P注入4，漂移区N注入6，栅极14，栅氧化层16，场氧化层15，鸟嘴17。
图6是本发明应用于LIGBT的实施例。包括低掺杂P-型衬底1，N型外延区13，源端N+注入区3，沟道P注入区4，P+注入区14，N缓冲区注入15，覆盖整个器件表面的均匀高介电常数介质7，金属栅极8，SiO2缓冲区9，沟道区P+注入10，阴极11，阳极12，阴极和阳极通过金属引出。

Claims (3)

1.使用高介电常数栅介质的耐压器件，包括衬底(1)，外延区(2)，源极注入区(3)，沟道注入区(4)，漏极注入区(5)，漂移区(6)，栅极(8)，P+注入区(10)，源极(11)，漏极(12)；
源极注入区(3)，沟道注入区(4)，漏极注入区(5)，漂移区(6)，P+注入区(10)构成第一层，
其特征在于，还包括由高介电常数介质层(7)和SiO2缓冲层(9)构成的复合介质层，栅极(8)、漏极(12)和源极(11)位于复合介质层的上方，漏极(12)和源极(11)各自通过复合介质层的小孔连接至复合介质层下方的注入区，SiO2缓冲层(9)均匀覆盖于第一层上方，厚度均匀的高介电常数介质层(7)位于SiO2缓冲层(9)上方。
2.如权利要求1所述的使用高介电常数栅介质的耐压器件，其特征在于，所述高介电常数介质层(7)的介电常数大于100。
3.如权利要求1所述的使用高介电常数栅介质的耐压器件，其特征在于，所述高介电常数介质层(7)的材料为PZT、BST或BSN。
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