JPS6129166B2 - - Google Patents
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- Publication number
- JPS6129166B2 JPS6129166B2 JP9582078A JP9582078A JPS6129166B2 JP S6129166 B2 JPS6129166 B2 JP S6129166B2 JP 9582078 A JP9582078 A JP 9582078A JP 9582078 A JP9582078 A JP 9582078A JP S6129166 B2 JPS6129166 B2 JP S6129166B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- charge
- electrode
- delay
- transversal filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
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- 230000003111 delayed effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 2
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000035945 sensitivity Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
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Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Networks Using Active Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は電気的に重み係数が制御可能な電荷転
送形トランスバーサルフイルタに適用して好適な
電荷転送形遅延回路に関する。
送形トランスバーサルフイルタに適用して好適な
電荷転送形遅延回路に関する。
周知の如く、電荷結合素子（以下CCDと略）
やバケツリレー素子（以下BBDと略）の如き電
荷転送素子（以下CTDと略）はその遅延機能を
利用してトランスバーサルフイルタを構成でき
る。本件出願人は既に特願昭50−51434（特開昭
51−127649号公報）、特願昭50−52493（特開昭51
−129156号公報）等に於て、複数に分岐された入
力信号を予め定められた係数で重み付けを行な
い、CTDで加算、遅延を行なうことにより、集
積度が高く、周波数特性の優れたトランスバーサ
ルフイルタを提供できることを示した。しかしこ
の入力加重形トランスバーサルフイルタは信号の
直流部分をも遅延、加算するため、遅延段数が増
加するに伴ない転送電極面積が大きくなり、また
出力段で相対的な信号検出感度の低下をまねく欠
点があつた。
やバケツリレー素子（以下BBDと略）の如き電
荷転送素子（以下CTDと略）はその遅延機能を
利用してトランスバーサルフイルタを構成でき
る。本件出願人は既に特願昭50−51434（特開昭
51−127649号公報）、特願昭50−52493（特開昭51
−129156号公報）等に於て、複数に分岐された入
力信号を予め定められた係数で重み付けを行な
い、CTDで加算、遅延を行なうことにより、集
積度が高く、周波数特性の優れたトランスバーサ
ルフイルタを提供できることを示した。しかしこ
の入力加重形トランスバーサルフイルタは信号の
直流部分をも遅延、加算するため、遅延段数が増
加するに伴ない転送電極面積が大きくなり、また
出力段で相対的な信号検出感度の低下をまねく欠
点があつた。
本発明は上記点に鑑みなされたもので、信号電
荷のうち直流成分の一部を除去する回路を付加す
ることにより、遅延段数の増加に伴なう転送電極
面積の増大を抑制し、出力段での信号の検出感度
を増大させた電荷転送形遅延回路を提供するもの
である。以下図面を参照して本発明回路を電荷転
送形トランスバーサルフイルタに適用した実施例
を説明する。
荷のうち直流成分の一部を除去する回路を付加す
ることにより、遅延段数の増加に伴なう転送電極
面積の増大を抑制し、出力段での信号の検出感度
を増大させた電荷転送形遅延回路を提供するもの
である。以下図面を参照して本発明回路を電荷転
送形トランスバーサルフイルタに適用した実施例
を説明する。
第１図に本発明のトランスバーサルフイルタの
概略構成図を示す。入力端子１より入力された信
号は信号線２から複数に分岐され、各段の加重回
路３に入る。加重された信号は電荷注入手段４に
よつてCCDの各遅延段５に電荷の形で入力され
る。遅延段５では遅延と加算が繰返し行なわれる
ので信号電荷量は徐々に増大してゆき、この電荷
を収容するために転送電極面積は、これに対応し
て徐々に増大する。従つて遅延段数が大きくなる
と転送電極面積が増大して転送パルスに対する負
荷が大きくなる。また、転送される電荷の直流部
分が増加するので出力段での信号電圧感度が低下
する。これを防止するため、一定遅延段毎に直流
電荷を外へ捨てる直流電荷除去回路６が設けられ
ている。この直流電荷除去回路６は直流電荷が増
大する割合を予じめ見積りこの増加分を捨て去る
様に設計され、これは一遅延段毎に設けてもよい
し、複数遅延段毎に設けてもよい。この様に信号
電荷の遅延と加算と減算を繰返しながら信号電荷
は出力検出段７に入り出力線８から出力信号とし
て取り出される。
概略構成図を示す。入力端子１より入力された信
号は信号線２から複数に分岐され、各段の加重回
路３に入る。加重された信号は電荷注入手段４に
よつてCCDの各遅延段５に電荷の形で入力され
る。遅延段５では遅延と加算が繰返し行なわれる
ので信号電荷量は徐々に増大してゆき、この電荷
を収容するために転送電極面積は、これに対応し
て徐々に増大する。従つて遅延段数が大きくなる
と転送電極面積が増大して転送パルスに対する負
荷が大きくなる。また、転送される電荷の直流部
分が増加するので出力段での信号電圧感度が低下
する。これを防止するため、一定遅延段毎に直流
電荷を外へ捨てる直流電荷除去回路６が設けられ
ている。この直流電荷除去回路６は直流電荷が増
大する割合を予じめ見積りこの増加分を捨て去る
様に設計され、これは一遅延段毎に設けてもよい
し、複数遅延段毎に設けてもよい。この様に信号
電荷の遅延と加算と減算を繰返しながら信号電荷
は出力検出段７に入り出力線８から出力信号とし
て取り出される。
次に第２図を用いて本発明のトランスバーサル
フイルタの一実施例について説明する。入力信号
ＶINとその反転信号INは端子１０，１１より入
力され、この入力線には各遅延段に相当してドレ
インが共通接続されて直列接続されたMOS電界
効果トランジスタ１４，１５が接続されている。
このトラスジスタ１４，１５のゲートには、各段
の重み係数に相当する制御電圧hk，Ｖhkを印加
し、正、負に重み付けされた信号が出力線１６に
生ずる。出力線１６は遅延部５を形成するCCD
の入力ゲート１９に接続されている。この入力ゲ
ート１９に隣接したソース１８にはストロープパ
ルスφsが端子１７より入力される。入力ゲート
１９に隣接した蓄積電極２１には端子２０より一
定電圧ＶHが印加され、この電極２１下に形成さ
れるポテンシヤル井戸に加重された信号の大きさ
に比例した信号電荷が注入される。この信号電荷
はゲート２３に端子２２より印加されたゲートパ
ルスφGによつてCCDの搬送電極２６，３０，３
４，３８，４４，４８下に転送される。この電荷
は転送電極（２６，２７，２８，２９，…４９，
５０）を経て出力段に転送される。転送段の途中
には電極３９，４０，４１，４２，４３，４４，
４５，４６で構成される直流電荷除去回路が設け
られている。
フイルタの一実施例について説明する。入力信号
ＶINとその反転信号INは端子１０，１１より入
力され、この入力線には各遅延段に相当してドレ
インが共通接続されて直列接続されたMOS電界
効果トランジスタ１４，１５が接続されている。
このトラスジスタ１４，１５のゲートには、各段
の重み係数に相当する制御電圧hk，Ｖhkを印加
し、正、負に重み付けされた信号が出力線１６に
生ずる。出力線１６は遅延部５を形成するCCD
の入力ゲート１９に接続されている。この入力ゲ
ート１９に隣接したソース１８にはストロープパ
ルスφsが端子１７より入力される。入力ゲート
１９に隣接した蓄積電極２１には端子２０より一
定電圧ＶHが印加され、この電極２１下に形成さ
れるポテンシヤル井戸に加重された信号の大きさ
に比例した信号電荷が注入される。この信号電荷
はゲート２３に端子２２より印加されたゲートパ
ルスφGによつてCCDの搬送電極２６，３０，３
４，３８，４４，４８下に転送される。この電荷
は転送電極（２６，２７，２８，２９，…４９，
５０）を経て出力段に転送される。転送段の途中
には電極３９，４０，４１，４２，４３，４４，
４５，４６で構成される直流電荷除去回路が設け
られている。
以下第３図、第４図を用いてこの直流電荷除去
回路を説明する。第３図は第２図のＡ―Ｂ，Ｃ―
Ｄ成分の断面図とその電極下に形成されるチヤネ
ルポテンシヤル図、第４図はクロツクパルスのタ
イミング図である。CCDはイオン注入バリアを
利用した２層ポリシリコン電極構造の２相駆動形
CCDを例に取つて説明するが、本発明はこれに
限定されるものではない。時刻t1に於いては信号
電転は電極４０下に蓄積されている。時刻t2に於
てはこの信号電荷は電圧Ｖrefが印加されている
電極４１下のチヤネルポテンシヤルバリアを乗り
越えることのできる電荷は電極４４下へ転送さ
れ、残りは電極４０下に溜る。この時ポテンシヤ
ルリアを乗り越えることのできる電荷を信号の交
流部分に相当したものになる様にＶrefの電圧を
設定しておけば交流部分だけを転送できることに
なる。時刻t2に於ては電極４２のゲートを開き残
りの直流部分に相当した電荷をドレイン４３から
捨て去り１サイクルが終了する。
回路を説明する。第３図は第２図のＡ―Ｂ，Ｃ―
Ｄ成分の断面図とその電極下に形成されるチヤネ
ルポテンシヤル図、第４図はクロツクパルスのタ
イミング図である。CCDはイオン注入バリアを
利用した２層ポリシリコン電極構造の２相駆動形
CCDを例に取つて説明するが、本発明はこれに
限定されるものではない。時刻t1に於いては信号
電転は電極４０下に蓄積されている。時刻t2に於
てはこの信号電荷は電圧Ｖrefが印加されている
電極４１下のチヤネルポテンシヤルバリアを乗り
越えることのできる電荷は電極４４下へ転送さ
れ、残りは電極４０下に溜る。この時ポテンシヤ
ルリアを乗り越えることのできる電荷を信号の交
流部分に相当したものになる様にＶrefの電圧を
設定しておけば交流部分だけを転送できることに
なる。時刻t2に於ては電極４２のゲートを開き残
りの直流部分に相当した電荷をドレイン４３から
捨て去り１サイクルが終了する。
この様に、一定遅延段数毎に直流部分に相当し
た電荷を除去してゆくことにより転送電極面積を
増大させることなく、また転送電極容量の増大に
伴なう出力段での電圧感度を低下させることなく
電荷転送形トランスバーサルフイルタを構成でき
る。第２図では２相駆動形のCCDを例に取つて
説明したが本発明はこれに限定されるものではな
く、３相駆動形CCDや４相駆動形CCDでも良い
ことは言うまでもない。さらに信号電荷の入力法
はIEEE JOURNAL OF SOLID―STATE
CIRCUITS，VOL.SC―10，No.2APRIL 1975の81
ページで示されている電位平衡法によるもので説
明したが、これに限定されるものではなく、例え
ば当業者には周知のダイオードカツトオフ法など
によつてもよい。
た電荷を除去してゆくことにより転送電極面積を
増大させることなく、また転送電極容量の増大に
伴なう出力段での電圧感度を低下させることなく
電荷転送形トランスバーサルフイルタを構成でき
る。第２図では２相駆動形のCCDを例に取つて
説明したが本発明はこれに限定されるものではな
く、３相駆動形CCDや４相駆動形CCDでも良い
ことは言うまでもない。さらに信号電荷の入力法
はIEEE JOURNAL OF SOLID―STATE
CIRCUITS，VOL.SC―10，No.2APRIL 1975の81
ページで示されている電位平衡法によるもので説
明したが、これに限定されるものではなく、例え
ば当業者には周知のダイオードカツトオフ法など
によつてもよい。
以上詳述した如く、本発明のトランスバーサル
フイルタを用いればチツプサイズを縮小でき、か
つ出力電圧感度の高いトランスバーサルフイルタ
を構成できる。
フイルタを用いればチツプサイズを縮小でき、か
つ出力電圧感度の高いトランスバーサルフイルタ
を構成できる。
第１図は本発明回路を電荷転送形トランスバー
サルフイルタに適用した実施例を説明するための
概略構成図、第２図は第１図を具体的に説明する
ための構成図、第３図は第２図のＡ―Ｂ，Ｃ―Ｄ
の断面図とチヤネルポテンシヤル図、第４図は第
３図の動作を説明するためのクロツクパルスのタ
イミング図である。 ３９，４０，４１，４４，４５，４６…遅延電
荷転送電極、４２，４３…分離、排出電極。
サルフイルタに適用した実施例を説明するための
概略構成図、第２図は第１図を具体的に説明する
ための構成図、第３図は第２図のＡ―Ｂ，Ｃ―Ｄ
の断面図とチヤネルポテンシヤル図、第４図は第
３図の動作を説明するためのクロツクパルスのタ
イミング図である。 ３９，４０，４１，４４，４５，４６…遅延電
荷転送電極、４２，４３…分離、排出電極。
Claims (1)
- １ 入力信号を複数に分岐し、重み付けした電荷
を半導体基板中に得る手段と、該手段により重み
付けられたた信号を夫々遅延信号として一方向に
転送する転送電極列と、該転送電極例にポテンシ
ヤルバリアをより低くして所定の遅延段数毎に付
設された、基板上に絶縁膜を介して電極を設けて
形成した直流電荷除去手段とを具備してなること
を特徴とするトランスバーサルフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9582078A JPS5525801A (en) | 1978-08-08 | 1978-08-08 | Charge transfer type delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9582078A JPS5525801A (en) | 1978-08-08 | 1978-08-08 | Charge transfer type delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5525801A JPS5525801A (en) | 1980-02-23 |
| JPS6129166B2 true JPS6129166B2 (ja) | 1986-07-04 |
Family
ID=14148040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9582078A Granted JPS5525801A (en) | 1978-08-08 | 1978-08-08 | Charge transfer type delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5525801A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114276B2 (ja) * | 1988-06-30 | 1995-12-06 | 日本電気株式会社 | 固体撮像装置 |
-
1978
- 1978-08-08 JP JP9582078A patent/JPS5525801A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5525801A (en) | 1980-02-23 |
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