JP2004199025A - 液晶表示パネルの両方向の駆動回路 - Google Patents
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Abstract
【課題】両方向に走査駆動することのできる液晶表示パネルの駆動回路を提供する。
【解決手段】液晶表示パネルの駆動回路において、各ブロックは、ソースとゲートに開始パルス、又はその前のブロックの出力信号が印加されるＴＦＴ１と、クロック信号がゲートに印加されるＴＦＴ２と、ドレインが電源Ｖｓｓ端に連結されるＴＦＴ３と、ソースが電源Ｖｄｄ端に連結され、ゲートは他のクロック信号に連結されるＴＦＴ４と、ドレインが前記電源Ｖｓｓ端に連結されるＴＦＴ５と、ソースが他のクロック信号に連結され、ドレインは出力端に連結されるＴＦＴ６と、ソースが出力端に連結され、ドレインが前記電源Ｖｓｓ端に連結されるＴＦＴ７と、ソース及びゲートが開始パルス又は、その次のブロックの出力端に連結されるＴＦＴ８と、ゲートが他のクロック信号に連結されるＴＦＴ９とを備えて構成されることを特徴とする。
【選択図】図１０
【解決手段】液晶表示パネルの駆動回路において、各ブロックは、ソースとゲートに開始パルス、又はその前のブロックの出力信号が印加されるＴＦＴ１と、クロック信号がゲートに印加されるＴＦＴ２と、ドレインが電源Ｖｓｓ端に連結されるＴＦＴ３と、ソースが電源Ｖｄｄ端に連結され、ゲートは他のクロック信号に連結されるＴＦＴ４と、ドレインが前記電源Ｖｓｓ端に連結されるＴＦＴ５と、ソースが他のクロック信号に連結され、ドレインは出力端に連結されるＴＦＴ６と、ソースが出力端に連結され、ドレインが前記電源Ｖｓｓ端に連結されるＴＦＴ７と、ソース及びゲートが開始パルス又は、その次のブロックの出力端に連結されるＴＦＴ８と、ゲートが他のクロック信号に連結されるＴＦＴ９とを備えて構成されることを特徴とする。
【選択図】図１０
Description
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に関し、特にステージの数に関係せず、両方向走査の駆動が可能な液晶表示パネルの駆動回路に関する。
【０００２】
【関連技術】
最近の液晶表示装置は、液晶表示パネルにゲートドライブＩＣ、データドライブＩＣなどからなる駆動回路を内装しているが、駆動時の走査方向が固定されているので、システムメーカーごとに異なるパネルが要求される場合が発生する。
このように駆動回路が内装されたポリシリコン（ｐｏｌｙ−Ｓｉ）液晶表示パネルの回路構成は図１の通りである。
【０００３】
図１は一般的なポリシリコン液晶表示パネルの回路構成図である。
液晶表示パネルには複数個のゲートライン（Ｇ１−Ｇｍ）と、データーライン（Ｄ１−Ｄｎ）とが互いに直角に交差するように配列されたピクセルアレイと、前記各ゲートラインに走査信号を供給するための複数個の第１シフトレジスタ１１及びバッファ１２と、前記各データラインをｋブロックに分けて、各ブロックに一つのシフトレジスタとバッファを位置させて、データラインを駆動するための複数個の第２シフトレジスタ１３及びバッファ１４と、データ駆動回路部のデジタル／アナログ変換機から出力された映像信号を各データラインに伝達するための複数個の信号ライン（Ｓ１−Ｓｎ）と、前記第２シフトレジスタ１３及びバッファ１４から出力された駆動信号によって各ブロック別に順次に前記信号ライン（Ｓ１−Ｓｎ）の映像信号をデータラインに印加する複数個のスイッチング素子１６とで構成されている。
【０００４】
このように、前記ポリシリコン薄膜トランジスタ液晶表示パネルの駆動回路は、既存の非晶質シリコン回路と異なり、外部回路とパネルとの接触線の数を減らすために、ゲートラインが選択されている間に複数個のデータラインをｍブロックに分けて順次にデータラインにディスプレイ電圧を供給する。
したがって、このようにシフトレジスタによってゲートライン及びデータラインが順次に駆動して画像を表示するのに際して、各シフトレジスタが決められた一方向にのみシフティングするので、システムメーカーが要求する駆動時の走査方向に対する自由度を提供できない。
【０００５】
以下、関連技術における液晶表示パネルのシフトレジスタを添付の図面に基づいて説明する。
【０００６】
図２は関連技術における液晶表示パネルのシフトレジスタの回路構成図である。
まず、シフトレジスタの入力端にはゲート、又はデータ開始パルスＶＳＴと、互いに異なる位相を有する４つの第１，第２，第３，第４クロック信号（ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４と、電源電圧Ｖｄｄ，Ｖｓｓとが入力される。
【０００７】
そして、シフトレジスタの回路は複数個（８個）のブロック（左上を１番目とし下に向かって順次カウントし、右下を８番目とする）で構成され、各ブロックの構成はほぼ類似しているが、クロック信号が印加される部分において違いがある。
まず、１番目のブロックの構成として、ソースとゲートに前記開始パルス（ＶＳＴ）が印加される第１ｐ−ＭＯＳ（ＴＦＴ１）と、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインにソースが連結され、前記第４クロック信号（ＣＬＫ４）がゲートに印加される第２ｐ−ＭＯＳ（ＴＦＴ２）と、前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインにソースが連結され、ドレインが電源Ｖｓｓ端に連結される第３ｐ−ＭＯＳ（ＴＦＴ３）と、ソースが電源Ｖｄｄ端に連結され、ゲートは前記第３クロック信号（ＣＬＫ３）端に連結され、ドレインは前記第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結される第４ｐ−ＭＯＳ（ＴＦＴ４）と、ソースが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレインに連結され、ゲートが前記開始パルス（ＶＳＴ）端に連結され、ドレインが前記電源Ｖｓｓ端に連結される第５ｐＭＯＳ（ＴＦＴ５）と、ソースが前記第１クロック信号（ＣＬＫ１）端に連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインに連結され、ドレインは出力端に連結される第６ｐ−ＭＯＳ（ＴＦＴ６）と、ソースが前記出力端に連結され、ゲートが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレインに連結され、ドレインが前記電源Ｖｓｓ端に連結される第７ｐ−ＭＯＳ（ＴＦＴ７）とを備えている。
【０００８】、
ここで、前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインと第３ｐ−ＭＯＳ(ＴＦＴ３)のソースとの接点は、キャパシタＣ１を介して接地しており、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートは第２キャパシタＣ２を介して電源Ｖｓｓ端に連結され、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートとドレインは第３キャパシタＣ３を介して連結され、第７ｐ−ＭＯＳ（ＴＦＴ７）のゲートは第４キャパシタＣ４を介して電源Ｖｓｓ端に連結される。
【０００９】
そして、２番目から８番目のブロックは第６ｐ−ＭＯＳ（ＴＦＴ６）のソース、第４ｐ−ＭＯＳ（ＴＦＴ４）のゲート、第２ｐ−ＭＯＳ（ＴＦＴ２）のゲートにそれぞれ印加されるクロック信号が異なり、第１ｐ−ＭＯＳ（ＴＦＴ１）のソース及びゲートには以前のブロックの出力端が連結される。
【００１０】
即ち、１番目のブロックから８番目のブロックまでにおけるクロック信号の印加は次の通りである。
【００１１】
まず、前記第６ｐ−ＭＯＳ（ＴＦＴ６）のソースに印加されるクロック信号としては、１番目及び５番目のブロックで第１クロック信号（ＣＬＫ１）、２番目及び６番目のブロックで第２クロック信号（ＣＬＫ２）、３番目及び７番目のブロックで第３クロック信号（ＣＬＫ３）、４番目及び８番目のブロックで第４クロック信号（ＣＬＫ４）が印加される。
【００１２】
前記第４ｐ−ＭＯＳ（ＴＦＴ４）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第３クロック信号（ＣＬＫ３）、２番目及び６番目ブロックで第４クロック信号（ＣＬＫ４）、３番目及び７番目のブロックで第１クロック信号（ＣＬＫ１）、４番目及び８番目のブロックで第２クロック信号（ＣＬＫ２）が印加される。
【００１３】
前記第２ｐ−ＭＯＳ（ＴＦＴ２）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第４クロック信号（ＣＬＫ４）、２番目及び６番目のブロックで第１クロック信号（ＣＬＫ１）、３番目及び７番目のブロックで第２クロック信号（ＣＬＫ２）、４番目及び８番目のブロックで第３クロック信号（ＣＬＫ３）が印加される。
【００１４】
このように構成された関連技術における液晶表示パネルの、シフトレジスタの動作は次の通りである。
【００１５】
図３は関連技術における液晶表示パネルシフトレジスタの入力及び出力波形図である。
まず、１番目のブロックの動作を説明すると、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力されると、第１ｐ−ＭＯＳ（ＴＦＴ１）がターンオンになり、この際、第４クロック信号（ＣＬＫ４）としてスイッチオン状態のローレベル信号が入力されるので、第２ｐ−ＭＯＳ（ＴＦＴ２）もターンオンになり、図２のノードＱがスイッチオン状態のローレベルになる。
したがって、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第１クロック信号（ＣＬＫ１）が出力端に伝達され出力される。この際、ノードＱＢはスイッチオフ状態のハイレベルであるので、第７ｐ−ＭＯＳ（ＴＦＴ７）はターンオフになり、電源Ｖｓｓ電圧が出力端に伝達されない。
【００１６】
同様な方法で２番目のブロックでは前記１番目のブロックの出力がローレベルであり、第１クロック信号がローレベルであるので、第６ｐ−ＭＯＳ（ＴＦＴ６）のソースに印加される第２クロック信号（ＣＬＫ２）が出力される。
【００１７】
以上のような方法で、図３に示すように、１番目のブロックから８番目のブロックまで順次に出力が発生する。
【００１８】
【発明が解決しようとする課題】
しかしながら、かかる関連技術の液晶表示パネルの駆動回路においては、次のような問題点がある。
即ち、駆動回路が内装された関連技術の液晶表示パネルにおいては、最初に設けられた一方向にのみ画像を走査することができ、逆方向には走査が不可能である。即ち、一番最後のブロックで最初に出力を発生させ、かつ１番目のブロックで最後に出力を発生させることは不可能であるので、液晶表示パネルが製作されると、任意にパネル方向をランドスケープ型或いは、ポートレート型で設定できない。したがって、システムメーカーによって異なるパネルが要求される。
【００１９】
そこで、本発明はかかる問題点を解決するためになされたもので、別途の入力パッドを形成せずに順方向と逆方向との走査が可能であるだけでなく、駆動回路のステージに関係なく、両方向に走査駆動することのできる液晶表示パネルの駆動回路を提供することにその目的がある。
【００２０】
【課題を解決するための手段】
上記目的を達成するための本発明の液晶表示パネルの両方向の駆動回路は、複数個のブロックを備えた液晶表示パネルの駆動回路において、各ブロックは、
ソースとゲートに開始パルス、又はその前のブロックの出力信号が印加される第１スイッチング素子と、前記第１スイッチング素子のドレインにソースが連結され、クロック信号がゲートに印加される第２スイッチング素子と、前記第２スイッチング素子のドレインにソースが連結され、ドレインは電源Ｖｓｓ端に連結される第３スイッチング素子と、ソースは電源Ｖｄｄ端に連結され、ゲートは他のクロック信号端に連結され、ドレインは前記第３スイッチング素子のゲートに連結される第４スイッチング素子と、ソースが前記第４スイッチング素子のドレインに連結され、ゲートが前記第２スイッチング素子のドレインと第３スイッチング素子のソース連結端とに連結され、ドレインが前記電源Ｖｓｓ端に連結される第５スイッチング素子と、ソースが前記さらに他のクロック信号端に連結され、ゲートが前記第２スイッチング素子のドレインに連結され、ドレインは出力端に連結される第６スイッチング素子と、ソースが前記出力端に連結され、ゲートが前記第４スイッチング素子のドレイン及び第３スイッチング素子のゲートに連結され、ドレインが前記電源Ｖｓｓ端に連結される第７スイッチング素子と、ソース及びゲートが開始パルス又はその次のブロックの出力端に連結される第８スイッチング素子と、ソースが前記第８スイッチング素子のドレインに連結され、ゲートが前記さらに他のクロック信号端に連結され、ドレインは第２スイッチング素子のドレイン及び第６スイッチング素子のゲートに連結される第９スイッチング素子とを備えて構成されることを特徴とする。
【００２１】
ここで、前記第６スイッチング素子のゲートと、前記電源Ｖｓｓ端との間に連結される第１キャパシタと、第６スイッチング素子のゲートとドレインとの間に連結される第２キャパシタと、第７スイッチング素子のゲートと前記電源Ｖｓｓ端との間に連結される第３キャパシタとをさらに含むことを特徴とする。
【００２２】
また、前記ブロックは５個で構成され、前記第６スイッチング素子のソースに印加されるクロック信号は、１番目及び５番目のブロックで第１クロック信号、２番目のブロックで第２クロック信号、３番目のブロックで第３クロック信号、４番目のブロックで第４クロック信号が印加され、前記第４スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第３クロック信号、２番目のブロックで第４クロック信号、３番目のブロックで第１クロック信号、４番目のブロックで第２クロック信号が印加され、前記第２スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第４クロック信号、２番目のブロックで第１クロック信号、３番目のブロックで第２クロック信号、４番目のブロックで第３クロック信号が印加され、前記第９スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第２クロック信号、２番目のブロックで第３クロック信号、３番目のブロックで第４クロック信号、４番目のブロックで第１クロック信号が印加されることを特徴とする。
【００２３】
また、前記ブロックが８個で構成され、前記第６スイッチング素子のソースに印加されるクロック信号は、１番目及び５番目のブロックで第１クロック信号、２番目及び６番目のブロックで第２クロック信号、３番目及び７番目のブロックで第３クロック信号、４番目及び８番目のブロックで第４クロック信号が印加され、前記第４スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第３クロック信号、２番目及び６番目のブロックで第４クロック信号、３番目及び７番目のブロックで第１クロック信号、４番目及び８番目のブロックで第２クロック信号が印加され、前記第２スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第４クロック信号、２番目及び６番目のブロックで第１クロック信号、３番目及び７番目のブロックで第２クロック信号、４番目及び８番目のブロックで第３クロック信号が印加され、前記第９スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第２クロック信号、２番目及び６番目のブロックで第３クロック信号、３番目及び７番目のブロックで第４クロック信号、４番目及び８番目のブロックで第１クロック信号が印加されることを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明による液晶表示パネルの両方向の駆動回路を、添付の図面に基づいて詳細に説明する。
【００２５】
まず、本出願人はクロック信号の位相と、開始パルスの印加方法を異なるようにして、両方向走査を可能にした液晶表示パネルの駆動回路を特許出願した（韓国特許出願２００１−９９６５号、アメリカ特許出願１０／０８２，１２５号参照）。
図４は本出願人によって既出願された液晶表示パネルの両方向走査の駆動回路（シフトレジスタ）の構成図である。
【００２６】
まず、シフトレジスタの入力端には、関連技術のように、ゲート又はデータ開始パルス（ＶＳＴ）と、互いに異なる位相を有する４つの第１，第２，第３，第４クロック信号（ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４）と、電源電圧（Ｖｄｄ，Ｖｓｓ）とが入力される。
そして、シフトレジスタの回路的な構成は８個のブロックで構成され、各ブロックの構成はほぼ類似しているが、クロック信号が印加される部分において違いがある。
【００２７】
まず、１番目のブロックの構成は、ソースとゲートに前記開始パルス（ＶＳＴ）が印加される第１ｐ−ＭＯＳ（ＴＦＴ１）と、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインにソースが連結され、前記第４クロック信号（ＣＬＫ４）がゲートに印加される第２ｐ−ＭＯＳ（ＴＦＴ２）と、前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインにソースが連結され、ドレインが前記電源Ｖｓｓ端に連結される第３ｐ−ＭＯＳ（ＴＦＴ３）と、ソースが電源Ｖｄｄ端に連結され、ゲートは前記第３クロック信号（ＣＬＫ３）端に連結され、ドレインは前記第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結される第４ｐ−ＭＯＳ（ＴＦＴ４）と、ソースが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレインに連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインと第３ｐ−ＭＯＳ（ＴＦＴ３）のソース連結端とに連結され、ドレインが前記電源Ｖｓｓ端に連結される第５ｐ−ＭＯＳ（ＴＦＴ５）と、ソースが前記第１クロック信号（ＣＬＫ１）端に連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインに連結され、ドレインは出力端に連結される第６ｐ−ＭＯＳ（ＴＦＴ６）と、ソースが前記出力端に連結され、ゲートが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレイン及び第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結され、ドレインが前記電源Ｖｓｓ端に連結される第７ｐ−ＭＯＳ（ＴＦＴ７）と、ソース及びゲートがその次のブロックの出力端に連結され、ドレインが前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインに連結される第８ｐ−ＭＯＳ（ＴＦＴ８）と、前記第２ｐ−ＭＯＳ（ＴＦＴ２）に並列に連結され、ゲートが前記第２クロック信号端に連結される第９ｐ−ＭＯＳ（ＴＦＴ９）とを備えて構成されている。
【００２８】
ここで、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインと第２ｐ−ＭＯＳ（ＴＦＴ２）のソースとの接点と、前記第８ｐ−ＭＯＳ（ＴＦＴ８）のドレインはキャパシタＣ１を介して接地しており、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートは第２キャパシタＣ２を介して前記電源Ｖｓｓ端に連結され、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートとドレインは第３キャパシタＣ３を介して連結され、第７ｐ−ＭＯＳ（ＴＦＴ７）のゲートは第４キャパシタＣ４を介して前記電源Ｖｓｓ端に連結される。
【００２９】
そして、２番目から８番目までのブロックは、第６ｐ−ＭＯＳ（ＴＦＴ６）のソース、第４ｐ−ＭＯＳ（ＴＦＴ４）のゲート、第２ｐ−ＭＯＳ（ＴＦＴ２）のゲート、第９ｐ−ＭＯＳ（ＴＦＴ９）のゲートにそれぞれ印加されるクロック信号が異なり、第１ｐ−ＭＯＳ（ＴＦＴ１）のソース及びゲートには以前のブロックの出力端が連結され、一番最後のブロックの第８ｐ−ＭＯＳ（ＴＦＴ８）のソース及びゲートには開始パルス（ＶＳＴ）端が連結され、残りのブロックの第８ｐ−ＭＯＳ（ＴＦＴ８）はその次のブロックの出力端に連結される。
【００３０】
即ち、１番目のブロックから８番目のブロックまでのクロック信号の印加は次の通りである。
【００３１】
まず、前記第６ｐ−ＭＯＳ（ＴＦＴ６）のソースに印加されるクロック信号として、１番目及び５番目のブロックで第１クロック信号（ＣＬＫ１）、２番目及び６番目のブロックで第２クロック信号（ＣＬＫ２）、３番目及び７番目のブロックで第３クロック信号（ＣＬＫ３）、４番目及び８番目のブロックで第４クロック信号（ＣＬＫ４）が印加される。
【００３２】
前記第４ｐ−ＭＯＳ（ＴＦＴ４）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第３クロック信号（ＣＬＫ３）、２番目及び６番目のブロックで第４クロック信号（ＣＬＫ４）、３番目及び７番目のブロックで第１クロック信号（ＣＬＫ１）、４番目及び８番目のブロックで第２クロック信号（ＣＬＫ２）が印加される。
【００３３】
前記第２ｐ−ＭＯＳ（ＴＦＴ２）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第４クロック信号（ＣＬＫ４）、２番目及び６番目のクロックで第１クロック信号（ＣＬＫ１）、３番目及び７番目のブロックで第２クロック信号（ＣＬＫ２）、４番目及び８番目のブロックで第３クロック信号（ＣＬＫ３）が印加される。
【００３４】
前記第９ｐ−ＭＯＳ（ＴＦＴ９）のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第２クロック信号（ＣＬＫ２）、２番目及び６番目のブロックで第３クロック信号（ＣＬＫ３）、３番目及び７番目のブロックで第４クロック信号（ＣＬＫ４）、４番目及び８番目のブロックで第１クロック信号（ＣＬＫ１）が印加される。
【００３５】
このような液晶表示パネルの両方向シフトレジスタの動作は次の通りである。
【００３６】
図５は図４による液晶表示パネルシフトレジスタの順方向入力及び出力波形図であり、図６は図４による液晶表示パネルシフトレジスタの逆方向入力及び出力波形図である。
【００３７】
まず、順方向に駆動するときは、図５に示すように、第１クロック信号、第２クロック信号、第３クロック信号、第４クロック信号の順に繰り返して入力されるようにし、開始パルスが入力されるときに関連技術のように第４クロック信号が入力されるようにする。
【００３８】
反面、逆方向駆動を行うときには、図６に示すように、第４クロック信号、第３クロック信号、第２クロック信号、第１クロック信号の順に繰り返して入力されるようにし、開始パルスが入力されるときに第１クロック信号が入力されるようにする。
【００３９】
したがって、１番目ブロックの順方向動作を説明すると、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力され、第１ｐ−ＭＯＳ（ＴＦＴ１）がターンオンになり、この際、第４クロック信号（ＣＬＫ４）としてスイッチオン状態のローレベル信号が入力されるので、第２ｐ−ＭＯＳ（ＴＦＴ２）もターンオンになり、図４のノードＱがスイッチオン状態のローレベルとなる。
したがって、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第１クロック信号（ＣＬＫ１）が出力端に伝達され出力される。この際、ノードＱＢはスイッチオフ状態のハイレベルであるので、第７ｐ−ＭＯＳ（ＴＦＴ７）はターンオフになるので、Ｖｓｓ電圧が出力端に伝達されない。
【００４０】
同様の方法で２番目のブロックでは前記１番目のブロックの出力がローレベルで第１クロック信号がローレベルであるときに第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになるので、ソースに印加される第２クロック信号（ＣＬＫ２）が出力される。
【００４１】
このような方法で、第５に示すように、１番目のブロックから８番目のブロックまで順次に出力が発生する。
【００４２】
反面、逆方向の動作を説明すると、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力され、第１クロック信号としてスイッチオン状態のローレベル信号が入力されるので、１番目のブロックで第１ｐ−ＭＯＳ（ＴＦＴ１）はターンオンになるが、 第２ｐ−ＭＯＳ（ＴＦＴ２）はターンオンにならず、 第６ｐ−ＭＯＳ（ＴＦＴ６）もターンオンにならないので、第１クロック信号を出力できない。しかしながら、８番目のブロックでは第１ｐ−ＭＯＳ（ＴＦＴ１）と 第９ｐ−ＭＯＳ（ＴＦＴ９）とが同時にターンオンになるので、 第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第４クロック信号を出力できる。
【００４３】
このように８番目のブロックで一番最初に出力される。そして、前記８番目のブロックから出力された信号が７番目のブロックの第８ｐ−ＭＯＳ（ＴＦＴ８）に印加され、この際、第４クロック信号（ＣＬＫ４）がスイッチオン状態のローレベルになるので、７番目のブロックでは第８Ｐ−ＭＯＳ及び第９ｐ−ＭＯＳ（ＴＦＴ８，ＴＦＴ９）がターンオンになると共に、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第３クロック信号を出力する。このような方法によって開始パルスを第１クロック信号に同期させ、第４クロック信号から第１クロック信号の順にクロック信号が発生するようにすると、８番目のブロックから１番目のブロック順の逆方向に信号が出力される。
【００４４】
このように、順方向と逆方向のスキャンが別途の信号やピン（ＰＩＮ）を備えずに行われるので、製作された液晶表示パネルに対してシステムモデルに合わせてパネルの装着が可能となる。即ち、ポートレート型ディスプレイ又は、ランドスケープ型ディスプレイに共に応用可能である。
【００４５】
しかしながら、上記のように本出願人によって既に出願された技術では、前記シフトレジスタのステージの数が４の倍数になるときにのみ動作が可能であるという短所がある。即ち、シフトレジスタの数が４の倍数にならないと、最終端の出力波形の歪曲が発生する。
【００４６】
図７は図４に示すようなシフトレジスタが５個のステージで構成された両方向走査の駆動回路の構成図である。
シフトレジスタが５個のステージで構成された場合は、１番目のブロックから４番目のブロックまでは図４に示すものと同様であり、最後の５番目のブロックにのみ違いがある。
即ち、５番目ブロックの構成として、ソースとゲートに前記以前ブロックの出力端が連結される第１ｐ−ＭＯＳ（ＴＦＴ１）と、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインにソースが連結され、前記第４クロック信号（ＣＬＫ４）がゲートに印加される第２ｐ−ＭＯＳ（ＴＦＴ２）と、前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインにソースが連結され、ドレインが電源Ｖｓｓ端に連結される第３ｐ−ＭＯＳ（ＴＦＴ３）と、ソースが電源Ｖｄｄ端に連結され、ゲートは前記第３クロック信号（ＣＬＫ３）端に連結され、ドレインは前記第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結される第４ｐ−ＭＯＳ（ＴＦＴ４）と、ソースが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレインに連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインと前記第３ｐ−ＭＯＳ（ＴＦＴ３）のソース連結端とに連結され、ドレインが前記電源Ｖｓｓ端に連結される第５ｐ-ＭＯＳ（ＴＦＴ５）と、ソースが前記第１クロック信号（ＣＬＫ１）端に連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインに連結され、ドレインは出力端に連結される第６ｐ−ＭＯＳ（ＴＦＴ６）と、ソースが前記出力端に連結され、ゲートが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレイン及び第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結され、ドレインが前記Ｖｓｓ端に連結される第７ｐ−ＭＯＳ（ＴＦＴ７）と、ソース及びゲートが前記開始パルス（ＶＳＴ）に連結され、ドレインが前記電源第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインに連結される前記第８ｐ−ＭＯＳ（ＴＦＴ８）と、 前記第２ｐ−ＭＯＳ（ＴＦＴ２）と並列に連結され、ゲートが前記第２クロック信号端に連結される前記第９ｐ−ＭＯＳ（ＴＦＴ９）とを備えている。
【００４７】
ここで、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインと第２ｐ−ＭＯＳ(ＴＦＴ２)のソースとの接点と、 前記第８ｐ−ＭＯＳ（ＴＦＴ８）のドレインはキャパシタＣ１を介して接地されており、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートは第２キャパシタＣ２を介して前記電源Ｖｓｓ端に連結され、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートとドレインは第３キャパシタＣ３を介して連結され、第７ｐ−ＭＯＳ（ＴＦＴ７）のゲートは第４キャパシタＣ４を介してＶｓｓ端に連結される。
【００４８】
このようにシフトレジスタが５個のステージで構成された両方向走査の駆動回路の動作は次の通りである。
【００４９】
図８は図７による液晶表示パネルシフトレジスタの順方向入力及び出力波形図であり、図９は図７による液晶表示パネルシフトレジスタの逆方向入力及び出力波形図である。
【００５０】
まず、順方向に駆動するときは、図８に示すように、第１クロック信号、第２クロック信号、第３クロック信号、第４クロック信号の順に繰り返して入力されるようにし、開始パルスが入力されるときに関連技術のように第４クロック信号が入力されるようにする。
【００５１】
反面、逆方向駆動を行うときには、図９に示すように、第４クロック信号、第３クロック信号、第２クロック信号、第１クロック信号の順に繰り返して入力されるようにし、開始パルスが入力されるときに第２クロック信号が入力されるようにする。
【００５２】
図８から分かるように、シフトレジストが５個のステージで構成されている回路では、順方向駆動を適用する場合、最後の５番目のシフトレジスタの出力波形が２つ現れる。これは、５番目のシフトレジスタの構造が１番目のシフトレジスタのそれと同じであるからである。
【００５３】
即ち、１番目のブロックで、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力されると、第１ｐ−ＭＯＳ（ＴＦＴ１）がターンオンになり、この際、第４クロック信号（ＣＬＫ４）としてスイッチオン状態のローレベル信号が入力されるので、第２ｐ−ＭＯＳ（ＴＦＴ２）もターンオンになり、図７のノードＱがスイッチオン状態のローレベルになる。したがって、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第１クロック信号（ＣＬＫ１）が出力端に伝達され出力される。この際、ノードＱＢはスイッチオフ状態のハイレベルであるので、第７ｐ−ＭＯＳ（ＴＦＴ７）はターンオフになり、電源Ｖｓｓ電圧が出力端に伝達されない。
【００５４】
これと同時に、５番目のブロック（シフトレジスタ）にも開始パルスとしてスイッチオン状態のローレベル信号が第８ｐ−ＭＯＳ（ＴＦＴ８）を介して入力され、この際、第４クロック信号（ＣＬＫ４）としてスイッチオン状態のローレベル信号が入力されるので、 第２ｐ−ＭＯＳ（ＴＦＴ２）もターンオンになり、ロードＱ部分がスイッチオン状態のローレベルになる。したがって、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第１クロック信号（ＣＬＫ１）が出力端に伝達され出力される。
したがって、順方向駆動時に５番目のブロックでは２つの出力が発生する。
【００５５】
同様に、５個のシフトレジスタで構成されている回路の場合、逆方向駆動を適用する場合にも最後の１番目シフトレジスタの出力波形が２つ現れることが図９で見られる。
【００５６】
以上で説明したように、既に出願された技術においては、シフトレジスタの数が４の倍数で構成されているときにのみ動作可能であるので、シフトレジスタの数に関係なく、両方向駆動の可能な液晶表示素子の両方向走査が可能な駆動回路を次のように提案する。
【００５７】
図１０は本発明による液晶表示素子の両方向走査が可能な駆動回路図である。
【００５８】
まず、シフトレジスタの入力端には、ゲート又はデータ開始パルス（ＶＳＴ）と、互いに異なる位相を有する四つの第１，第２，第３，第４クロック信号（ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４）と、電源電圧（Ｖｄｄ，Ｖｓｓ）とが入力される。そして、シフトレジスタの回路的な構成は５個のブロックで構成され、各ブロックの構成はほぼ類似しているが、クロック信号が印加される部分において違いがある。
【００５９】
まず、１番目ブロックの構成として、ソースとゲートに前記開始パルス（ＶＳＴ）が印加される第１ｐ−ＭＯＳ（ＴＦＴ１）と、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインにソースが連結され、前記第４クロック信号（ＣＬＫ４）がゲートに印加される第２ｐ−ＭＯＳ（ＴＦＴ２）と、前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインにソースが連結され、ドレインが電源Ｖｓｓ端に連結される第３ｐ−ＭＯＳ（ＴＦＴ３）と、ソースが電源Ｖｄｄ端に連結され、ゲートは前記第３クロック信号（ＣＬＫ３）端に連結され、ドレインは前記第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結される第４ｐ−ＭＯＳ（ＴＦＴ４）と、ソースが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレインに連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインと第３ｐ−ＭＯＳ（ＴＦＴ３）のソース連結端に連結され、ドレインが前記電源Ｖｓｓ端に連結される第５ｐ−ＭＯＳ（ＴＦＴ５）と、ソースが前記第１クロック信号（ＣＬＫ１）端に連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインに連結され、ドレインは出力端に連結される第６ｐ−ＭＯＳ（ＴＦＴ６）と、ソースが前記出力端に連結され、ゲートが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレイン及び第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結され、ドレインが前記電源Ｖｓｓ端に連結される第７ｐ−ＭＯＳ（ＴＦＴ７）と、ソース及びゲートがその次のブロックの出力端に連結される第８ｐ−ＭＯＳ（ＴＦＴ８）と、ソースが前記第８ｐ−ＭＯＳ（ＴＦＴ８）のドレインに連結され、ゲートが前記第２クロック信号端に連結され、ドレインは第２ｐ−ＭＯＳ（ＴＦＴ２）のドレイン及び第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートに連結される第９ｐ−ＭＯＳ（ＴＦＴ９）とを備えて構成されている。
【００６０】
ここで、前記第６ｐ−ＭＯＳ（ＴＦＴ２）のゲートは第１キャパシタＣ１を介して前記電源Ｖｓｓ端に連結され、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートとドレインは第２キャパシタＣ２を介して互いに連結され、第７ｐ−ＭＯＳ（ＴＦＴ７）のゲートは第３キャパシタＣ３を介して前記電源Ｖｓｓ端に連結される。
【００６１】
そして、２番目から５番目までのブロックは第６ｐ−ＭＯＳ（ＴＦＴ６）のソース、第４ｐ−ＭＯＳ（ＴＦＴ４）のゲート、第２ｐ−ＭＯＳ（ＴＦＴ２）のゲート、 第９ｐ−ＭＯＳ（ＴＦＴ９）のゲートにそれぞれ印加されるクロック信号が異なり、第１ｐ−ＭＯＳ（ＴＦＴ１）のソース及びゲートには以前ブロックの出力端が連結され、一番最後のブロックの第８ｐ−ＭＯＳ（ＴＦＴ８）のソース及びゲートには開始パルス（ＶＳＴ）端が連結され、残りのブロックの第８ｐ−ＭＯＳ（ＴＦＴ８）はその次のブロックの出力端に連結される。
【００６２】
即ち、１番目のブロックから５番目のブロックまでにおけるクロック信号の印加は次の通りである。
【００６３】
まず、前記第６ｐ−ＭＯＳ（ＴＦＴ６）のソースに印加されるクロック信号として、１番目及び５番目のブロックで第１クロック信号（ＣＬＫ１）、２番目のブロックで第２クロック信号（ＣＬＫ２）、３番目のブロックで第３クロック信号（ＣＬＫ３）、４番目のブロックで第４クロック信号（ＣＬＫ４）が印加される。
【００６４】
前記第４ｐ−ＭＯＳ（ＴＦＴ４）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第３クロック信号（ＣＬＫ３）、２番目のブロックで第４クロック信号（ＣＬＫ４）、３番目のブロックで第１クロック信号（ＣＬＫ１）、４番目のブロックで第２クロック信号（ＣＬＫ２）が印加される。
【００６５】
前記第２ｐ−ＭＯＳ（ＴＦＴ２）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第４クロック信号（ＣＬＫ４）、２番目のブロックで第１クロック信号（ＣＬＫ１）、３番目のブロックで第２クロック信号（ＣＬＫ２）、４番目のブロックで第３クロック信号（ＣＬＫ３）が印加される。
【００６６】
前記第９ｐ−ＭＯＳ（ＴＦＴ２）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第２クロック信号（ＣＬＫ２）、２番目のブロックで第３クロック信号（ＣＬＫ３）、３番目のブロックで第４クロック信号（ＣＬＫ４）、４番目のブロックで第１クロック信号（ＣＬＫ１）が印加される。
【００６７】
上述したように、５個のブロック（シフトレジスタ）で構成される場合、各ブロックの第６ｐ−ＭＯＳ（ＴＦＴ６）のソース、 第４ｐ−ＭＯＳ（ＴＦＴ４）のゲート、 第２ｐ−ＭＯＳ（ＴＦＴ２）のゲート、 第９ｐ−ＭＯＳ（ＴＦＴ９）のゲートにそれぞれ印加されるクロック信号は上記の通りである。
【００６８】
そして、仮に、８個のブロックで構成される場合、図面には示していないが、各ブロックの第６ｐ−ＭＯＳ（ＴＦＴ６）のソース、 第４ｐ−ＭＯＳ（ＴＦＴ４）のゲート、第２ｐ−ＭＯＳ（ＴＦＴ２）のゲート、 第９ｐ−ＭＯＳ（ＴＦＴ９）のゲートにそれぞれ印加されるクロック信号は、１番目と５番目、２番目と６番目、３番目と７番目、４番目と８番目で同一に印加される。
【００６９】
このような液晶表示パネルの両方向シフトレジスタの動作は次の通りである。
【００７０】
図１１は図１０による本発明の液晶表示パネルシフトレジスタの順方向入力及び出力波形図であり、図１２は図１０による本発明の液晶表示パネルシフトレジスタの逆方向入力及び出力波形図である。
【００７１】
まず、順方向に駆動するときは、図１１に示すように、第１クロック信号、第２クロック信号、第３クロック信号、第４クロック信号の順序で繰り返して入力されるようにし、開始パルスが入力されるときに関連技術のように第４クロック信号が入力されるようにする。
【００７２】
反面、逆方向駆動を行うときには、図１２に示すように、第４クロック信号、第３クロック信号、第２クロック信号、第１クロック信号の順序で繰り返して入力されるようにし、開始パルスが入力されるときに第２クロック信号が入力されるようにする。
【００７３】
したがって、１番目ブロックの順方向動作を説明すると、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力されると、第１ｐ−ＭＯＳ（ＴＦＴ１）がターンオンになり、この際、第４クロック信号（ＣＬＫ４）としてスイッチオン状態のローレベル信号が入力されるので、第２ｐ−ＭＯＳ（ＴＦＴ２）もターンオンになり、図１０のノードＱがスイッチオン状態のローレベルになる。
したがって、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第１クロック信号（ＣＬＫ１）が出力端に伝達され出力される。この際、ノードＱＢはスイッチオフ状態のハイレベルであるので、第７ｐ−ＭＯＳ（ＴＦＴ７）はターンオフになり、電源Ｖｓｓ圧が出力端に伝達されない。
【００７４】
同様な方法で２番目のブロックでは前記１番目のブロックの出力がローレベルで、第１クロック信号がローレベルであるとき、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになるので、ソースに印加される第２クロック信号（ＣＬＫ２）が出力される。
【００７５】
そして、最後のブロックの５番目のブロックでは、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力されると、第８ｐ−ＭＯＳ（ＴＦＴ８）がターンオンになっても、 第９ｐ−ＭＯＳ（ＴＦＴ９）のゲートに第２クロック信号（ＣＬＫ２）としてスイッチオフ状態のハイレベル信号が入力されるので、 第９ｐ−ＭＯＳ（ＴＦＴ９）もターンオフになり、ノードＱがスイッチオフ状態のハイレベルになる。したがって、 第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオフになる。したがって、５番目のブロックでは開始信号の入力時に出力信号がなく、ただ、その前のブロックでスイッチオン状態の信号が前記第１ｐ−ＭＯＳ（ＴＦＴ１）に印加されるときにのみ出力が発生するので、正常的な出力波形が発生する。
【００７６】
このような方法で、図１１に示すように、１番目のブロックから５番目のブロックまで順次に出力が発生する。
【００７７】
反面、逆方向の動作を説明すると、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力され、第２クロック信号としてスイッチオン状態のローレベル信号が入力されるので、１番目のブロックで第１ｐ−ＭＯＳ（ＴＦＴ１）はターンオンになるが、 第２ｐ−ＭＯＳ（ＴＦＴ２）はターンオンにならないので、 第６ｐ−ＭＯＳ（ＴＦＴ６）もターンオンにならず、第１クロック信号を出力できない。しかしながら、５番目のブロックでは第８ｐ−ＭＯＳ（ＴＦＴ１）と第９ｐ−ＭＯＳ（ＴＦＴ９）とが同時にターンオンになるので、 第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第１クロック信号を出力する。
【００７８】
このように５番目のブロックで一番最初に出力される。そして、前記５番目のブロックから出力された信号が４番目のブロックの第８ｐ−ＭＯＳ（ＴＦＴ８）に印加され、この際、第１クロック信号（ＣＬＫ１）がスイッチオン状態のローレベルになるので、４番目のブロックでは第８及び第９ｐ−ＭＯＳ（ＴＦＴ８，ＴＦＴ９）がターンオンになると共に、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第４クロック信号を出力する。このような方法によって開始パルスを第２クロック信号に同期させ、第１クロック信号から第４及び第３クロック信号の順にクロック信号が発生するようにすると、５番目のブロックから１番目のブロック順の逆方向に信号が出力される。
【００７９】
【発明の効果】
以上で説明したように、本発明による液晶表示パネルの両方向走査の駆動回路においては次のような効果が得られる。
【００８０】
本発明はシフトレジスタの動作を両方向で行われるようにするので、同一の液晶表示パネルを使用しても両方向走査で液晶表示パネルを駆動することができる。
したがって、駆動回路が内装される液晶表示パネルにおいて、システムメーカーによってパネルの位置及び方向に制約を受けずにシステムを製作できる。
また、別途の入力ピンを備えずに両方向に液晶表示パネルを走査駆動することができる。
また、駆動回路のステージの数が４の倍数でなくても動作が可能であるので、ステージの数に関係なく、両方向に走査駆動することができる。
【図面の簡単な説明】
【図１】一般的な液晶表示パネルの回路構成図である。
【図２】関連技術における液晶表示パネルシフトレジスタの回路的な構成図である。
【図３】関連技術における液晶表示パネルシフトレジスタの入力及び出力波形図である。
【図４】出願人が既に出願した液晶表示パネルシフトレジスタの回路的な構成図である。
【図５】図４による液晶表示パネルシフトレジスタの順方向入力及び出力波形図である。
【図６】図４による液晶表示パネルシフトレジスタの逆方向入力及び出力波形図である。
【図７】図４で５個のステージを有する液晶表示パネルシフトレジスタの回路的な構成図である。
【図８】図７による液晶表示パネルシフトレジスタの順方向入力及び出力波形図である。
【図９】図７による液晶表示パネルシフトレジスタの逆方向入力及び出力波形図である。
【図１０】本発明の実施形態による液晶表示パネルシフトレジスタの回路的な構成図である。
【図１１】図１０による液晶表示パネルシフトレジスタの順方向入力及び出力波形図である。
【図１２】図１０による液晶表示パネルシフトレジスタの逆方向入力及び出力波形図である。
【発明の属する技術分野】
本発明は液晶表示装置に関し、特にステージの数に関係せず、両方向走査の駆動が可能な液晶表示パネルの駆動回路に関する。
【０００２】
【関連技術】
最近の液晶表示装置は、液晶表示パネルにゲートドライブＩＣ、データドライブＩＣなどからなる駆動回路を内装しているが、駆動時の走査方向が固定されているので、システムメーカーごとに異なるパネルが要求される場合が発生する。
このように駆動回路が内装されたポリシリコン（ｐｏｌｙ−Ｓｉ）液晶表示パネルの回路構成は図１の通りである。
【０００３】
図１は一般的なポリシリコン液晶表示パネルの回路構成図である。
液晶表示パネルには複数個のゲートライン（Ｇ１−Ｇｍ）と、データーライン（Ｄ１−Ｄｎ）とが互いに直角に交差するように配列されたピクセルアレイと、前記各ゲートラインに走査信号を供給するための複数個の第１シフトレジスタ１１及びバッファ１２と、前記各データラインをｋブロックに分けて、各ブロックに一つのシフトレジスタとバッファを位置させて、データラインを駆動するための複数個の第２シフトレジスタ１３及びバッファ１４と、データ駆動回路部のデジタル／アナログ変換機から出力された映像信号を各データラインに伝達するための複数個の信号ライン（Ｓ１−Ｓｎ）と、前記第２シフトレジスタ１３及びバッファ１４から出力された駆動信号によって各ブロック別に順次に前記信号ライン（Ｓ１−Ｓｎ）の映像信号をデータラインに印加する複数個のスイッチング素子１６とで構成されている。
【０００４】
このように、前記ポリシリコン薄膜トランジスタ液晶表示パネルの駆動回路は、既存の非晶質シリコン回路と異なり、外部回路とパネルとの接触線の数を減らすために、ゲートラインが選択されている間に複数個のデータラインをｍブロックに分けて順次にデータラインにディスプレイ電圧を供給する。
したがって、このようにシフトレジスタによってゲートライン及びデータラインが順次に駆動して画像を表示するのに際して、各シフトレジスタが決められた一方向にのみシフティングするので、システムメーカーが要求する駆動時の走査方向に対する自由度を提供できない。
【０００５】
以下、関連技術における液晶表示パネルのシフトレジスタを添付の図面に基づいて説明する。
【０００６】
図２は関連技術における液晶表示パネルのシフトレジスタの回路構成図である。
まず、シフトレジスタの入力端にはゲート、又はデータ開始パルスＶＳＴと、互いに異なる位相を有する４つの第１，第２，第３，第４クロック信号（ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４と、電源電圧Ｖｄｄ，Ｖｓｓとが入力される。
【０００７】
そして、シフトレジスタの回路は複数個（８個）のブロック（左上を１番目とし下に向かって順次カウントし、右下を８番目とする）で構成され、各ブロックの構成はほぼ類似しているが、クロック信号が印加される部分において違いがある。
まず、１番目のブロックの構成として、ソースとゲートに前記開始パルス（ＶＳＴ）が印加される第１ｐ−ＭＯＳ（ＴＦＴ１）と、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインにソースが連結され、前記第４クロック信号（ＣＬＫ４）がゲートに印加される第２ｐ−ＭＯＳ（ＴＦＴ２）と、前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインにソースが連結され、ドレインが電源Ｖｓｓ端に連結される第３ｐ−ＭＯＳ（ＴＦＴ３）と、ソースが電源Ｖｄｄ端に連結され、ゲートは前記第３クロック信号（ＣＬＫ３）端に連結され、ドレインは前記第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結される第４ｐ−ＭＯＳ（ＴＦＴ４）と、ソースが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレインに連結され、ゲートが前記開始パルス（ＶＳＴ）端に連結され、ドレインが前記電源Ｖｓｓ端に連結される第５ｐＭＯＳ（ＴＦＴ５）と、ソースが前記第１クロック信号（ＣＬＫ１）端に連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインに連結され、ドレインは出力端に連結される第６ｐ−ＭＯＳ（ＴＦＴ６）と、ソースが前記出力端に連結され、ゲートが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレインに連結され、ドレインが前記電源Ｖｓｓ端に連結される第７ｐ−ＭＯＳ（ＴＦＴ７）とを備えている。
【０００８】、
ここで、前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインと第３ｐ−ＭＯＳ(ＴＦＴ３)のソースとの接点は、キャパシタＣ１を介して接地しており、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートは第２キャパシタＣ２を介して電源Ｖｓｓ端に連結され、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートとドレインは第３キャパシタＣ３を介して連結され、第７ｐ−ＭＯＳ（ＴＦＴ７）のゲートは第４キャパシタＣ４を介して電源Ｖｓｓ端に連結される。
【０００９】
そして、２番目から８番目のブロックは第６ｐ−ＭＯＳ（ＴＦＴ６）のソース、第４ｐ−ＭＯＳ（ＴＦＴ４）のゲート、第２ｐ−ＭＯＳ（ＴＦＴ２）のゲートにそれぞれ印加されるクロック信号が異なり、第１ｐ−ＭＯＳ（ＴＦＴ１）のソース及びゲートには以前のブロックの出力端が連結される。
【００１０】
即ち、１番目のブロックから８番目のブロックまでにおけるクロック信号の印加は次の通りである。
【００１１】
まず、前記第６ｐ−ＭＯＳ（ＴＦＴ６）のソースに印加されるクロック信号としては、１番目及び５番目のブロックで第１クロック信号（ＣＬＫ１）、２番目及び６番目のブロックで第２クロック信号（ＣＬＫ２）、３番目及び７番目のブロックで第３クロック信号（ＣＬＫ３）、４番目及び８番目のブロックで第４クロック信号（ＣＬＫ４）が印加される。
【００１２】
前記第４ｐ−ＭＯＳ（ＴＦＴ４）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第３クロック信号（ＣＬＫ３）、２番目及び６番目ブロックで第４クロック信号（ＣＬＫ４）、３番目及び７番目のブロックで第１クロック信号（ＣＬＫ１）、４番目及び８番目のブロックで第２クロック信号（ＣＬＫ２）が印加される。
【００１３】
前記第２ｐ−ＭＯＳ（ＴＦＴ２）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第４クロック信号（ＣＬＫ４）、２番目及び６番目のブロックで第１クロック信号（ＣＬＫ１）、３番目及び７番目のブロックで第２クロック信号（ＣＬＫ２）、４番目及び８番目のブロックで第３クロック信号（ＣＬＫ３）が印加される。
【００１４】
このように構成された関連技術における液晶表示パネルの、シフトレジスタの動作は次の通りである。
【００１５】
図３は関連技術における液晶表示パネルシフトレジスタの入力及び出力波形図である。
まず、１番目のブロックの動作を説明すると、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力されると、第１ｐ−ＭＯＳ（ＴＦＴ１）がターンオンになり、この際、第４クロック信号（ＣＬＫ４）としてスイッチオン状態のローレベル信号が入力されるので、第２ｐ−ＭＯＳ（ＴＦＴ２）もターンオンになり、図２のノードＱがスイッチオン状態のローレベルになる。
したがって、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第１クロック信号（ＣＬＫ１）が出力端に伝達され出力される。この際、ノードＱＢはスイッチオフ状態のハイレベルであるので、第７ｐ−ＭＯＳ（ＴＦＴ７）はターンオフになり、電源Ｖｓｓ電圧が出力端に伝達されない。
【００１６】
同様な方法で２番目のブロックでは前記１番目のブロックの出力がローレベルであり、第１クロック信号がローレベルであるので、第６ｐ−ＭＯＳ（ＴＦＴ６）のソースに印加される第２クロック信号（ＣＬＫ２）が出力される。
【００１７】
以上のような方法で、図３に示すように、１番目のブロックから８番目のブロックまで順次に出力が発生する。
【００１８】
【発明が解決しようとする課題】
しかしながら、かかる関連技術の液晶表示パネルの駆動回路においては、次のような問題点がある。
即ち、駆動回路が内装された関連技術の液晶表示パネルにおいては、最初に設けられた一方向にのみ画像を走査することができ、逆方向には走査が不可能である。即ち、一番最後のブロックで最初に出力を発生させ、かつ１番目のブロックで最後に出力を発生させることは不可能であるので、液晶表示パネルが製作されると、任意にパネル方向をランドスケープ型或いは、ポートレート型で設定できない。したがって、システムメーカーによって異なるパネルが要求される。
【００１９】
そこで、本発明はかかる問題点を解決するためになされたもので、別途の入力パッドを形成せずに順方向と逆方向との走査が可能であるだけでなく、駆動回路のステージに関係なく、両方向に走査駆動することのできる液晶表示パネルの駆動回路を提供することにその目的がある。
【００２０】
【課題を解決するための手段】
上記目的を達成するための本発明の液晶表示パネルの両方向の駆動回路は、複数個のブロックを備えた液晶表示パネルの駆動回路において、各ブロックは、
ソースとゲートに開始パルス、又はその前のブロックの出力信号が印加される第１スイッチング素子と、前記第１スイッチング素子のドレインにソースが連結され、クロック信号がゲートに印加される第２スイッチング素子と、前記第２スイッチング素子のドレインにソースが連結され、ドレインは電源Ｖｓｓ端に連結される第３スイッチング素子と、ソースは電源Ｖｄｄ端に連結され、ゲートは他のクロック信号端に連結され、ドレインは前記第３スイッチング素子のゲートに連結される第４スイッチング素子と、ソースが前記第４スイッチング素子のドレインに連結され、ゲートが前記第２スイッチング素子のドレインと第３スイッチング素子のソース連結端とに連結され、ドレインが前記電源Ｖｓｓ端に連結される第５スイッチング素子と、ソースが前記さらに他のクロック信号端に連結され、ゲートが前記第２スイッチング素子のドレインに連結され、ドレインは出力端に連結される第６スイッチング素子と、ソースが前記出力端に連結され、ゲートが前記第４スイッチング素子のドレイン及び第３スイッチング素子のゲートに連結され、ドレインが前記電源Ｖｓｓ端に連結される第７スイッチング素子と、ソース及びゲートが開始パルス又はその次のブロックの出力端に連結される第８スイッチング素子と、ソースが前記第８スイッチング素子のドレインに連結され、ゲートが前記さらに他のクロック信号端に連結され、ドレインは第２スイッチング素子のドレイン及び第６スイッチング素子のゲートに連結される第９スイッチング素子とを備えて構成されることを特徴とする。
【００２１】
ここで、前記第６スイッチング素子のゲートと、前記電源Ｖｓｓ端との間に連結される第１キャパシタと、第６スイッチング素子のゲートとドレインとの間に連結される第２キャパシタと、第７スイッチング素子のゲートと前記電源Ｖｓｓ端との間に連結される第３キャパシタとをさらに含むことを特徴とする。
【００２２】
また、前記ブロックは５個で構成され、前記第６スイッチング素子のソースに印加されるクロック信号は、１番目及び５番目のブロックで第１クロック信号、２番目のブロックで第２クロック信号、３番目のブロックで第３クロック信号、４番目のブロックで第４クロック信号が印加され、前記第４スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第３クロック信号、２番目のブロックで第４クロック信号、３番目のブロックで第１クロック信号、４番目のブロックで第２クロック信号が印加され、前記第２スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第４クロック信号、２番目のブロックで第１クロック信号、３番目のブロックで第２クロック信号、４番目のブロックで第３クロック信号が印加され、前記第９スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第２クロック信号、２番目のブロックで第３クロック信号、３番目のブロックで第４クロック信号、４番目のブロックで第１クロック信号が印加されることを特徴とする。
【００２３】
また、前記ブロックが８個で構成され、前記第６スイッチング素子のソースに印加されるクロック信号は、１番目及び５番目のブロックで第１クロック信号、２番目及び６番目のブロックで第２クロック信号、３番目及び７番目のブロックで第３クロック信号、４番目及び８番目のブロックで第４クロック信号が印加され、前記第４スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第３クロック信号、２番目及び６番目のブロックで第４クロック信号、３番目及び７番目のブロックで第１クロック信号、４番目及び８番目のブロックで第２クロック信号が印加され、前記第２スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第４クロック信号、２番目及び６番目のブロックで第１クロック信号、３番目及び７番目のブロックで第２クロック信号、４番目及び８番目のブロックで第３クロック信号が印加され、前記第９スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第２クロック信号、２番目及び６番目のブロックで第３クロック信号、３番目及び７番目のブロックで第４クロック信号、４番目及び８番目のブロックで第１クロック信号が印加されることを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明による液晶表示パネルの両方向の駆動回路を、添付の図面に基づいて詳細に説明する。
【００２５】
まず、本出願人はクロック信号の位相と、開始パルスの印加方法を異なるようにして、両方向走査を可能にした液晶表示パネルの駆動回路を特許出願した（韓国特許出願２００１−９９６５号、アメリカ特許出願１０／０８２，１２５号参照）。
図４は本出願人によって既出願された液晶表示パネルの両方向走査の駆動回路（シフトレジスタ）の構成図である。
【００２６】
まず、シフトレジスタの入力端には、関連技術のように、ゲート又はデータ開始パルス（ＶＳＴ）と、互いに異なる位相を有する４つの第１，第２，第３，第４クロック信号（ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４）と、電源電圧（Ｖｄｄ，Ｖｓｓ）とが入力される。
そして、シフトレジスタの回路的な構成は８個のブロックで構成され、各ブロックの構成はほぼ類似しているが、クロック信号が印加される部分において違いがある。
【００２７】
まず、１番目のブロックの構成は、ソースとゲートに前記開始パルス（ＶＳＴ）が印加される第１ｐ−ＭＯＳ（ＴＦＴ１）と、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインにソースが連結され、前記第４クロック信号（ＣＬＫ４）がゲートに印加される第２ｐ−ＭＯＳ（ＴＦＴ２）と、前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインにソースが連結され、ドレインが前記電源Ｖｓｓ端に連結される第３ｐ−ＭＯＳ（ＴＦＴ３）と、ソースが電源Ｖｄｄ端に連結され、ゲートは前記第３クロック信号（ＣＬＫ３）端に連結され、ドレインは前記第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結される第４ｐ−ＭＯＳ（ＴＦＴ４）と、ソースが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレインに連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインと第３ｐ−ＭＯＳ（ＴＦＴ３）のソース連結端とに連結され、ドレインが前記電源Ｖｓｓ端に連結される第５ｐ−ＭＯＳ（ＴＦＴ５）と、ソースが前記第１クロック信号（ＣＬＫ１）端に連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインに連結され、ドレインは出力端に連結される第６ｐ−ＭＯＳ（ＴＦＴ６）と、ソースが前記出力端に連結され、ゲートが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレイン及び第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結され、ドレインが前記電源Ｖｓｓ端に連結される第７ｐ−ＭＯＳ（ＴＦＴ７）と、ソース及びゲートがその次のブロックの出力端に連結され、ドレインが前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインに連結される第８ｐ−ＭＯＳ（ＴＦＴ８）と、前記第２ｐ−ＭＯＳ（ＴＦＴ２）に並列に連結され、ゲートが前記第２クロック信号端に連結される第９ｐ−ＭＯＳ（ＴＦＴ９）とを備えて構成されている。
【００２８】
ここで、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインと第２ｐ−ＭＯＳ（ＴＦＴ２）のソースとの接点と、前記第８ｐ−ＭＯＳ（ＴＦＴ８）のドレインはキャパシタＣ１を介して接地しており、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートは第２キャパシタＣ２を介して前記電源Ｖｓｓ端に連結され、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートとドレインは第３キャパシタＣ３を介して連結され、第７ｐ−ＭＯＳ（ＴＦＴ７）のゲートは第４キャパシタＣ４を介して前記電源Ｖｓｓ端に連結される。
【００２９】
そして、２番目から８番目までのブロックは、第６ｐ−ＭＯＳ（ＴＦＴ６）のソース、第４ｐ−ＭＯＳ（ＴＦＴ４）のゲート、第２ｐ−ＭＯＳ（ＴＦＴ２）のゲート、第９ｐ−ＭＯＳ（ＴＦＴ９）のゲートにそれぞれ印加されるクロック信号が異なり、第１ｐ−ＭＯＳ（ＴＦＴ１）のソース及びゲートには以前のブロックの出力端が連結され、一番最後のブロックの第８ｐ−ＭＯＳ（ＴＦＴ８）のソース及びゲートには開始パルス（ＶＳＴ）端が連結され、残りのブロックの第８ｐ−ＭＯＳ（ＴＦＴ８）はその次のブロックの出力端に連結される。
【００３０】
即ち、１番目のブロックから８番目のブロックまでのクロック信号の印加は次の通りである。
【００３１】
まず、前記第６ｐ−ＭＯＳ（ＴＦＴ６）のソースに印加されるクロック信号として、１番目及び５番目のブロックで第１クロック信号（ＣＬＫ１）、２番目及び６番目のブロックで第２クロック信号（ＣＬＫ２）、３番目及び７番目のブロックで第３クロック信号（ＣＬＫ３）、４番目及び８番目のブロックで第４クロック信号（ＣＬＫ４）が印加される。
【００３２】
前記第４ｐ−ＭＯＳ（ＴＦＴ４）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第３クロック信号（ＣＬＫ３）、２番目及び６番目のブロックで第４クロック信号（ＣＬＫ４）、３番目及び７番目のブロックで第１クロック信号（ＣＬＫ１）、４番目及び８番目のブロックで第２クロック信号（ＣＬＫ２）が印加される。
【００３３】
前記第２ｐ−ＭＯＳ（ＴＦＴ２）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第４クロック信号（ＣＬＫ４）、２番目及び６番目のクロックで第１クロック信号（ＣＬＫ１）、３番目及び７番目のブロックで第２クロック信号（ＣＬＫ２）、４番目及び８番目のブロックで第３クロック信号（ＣＬＫ３）が印加される。
【００３４】
前記第９ｐ−ＭＯＳ（ＴＦＴ９）のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第２クロック信号（ＣＬＫ２）、２番目及び６番目のブロックで第３クロック信号（ＣＬＫ３）、３番目及び７番目のブロックで第４クロック信号（ＣＬＫ４）、４番目及び８番目のブロックで第１クロック信号（ＣＬＫ１）が印加される。
【００３５】
このような液晶表示パネルの両方向シフトレジスタの動作は次の通りである。
【００３６】
図５は図４による液晶表示パネルシフトレジスタの順方向入力及び出力波形図であり、図６は図４による液晶表示パネルシフトレジスタの逆方向入力及び出力波形図である。
【００３７】
まず、順方向に駆動するときは、図５に示すように、第１クロック信号、第２クロック信号、第３クロック信号、第４クロック信号の順に繰り返して入力されるようにし、開始パルスが入力されるときに関連技術のように第４クロック信号が入力されるようにする。
【００３８】
反面、逆方向駆動を行うときには、図６に示すように、第４クロック信号、第３クロック信号、第２クロック信号、第１クロック信号の順に繰り返して入力されるようにし、開始パルスが入力されるときに第１クロック信号が入力されるようにする。
【００３９】
したがって、１番目ブロックの順方向動作を説明すると、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力され、第１ｐ−ＭＯＳ（ＴＦＴ１）がターンオンになり、この際、第４クロック信号（ＣＬＫ４）としてスイッチオン状態のローレベル信号が入力されるので、第２ｐ−ＭＯＳ（ＴＦＴ２）もターンオンになり、図４のノードＱがスイッチオン状態のローレベルとなる。
したがって、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第１クロック信号（ＣＬＫ１）が出力端に伝達され出力される。この際、ノードＱＢはスイッチオフ状態のハイレベルであるので、第７ｐ−ＭＯＳ（ＴＦＴ７）はターンオフになるので、Ｖｓｓ電圧が出力端に伝達されない。
【００４０】
同様の方法で２番目のブロックでは前記１番目のブロックの出力がローレベルで第１クロック信号がローレベルであるときに第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになるので、ソースに印加される第２クロック信号（ＣＬＫ２）が出力される。
【００４１】
このような方法で、第５に示すように、１番目のブロックから８番目のブロックまで順次に出力が発生する。
【００４２】
反面、逆方向の動作を説明すると、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力され、第１クロック信号としてスイッチオン状態のローレベル信号が入力されるので、１番目のブロックで第１ｐ−ＭＯＳ（ＴＦＴ１）はターンオンになるが、 第２ｐ−ＭＯＳ（ＴＦＴ２）はターンオンにならず、 第６ｐ−ＭＯＳ（ＴＦＴ６）もターンオンにならないので、第１クロック信号を出力できない。しかしながら、８番目のブロックでは第１ｐ−ＭＯＳ（ＴＦＴ１）と 第９ｐ−ＭＯＳ（ＴＦＴ９）とが同時にターンオンになるので、 第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第４クロック信号を出力できる。
【００４３】
このように８番目のブロックで一番最初に出力される。そして、前記８番目のブロックから出力された信号が７番目のブロックの第８ｐ−ＭＯＳ（ＴＦＴ８）に印加され、この際、第４クロック信号（ＣＬＫ４）がスイッチオン状態のローレベルになるので、７番目のブロックでは第８Ｐ−ＭＯＳ及び第９ｐ−ＭＯＳ（ＴＦＴ８，ＴＦＴ９）がターンオンになると共に、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第３クロック信号を出力する。このような方法によって開始パルスを第１クロック信号に同期させ、第４クロック信号から第１クロック信号の順にクロック信号が発生するようにすると、８番目のブロックから１番目のブロック順の逆方向に信号が出力される。
【００４４】
このように、順方向と逆方向のスキャンが別途の信号やピン（ＰＩＮ）を備えずに行われるので、製作された液晶表示パネルに対してシステムモデルに合わせてパネルの装着が可能となる。即ち、ポートレート型ディスプレイ又は、ランドスケープ型ディスプレイに共に応用可能である。
【００４５】
しかしながら、上記のように本出願人によって既に出願された技術では、前記シフトレジスタのステージの数が４の倍数になるときにのみ動作が可能であるという短所がある。即ち、シフトレジスタの数が４の倍数にならないと、最終端の出力波形の歪曲が発生する。
【００４６】
図７は図４に示すようなシフトレジスタが５個のステージで構成された両方向走査の駆動回路の構成図である。
シフトレジスタが５個のステージで構成された場合は、１番目のブロックから４番目のブロックまでは図４に示すものと同様であり、最後の５番目のブロックにのみ違いがある。
即ち、５番目ブロックの構成として、ソースとゲートに前記以前ブロックの出力端が連結される第１ｐ−ＭＯＳ（ＴＦＴ１）と、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインにソースが連結され、前記第４クロック信号（ＣＬＫ４）がゲートに印加される第２ｐ−ＭＯＳ（ＴＦＴ２）と、前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインにソースが連結され、ドレインが電源Ｖｓｓ端に連結される第３ｐ−ＭＯＳ（ＴＦＴ３）と、ソースが電源Ｖｄｄ端に連結され、ゲートは前記第３クロック信号（ＣＬＫ３）端に連結され、ドレインは前記第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結される第４ｐ−ＭＯＳ（ＴＦＴ４）と、ソースが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレインに連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインと前記第３ｐ−ＭＯＳ（ＴＦＴ３）のソース連結端とに連結され、ドレインが前記電源Ｖｓｓ端に連結される第５ｐ-ＭＯＳ（ＴＦＴ５）と、ソースが前記第１クロック信号（ＣＬＫ１）端に連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインに連結され、ドレインは出力端に連結される第６ｐ−ＭＯＳ（ＴＦＴ６）と、ソースが前記出力端に連結され、ゲートが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレイン及び第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結され、ドレインが前記Ｖｓｓ端に連結される第７ｐ−ＭＯＳ（ＴＦＴ７）と、ソース及びゲートが前記開始パルス（ＶＳＴ）に連結され、ドレインが前記電源第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインに連結される前記第８ｐ−ＭＯＳ（ＴＦＴ８）と、 前記第２ｐ−ＭＯＳ（ＴＦＴ２）と並列に連結され、ゲートが前記第２クロック信号端に連結される前記第９ｐ−ＭＯＳ（ＴＦＴ９）とを備えている。
【００４７】
ここで、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインと第２ｐ−ＭＯＳ(ＴＦＴ２)のソースとの接点と、 前記第８ｐ−ＭＯＳ（ＴＦＴ８）のドレインはキャパシタＣ１を介して接地されており、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートは第２キャパシタＣ２を介して前記電源Ｖｓｓ端に連結され、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートとドレインは第３キャパシタＣ３を介して連結され、第７ｐ−ＭＯＳ（ＴＦＴ７）のゲートは第４キャパシタＣ４を介してＶｓｓ端に連結される。
【００４８】
このようにシフトレジスタが５個のステージで構成された両方向走査の駆動回路の動作は次の通りである。
【００４９】
図８は図７による液晶表示パネルシフトレジスタの順方向入力及び出力波形図であり、図９は図７による液晶表示パネルシフトレジスタの逆方向入力及び出力波形図である。
【００５０】
まず、順方向に駆動するときは、図８に示すように、第１クロック信号、第２クロック信号、第３クロック信号、第４クロック信号の順に繰り返して入力されるようにし、開始パルスが入力されるときに関連技術のように第４クロック信号が入力されるようにする。
【００５１】
反面、逆方向駆動を行うときには、図９に示すように、第４クロック信号、第３クロック信号、第２クロック信号、第１クロック信号の順に繰り返して入力されるようにし、開始パルスが入力されるときに第２クロック信号が入力されるようにする。
【００５２】
図８から分かるように、シフトレジストが５個のステージで構成されている回路では、順方向駆動を適用する場合、最後の５番目のシフトレジスタの出力波形が２つ現れる。これは、５番目のシフトレジスタの構造が１番目のシフトレジスタのそれと同じであるからである。
【００５３】
即ち、１番目のブロックで、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力されると、第１ｐ−ＭＯＳ（ＴＦＴ１）がターンオンになり、この際、第４クロック信号（ＣＬＫ４）としてスイッチオン状態のローレベル信号が入力されるので、第２ｐ−ＭＯＳ（ＴＦＴ２）もターンオンになり、図７のノードＱがスイッチオン状態のローレベルになる。したがって、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第１クロック信号（ＣＬＫ１）が出力端に伝達され出力される。この際、ノードＱＢはスイッチオフ状態のハイレベルであるので、第７ｐ−ＭＯＳ（ＴＦＴ７）はターンオフになり、電源Ｖｓｓ電圧が出力端に伝達されない。
【００５４】
これと同時に、５番目のブロック（シフトレジスタ）にも開始パルスとしてスイッチオン状態のローレベル信号が第８ｐ−ＭＯＳ（ＴＦＴ８）を介して入力され、この際、第４クロック信号（ＣＬＫ４）としてスイッチオン状態のローレベル信号が入力されるので、 第２ｐ−ＭＯＳ（ＴＦＴ２）もターンオンになり、ロードＱ部分がスイッチオン状態のローレベルになる。したがって、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第１クロック信号（ＣＬＫ１）が出力端に伝達され出力される。
したがって、順方向駆動時に５番目のブロックでは２つの出力が発生する。
【００５５】
同様に、５個のシフトレジスタで構成されている回路の場合、逆方向駆動を適用する場合にも最後の１番目シフトレジスタの出力波形が２つ現れることが図９で見られる。
【００５６】
以上で説明したように、既に出願された技術においては、シフトレジスタの数が４の倍数で構成されているときにのみ動作可能であるので、シフトレジスタの数に関係なく、両方向駆動の可能な液晶表示素子の両方向走査が可能な駆動回路を次のように提案する。
【００５７】
図１０は本発明による液晶表示素子の両方向走査が可能な駆動回路図である。
【００５８】
まず、シフトレジスタの入力端には、ゲート又はデータ開始パルス（ＶＳＴ）と、互いに異なる位相を有する四つの第１，第２，第３，第４クロック信号（ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４）と、電源電圧（Ｖｄｄ，Ｖｓｓ）とが入力される。そして、シフトレジスタの回路的な構成は５個のブロックで構成され、各ブロックの構成はほぼ類似しているが、クロック信号が印加される部分において違いがある。
【００５９】
まず、１番目ブロックの構成として、ソースとゲートに前記開始パルス（ＶＳＴ）が印加される第１ｐ−ＭＯＳ（ＴＦＴ１）と、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインにソースが連結され、前記第４クロック信号（ＣＬＫ４）がゲートに印加される第２ｐ−ＭＯＳ（ＴＦＴ２）と、前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインにソースが連結され、ドレインが電源Ｖｓｓ端に連結される第３ｐ−ＭＯＳ（ＴＦＴ３）と、ソースが電源Ｖｄｄ端に連結され、ゲートは前記第３クロック信号（ＣＬＫ３）端に連結され、ドレインは前記第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結される第４ｐ−ＭＯＳ（ＴＦＴ４）と、ソースが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレインに連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインと第３ｐ−ＭＯＳ（ＴＦＴ３）のソース連結端に連結され、ドレインが前記電源Ｖｓｓ端に連結される第５ｐ−ＭＯＳ（ＴＦＴ５）と、ソースが前記第１クロック信号（ＣＬＫ１）端に連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインに連結され、ドレインは出力端に連結される第６ｐ−ＭＯＳ（ＴＦＴ６）と、ソースが前記出力端に連結され、ゲートが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレイン及び第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結され、ドレインが前記電源Ｖｓｓ端に連結される第７ｐ−ＭＯＳ（ＴＦＴ７）と、ソース及びゲートがその次のブロックの出力端に連結される第８ｐ−ＭＯＳ（ＴＦＴ８）と、ソースが前記第８ｐ−ＭＯＳ（ＴＦＴ８）のドレインに連結され、ゲートが前記第２クロック信号端に連結され、ドレインは第２ｐ−ＭＯＳ（ＴＦＴ２）のドレイン及び第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートに連結される第９ｐ−ＭＯＳ（ＴＦＴ９）とを備えて構成されている。
【００６０】
ここで、前記第６ｐ−ＭＯＳ（ＴＦＴ２）のゲートは第１キャパシタＣ１を介して前記電源Ｖｓｓ端に連結され、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートとドレインは第２キャパシタＣ２を介して互いに連結され、第７ｐ−ＭＯＳ（ＴＦＴ７）のゲートは第３キャパシタＣ３を介して前記電源Ｖｓｓ端に連結される。
【００６１】
そして、２番目から５番目までのブロックは第６ｐ−ＭＯＳ（ＴＦＴ６）のソース、第４ｐ−ＭＯＳ（ＴＦＴ４）のゲート、第２ｐ−ＭＯＳ（ＴＦＴ２）のゲート、 第９ｐ−ＭＯＳ（ＴＦＴ９）のゲートにそれぞれ印加されるクロック信号が異なり、第１ｐ−ＭＯＳ（ＴＦＴ１）のソース及びゲートには以前ブロックの出力端が連結され、一番最後のブロックの第８ｐ−ＭＯＳ（ＴＦＴ８）のソース及びゲートには開始パルス（ＶＳＴ）端が連結され、残りのブロックの第８ｐ−ＭＯＳ（ＴＦＴ８）はその次のブロックの出力端に連結される。
【００６２】
即ち、１番目のブロックから５番目のブロックまでにおけるクロック信号の印加は次の通りである。
【００６３】
まず、前記第６ｐ−ＭＯＳ（ＴＦＴ６）のソースに印加されるクロック信号として、１番目及び５番目のブロックで第１クロック信号（ＣＬＫ１）、２番目のブロックで第２クロック信号（ＣＬＫ２）、３番目のブロックで第３クロック信号（ＣＬＫ３）、４番目のブロックで第４クロック信号（ＣＬＫ４）が印加される。
【００６４】
前記第４ｐ−ＭＯＳ（ＴＦＴ４）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第３クロック信号（ＣＬＫ３）、２番目のブロックで第４クロック信号（ＣＬＫ４）、３番目のブロックで第１クロック信号（ＣＬＫ１）、４番目のブロックで第２クロック信号（ＣＬＫ２）が印加される。
【００６５】
前記第２ｐ−ＭＯＳ（ＴＦＴ２）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第４クロック信号（ＣＬＫ４）、２番目のブロックで第１クロック信号（ＣＬＫ１）、３番目のブロックで第２クロック信号（ＣＬＫ２）、４番目のブロックで第３クロック信号（ＣＬＫ３）が印加される。
【００６６】
前記第９ｐ−ＭＯＳ（ＴＦＴ２）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第２クロック信号（ＣＬＫ２）、２番目のブロックで第３クロック信号（ＣＬＫ３）、３番目のブロックで第４クロック信号（ＣＬＫ４）、４番目のブロックで第１クロック信号（ＣＬＫ１）が印加される。
【００６７】
上述したように、５個のブロック（シフトレジスタ）で構成される場合、各ブロックの第６ｐ−ＭＯＳ（ＴＦＴ６）のソース、 第４ｐ−ＭＯＳ（ＴＦＴ４）のゲート、 第２ｐ−ＭＯＳ（ＴＦＴ２）のゲート、 第９ｐ−ＭＯＳ（ＴＦＴ９）のゲートにそれぞれ印加されるクロック信号は上記の通りである。
【００６８】
そして、仮に、８個のブロックで構成される場合、図面には示していないが、各ブロックの第６ｐ−ＭＯＳ（ＴＦＴ６）のソース、 第４ｐ−ＭＯＳ（ＴＦＴ４）のゲート、第２ｐ−ＭＯＳ（ＴＦＴ２）のゲート、 第９ｐ−ＭＯＳ（ＴＦＴ９）のゲートにそれぞれ印加されるクロック信号は、１番目と５番目、２番目と６番目、３番目と７番目、４番目と８番目で同一に印加される。
【００６９】
このような液晶表示パネルの両方向シフトレジスタの動作は次の通りである。
【００７０】
図１１は図１０による本発明の液晶表示パネルシフトレジスタの順方向入力及び出力波形図であり、図１２は図１０による本発明の液晶表示パネルシフトレジスタの逆方向入力及び出力波形図である。
【００７１】
まず、順方向に駆動するときは、図１１に示すように、第１クロック信号、第２クロック信号、第３クロック信号、第４クロック信号の順序で繰り返して入力されるようにし、開始パルスが入力されるときに関連技術のように第４クロック信号が入力されるようにする。
【００７２】
反面、逆方向駆動を行うときには、図１２に示すように、第４クロック信号、第３クロック信号、第２クロック信号、第１クロック信号の順序で繰り返して入力されるようにし、開始パルスが入力されるときに第２クロック信号が入力されるようにする。
【００７３】
したがって、１番目ブロックの順方向動作を説明すると、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力されると、第１ｐ−ＭＯＳ（ＴＦＴ１）がターンオンになり、この際、第４クロック信号（ＣＬＫ４）としてスイッチオン状態のローレベル信号が入力されるので、第２ｐ−ＭＯＳ（ＴＦＴ２）もターンオンになり、図１０のノードＱがスイッチオン状態のローレベルになる。
したがって、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第１クロック信号（ＣＬＫ１）が出力端に伝達され出力される。この際、ノードＱＢはスイッチオフ状態のハイレベルであるので、第７ｐ−ＭＯＳ（ＴＦＴ７）はターンオフになり、電源Ｖｓｓ圧が出力端に伝達されない。
【００７４】
同様な方法で２番目のブロックでは前記１番目のブロックの出力がローレベルで、第１クロック信号がローレベルであるとき、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになるので、ソースに印加される第２クロック信号（ＣＬＫ２）が出力される。
【００７５】
そして、最後のブロックの５番目のブロックでは、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力されると、第８ｐ−ＭＯＳ（ＴＦＴ８）がターンオンになっても、 第９ｐ−ＭＯＳ（ＴＦＴ９）のゲートに第２クロック信号（ＣＬＫ２）としてスイッチオフ状態のハイレベル信号が入力されるので、 第９ｐ−ＭＯＳ（ＴＦＴ９）もターンオフになり、ノードＱがスイッチオフ状態のハイレベルになる。したがって、 第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオフになる。したがって、５番目のブロックでは開始信号の入力時に出力信号がなく、ただ、その前のブロックでスイッチオン状態の信号が前記第１ｐ−ＭＯＳ（ＴＦＴ１）に印加されるときにのみ出力が発生するので、正常的な出力波形が発生する。
【００７６】
このような方法で、図１１に示すように、１番目のブロックから５番目のブロックまで順次に出力が発生する。
【００７７】
反面、逆方向の動作を説明すると、開始パルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力され、第２クロック信号としてスイッチオン状態のローレベル信号が入力されるので、１番目のブロックで第１ｐ−ＭＯＳ（ＴＦＴ１）はターンオンになるが、 第２ｐ−ＭＯＳ（ＴＦＴ２）はターンオンにならないので、 第６ｐ−ＭＯＳ（ＴＦＴ６）もターンオンにならず、第１クロック信号を出力できない。しかしながら、５番目のブロックでは第８ｐ−ＭＯＳ（ＴＦＴ１）と第９ｐ−ＭＯＳ（ＴＦＴ９）とが同時にターンオンになるので、 第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第１クロック信号を出力する。
【００７８】
このように５番目のブロックで一番最初に出力される。そして、前記５番目のブロックから出力された信号が４番目のブロックの第８ｐ−ＭＯＳ（ＴＦＴ８）に印加され、この際、第１クロック信号（ＣＬＫ１）がスイッチオン状態のローレベルになるので、４番目のブロックでは第８及び第９ｐ−ＭＯＳ（ＴＦＴ８，ＴＦＴ９）がターンオンになると共に、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第４クロック信号を出力する。このような方法によって開始パルスを第２クロック信号に同期させ、第１クロック信号から第４及び第３クロック信号の順にクロック信号が発生するようにすると、５番目のブロックから１番目のブロック順の逆方向に信号が出力される。
【００７９】
【発明の効果】
以上で説明したように、本発明による液晶表示パネルの両方向走査の駆動回路においては次のような効果が得られる。
【００８０】
本発明はシフトレジスタの動作を両方向で行われるようにするので、同一の液晶表示パネルを使用しても両方向走査で液晶表示パネルを駆動することができる。
したがって、駆動回路が内装される液晶表示パネルにおいて、システムメーカーによってパネルの位置及び方向に制約を受けずにシステムを製作できる。
また、別途の入力ピンを備えずに両方向に液晶表示パネルを走査駆動することができる。
また、駆動回路のステージの数が４の倍数でなくても動作が可能であるので、ステージの数に関係なく、両方向に走査駆動することができる。
【図面の簡単な説明】
【図１】一般的な液晶表示パネルの回路構成図である。
【図２】関連技術における液晶表示パネルシフトレジスタの回路的な構成図である。
【図３】関連技術における液晶表示パネルシフトレジスタの入力及び出力波形図である。
【図４】出願人が既に出願した液晶表示パネルシフトレジスタの回路的な構成図である。
【図５】図４による液晶表示パネルシフトレジスタの順方向入力及び出力波形図である。
【図６】図４による液晶表示パネルシフトレジスタの逆方向入力及び出力波形図である。
【図７】図４で５個のステージを有する液晶表示パネルシフトレジスタの回路的な構成図である。
【図８】図７による液晶表示パネルシフトレジスタの順方向入力及び出力波形図である。
【図９】図７による液晶表示パネルシフトレジスタの逆方向入力及び出力波形図である。
【図１０】本発明の実施形態による液晶表示パネルシフトレジスタの回路的な構成図である。
【図１１】図１０による液晶表示パネルシフトレジスタの順方向入力及び出力波形図である。
【図１２】図１０による液晶表示パネルシフトレジスタの逆方向入力及び出力波形図である。
Claims (5)
- 複数個のブロックを備えた液晶表示パネルの駆動回路において、
各ブロックは、
ソースとゲートに開始パルス又はその前のブロックの出力信号が印加される第１スイッチング素子と、
前記第１スイッチング素子のドレインにソースが連結され、クロック信号がゲートに印加される第２スイッチング素子と、
前記第２スイッチング素子のドレインにソースが連結され、ドレインは電源Ｖｓｓ端に連結される第３スイッチング素子と、
ソースが電源Ｖｄｄ端に連結され、ゲートは他のクロック信号に連結され、ドレインは前記第３スイッチング素子のゲートに連結される第４スイッチング素子と、
ソースが前記第４スイッチング素子のドレインに連結され、ゲートが前記第２スイッチング素子のドレインと第３スイッチング素子のソース連結端とに連結され、ドレインが前記電源Ｖｓｓ端に連結される第５スイッチング素子と、
ソースが前記また他のクロック信号に連結され、ゲートが前記第２スイッチング素子のドレインに連結され、ドレインは出力端に連結される第６スイッチング素子と、
ソースが前記出力端に連結され、ゲートが前記第４スイッチング素子のドレイン及び第３スイッチング素子のゲートに連結され、ドレインが前記電源Ｖｓｓ端に連結される第７スイッチング素子と、
ソース及びゲートが開始パルス又はその次のブロックの出力端に連結される第８スイッチング素子と、
ソースが前記第８スイッチング素子のドレインに連結され、ゲートが前記また他のクロック信号に連結され、ドレインは第２スイッチング素子のドレイン及び、第６スイッチング素子のゲートに連結される第９スイッチング素子とを備えて構成されることを特徴とする液晶表示パネルの両方向の駆動回路。 - 前記第６スイッチング素子のゲートと、前記Ｖｓｓ端との間に連結される第１キャパシタと、
第６スイッチング素子のゲートとドレインとの間に連結される第２キャパシタと、
第７スイッチング素子のゲートと前記Ｖｓｓ端との間に連結される第３キャパシタとをさらに含むことを特徴とする請求項１記載の液晶表示パネルの両方向の駆動回路。 - 前記ブロックは５個で構成され、
前記第６スイッチング素子のソースに印加されるクロック信号は、１番目及び５番目のブロックで第１クロック信号、２番目のブロックで第２クロック信号、３番目のブロックで第３クロック信号、４番目のブロックで第４クロック信号が印加され、
前記第４スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第３クロック信号、２番目のブロックで第４クロック信号、３番目のブロックで第１クロック信号、４番目のブロックで第２クロック信号が印加され、
前記第２スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第４クロック信号、２番目のブロックで第１クロック信号、３番目のブロックで第２クロック信号、４番目のブロックで第３クロック信号が印加され、
前記第９スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第２クロック信号、２番目のブロックで第３クロック信号、３番目のブロックで第４クロック信号、４番目のブロックで第１クロック信号が印加されることを特徴とする請求項１記載の液晶表示パネルの両方向の駆動回路。 - 前記ブロックが８個で構成され、
前記第６スイッチング素子のソースに印加されるクロック信号は、１番目及び５番目のブロックで第１クロック信号、２番目及び６番目のブロックで第２クロック信号、３番目及び７番目のブロックで第３クロック信号、４番目及び８番目のブロックで第４クロック信号が連結され、
前記第４スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第３クロック信号、２番目及び６番目のブロックで第４クロック信号、３番目及び７番目のブロックで第１クロック信号、４番目及び８番目のブロックで第２クロック信号が連結され、
前記第２スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第４クロック信号、２番目及び６番目のブロックで第１クロック信号、３番目及び７番目のブロックで第２クロック信号、４番目及び８番目のブロックで第３クロック信号が連結され、
前記第９スイッチング素子のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第２クロック信号、２番目及び６番目のブロックで第３クロック信号、３番目及び７番目のブロックで第４クロック信号、４番目及び８番目のブロックで第１クロック信号が連結されることを特徴とする請求項１記載の液晶表示パネルの両方向の駆動回路。 - 前記各スイッチング素子はｐ−ＭＯＳで構成されることを特徴とする請求項１記載の液晶表示パネルの両方向の駆動回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0080711A KR100493385B1 (ko) | 2002-12-17 | 2002-12-17 | 액정표시패널의 양 방향 구동 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004199025A true JP2004199025A (ja) | 2004-07-15 |
| JP3955553B2 JP3955553B2 (ja) | 2007-08-08 |
Family
ID=32501441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003188013A Expired - Lifetime JP3955553B2 (ja) | 2002-12-17 | 2003-06-30 | 液晶表示パネルの両方向の駆動回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7038643B2 (ja) |
| JP (1) | JP3955553B2 (ja) |
| KR (1) | KR100493385B1 (ja) |
| CN (1) | CN1317690C (ja) |
| DE (1) | DE10337530B4 (ja) |
| TW (1) | TWI259919B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101083068B (zh) * | 2006-02-20 | 2011-06-15 | 三星电子株式会社 | 显示装置 |
| US8164562B2 (en) | 2006-10-24 | 2012-04-24 | Samsung Electronics Co., Ltd. | Display device and driving method thereof |
| JP2013083678A (ja) * | 2011-10-06 | 2013-05-09 | Japan Display East Co Ltd | 表示装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487439B1 (ko) * | 2002-12-31 | 2005-05-03 | 엘지.필립스 엘시디 주식회사 | 평판표시장치의 양방향 구동 회로 및 구동 방법 |
| KR101012972B1 (ko) * | 2003-12-30 | 2011-02-10 | 엘지디스플레이 주식회사 | 액티브 매트릭스 표시장치 |
| KR101110133B1 (ko) * | 2004-12-28 | 2012-02-20 | 엘지디스플레이 주식회사 | 액정표시장치 게이트 구동용 쉬프트레지스터 |
| KR101127813B1 (ko) * | 2004-12-29 | 2012-03-26 | 엘지디스플레이 주식회사 | 쉬프트 레지스터와 이를 이용한 액정 표시장치 |
| KR100714003B1 (ko) * | 2005-08-22 | 2007-05-04 | 삼성에스디아이 주식회사 | 쉬프트 레지스터 회로 |
| JP4846348B2 (ja) * | 2005-11-18 | 2011-12-28 | 株式会社 日立ディスプレイズ | 表示装置 |
| KR101155895B1 (ko) | 2006-02-20 | 2012-06-21 | 삼성모바일디스플레이주식회사 | 발광 표시 장치 및 그 구동 방법 |
| TWI430242B (zh) | 2006-08-01 | 2014-03-11 | Samsung Display Co Ltd | 顯示器裝置及驅動顯示器裝置的方法 |
| CN101783124B (zh) | 2010-02-08 | 2013-05-08 | 北京大学深圳研究生院 | 栅极驱动电路单元、栅极驱动电路及显示装置 |
| CN101789213A (zh) * | 2010-03-30 | 2010-07-28 | 友达光电股份有限公司 | 移位寄存器电路以及栅极驱动电路 |
| CN103928002B (zh) | 2013-12-31 | 2016-06-15 | 厦门天马微电子有限公司 | 一种栅极驱动电路及显示器 |
| CN104766576B (zh) * | 2015-04-07 | 2017-06-27 | 深圳市华星光电技术有限公司 | 基于p型薄膜晶体管的goa电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000155550A (ja) * | 1998-10-21 | 2000-06-06 | Lg Philips Lcd Co Ltd | シフトレジスタ |
| JP2001506044A (ja) * | 1996-12-09 | 2001-05-08 | トムソン マルチメディア ソシエテ アノニム | 二方向シフトレジスタ |
| JP2002008388A (ja) * | 2000-06-20 | 2002-01-11 | Fujitsu Ltd | 液晶表示装置及びそれに用いるシフトレジスタ |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132093A (ja) * | 1984-07-23 | 1986-02-14 | シャープ株式会社 | 液晶表示装置の駆動回路 |
| DE4307177C2 (de) | 1993-03-08 | 1996-02-08 | Lueder Ernst | Schaltungsanordnung als Teil eines Schieberegisters zur Ansteuerung von ketten- oder matrixförmig angeordneten Schaltelementen |
| JP3329008B2 (ja) * | 1993-06-25 | 2002-09-30 | ソニー株式会社 | 双方向信号伝送回路網及び双方向信号転送シフトレジスタ |
| JP3272209B2 (ja) * | 1995-09-07 | 2002-04-08 | アルプス電気株式会社 | Ｌｃｄ駆動回路 |
| JPH09311667A (ja) * | 1996-05-23 | 1997-12-02 | Matsushita Electron Corp | 液晶表示装置 |
| KR100242244B1 (ko) * | 1997-08-09 | 2000-02-01 | 구본준 | 스캐닝 회로 |
| JP3077650B2 (ja) * | 1997-10-27 | 2000-08-14 | 日本ビクター株式会社 | アクティブマトリクス方式液晶パネルの駆動装置 |
| JP3488085B2 (ja) * | 1998-05-25 | 2004-01-19 | シャープ株式会社 | 液晶表示装置及びその駆動方法 |
| JP4043112B2 (ja) * | 1998-09-21 | 2008-02-06 | 東芝松下ディスプレイテクノロジー株式会社 | 液晶表示装置およびその駆動方法 |
| JP3659103B2 (ja) * | 1999-12-28 | 2005-06-15 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の駆動回路および駆動方法、電子機器 |
| JP2002140028A (ja) * | 2000-10-31 | 2002-05-17 | Sony Corp | 表示装置およびその駆動方法並びに撮像装置 |
| TW525139B (en) * | 2001-02-13 | 2003-03-21 | Samsung Electronics Co Ltd | Shift register, liquid crystal display using the same and method for driving gate line and data line blocks thereof |
| KR100788391B1 (ko) | 2001-02-27 | 2007-12-31 | 엘지.필립스 엘시디 주식회사 | 액정표시패널의 양 방향 구동 회로 |
-
2002
- 2002-12-17 KR KR10-2002-0080711A patent/KR100493385B1/ko active IP Right Grant
-
2003
- 2003-06-04 US US10/453,651 patent/US7038643B2/en active Active
- 2003-06-30 JP JP2003188013A patent/JP3955553B2/ja not_active Expired - Lifetime
- 2003-07-11 TW TW092119045A patent/TWI259919B/zh not_active IP Right Cessation
- 2003-07-30 CN CNB031499198A patent/CN1317690C/zh not_active Expired - Lifetime
- 2003-08-14 DE DE10337530A patent/DE10337530B4/de not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001506044A (ja) * | 1996-12-09 | 2001-05-08 | トムソン マルチメディア ソシエテ アノニム | 二方向シフトレジスタ |
| JP2000155550A (ja) * | 1998-10-21 | 2000-06-06 | Lg Philips Lcd Co Ltd | シフトレジスタ |
| JP2002008388A (ja) * | 2000-06-20 | 2002-01-11 | Fujitsu Ltd | 液晶表示装置及びそれに用いるシフトレジスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101083068B (zh) * | 2006-02-20 | 2011-06-15 | 三星电子株式会社 | 显示装置 |
| US8164562B2 (en) | 2006-10-24 | 2012-04-24 | Samsung Electronics Co., Ltd. | Display device and driving method thereof |
| JP2013083678A (ja) * | 2011-10-06 | 2013-05-09 | Japan Display East Co Ltd | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200411258A (en) | 2004-07-01 |
| US20040113878A1 (en) | 2004-06-17 |
| US7038643B2 (en) | 2006-05-02 |
| KR100493385B1 (ko) | 2005-06-07 |
| KR20040053584A (ko) | 2004-06-24 |
| DE10337530B4 (de) | 2009-01-29 |
| DE10337530A1 (de) | 2004-07-15 |
| TWI259919B (en) | 2006-08-11 |
| JP3955553B2 (ja) | 2007-08-08 |
| DE10337530A8 (de) | 2005-04-07 |
| CN1508770A (zh) | 2004-06-30 |
| CN1317690C (zh) | 2007-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061113 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061120 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070219 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070411 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070502 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3955553 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 3 |
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| R370 | Written measure of declining of transfer procedure |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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