DE19950860A1 - Schieberegister - Google Patents

Schieberegister

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Abstract

Schieberegister zum Ansteuern einer Pixelreihe in einer Flüssigkristalldisplayeinrichtung. Bei dem Schieberegister ist eine Vielzahl von Stufen mit einer Spannungsquelle für eine Spannung mit hohem Pegel, einer Spannungsquelle für eine Spannung mit niedrigem Pegel und einem Taktsignalgenerator zum Erzeugen eines phasenverschobenen Taktsignals verbunden, mit Reihenleitungen verbunden und in Bezug auf ein Abtastsignal zum Laden und Entladen der Reihenleitungen kaskadisch verbunden. Bei jeder Stufe des Schieberegisters ist ein Ausgangsschaltkreis mit einem Einschalttransistor mit einer ersten Eingangselektrode zum Empfangen eines ersten Taktsignals, dessen Phase im Vergleich zum Abtastsignal verschoben ist, einer mit der Reihenleitung verbundenen ersten Ausgangselektrode und einer ersten Steuerelektrode und mit einem Ausschalttransistor mit einer mit der Spannungsquelle für eine Spannung mit niedrigem Pegel verbundenen zweiten Eingangselektrode, einer mit der Reihenleitung verbundenen zweiten Ausgangselektrode und einer zweiten Steuerelektrode versehen. Ein Eingangsschaltkreis reagiert zum Erzeugen eines ersten Steuersignals, welches an die erste Steuerelektrode angelegt werden soll, auf das Abtastsignal und reagiert zum Erzeugen eines zweiten Steuersignals, welches an die zweite Steuerelektrode angelegt werden soll, auf ein zweites Taktsignal, dessen Phase im Vergleich zum ersten Taktsignal verschoben ist.

Description

Die Erfindung betrifft einen Schaltkreis zum Ansteuern einer Displayvorrichtung vom Aktivmatrix-Typ, und insbesondere ein Schieberegister zum Ansteuern von Pixelreihen in einem Flüssigkristalldisplay.
Im allgemeinen weist ein bei einem Fernseher oder Computer ver­ wendetes herkömmliches Flüssigkristalldisplay eine Flüssigkri­ stallmatrix mit an den Kreuzungen von Datenleitungen und Aus­ wahl- oder Gateleitungen angeordneten Flüssigkristallzellen auf. Die Auswahlleitungen sind horizontale Leitungen (d. h. Rei­ henleitungen) der Flüssigkristallmatrix, die von einem Schiebe­ register sequentiell angesteuert werden.
Wie in Fig. 1 gezeigt ist, weist ein konventionelles 3-Phasen- Schieberegister n Stufen 2 1 bis 2 n auf, die kaskadenartig untereinander verbunden sind und zugleich über Ausgabeleitungen 4 1 bis 4 n mit n Reihenleitungen Reihe 1 bis Reihe n bzw. mit Gateleitungen verbunden sind. In die erste Stufe 2 1 wird ein Abtastimpuls SP eingespeist, und in die zweite bis n-te Test­ stufe 2 2 bis 2 n werden jeweils Ausgabesignale g1 bis gn-1 aus der vorhergehenden Stufe eingespeist. Außerdem empfangen die n Stu­ fen 2 1 bis 2 n zwei Taktsignale von drei Taktsignalen C1 bis C3. Jede der n Stufen 2 1 bis 2 n steuert mit den beiden Taktsignalen und den Ausgabesignalen der vorhergehenden Stufen odet mit den zwei Taktsignalen und dem Abtastimpuls SP eine zugeordnete mit einem Pixelzug verbundene Reihenleitung Reihe i an.
Wie in Fig. 2 gezeigt ist, weist jede der Stufen 2 1 bis 2 n einen fünften NMOS-Transistor T5 zum Anlegen eines logisch hohen Spannungssignals an die Ausgangsleitung 4 i und einen sechsten NMOS-Transistor T6 zum Anlegen eines logisch niedrigen Spannungssignal an die Ausgangsleitung 4 i auf. Wenn von der vorhergehenden Stufe 2 i-1 über die (i-1)te Reihenleitung ein Eingabesignal gi-1 mit logisch hohem Pegel angelegt wird, schal­ ten der erste und der vierte NMOS-Transistor T1 und T4 durch. Wie aus Fig. 3 ersichtlich ist, ist mit dem Eingangssignal gi-1 der (i-1)ten Reihenleitung ein drittes Taktsignal C3 mit lo­ gisch hohem Pegel synchronisiert, und dieses wird an einen dritten NMOS-Transistor T3 angelegt, wodurch der dritte NMOS- Transistor T3 durchgeschaltet wird. Der dritte und der vierte NNOS-Transistor T3 und T4 bilden ein sogenanntes Verhältnis­ logik, bei der das Verhältnis ihrer Widerstände in geeigneter Weise derart eingestellt ist, daß die Spannung am zweiten Knoten P2 einen niedrigen Pegel annimmt, wenn der dritte und der vierte NMOS-Transistor T3 und T4 simultan durchgeschaltet werden. Dementsprechend tritt, wenn das Eingangssignal gi-1 der (i-1)ten Reihenleitung angelegt wird, am zweiten Knoten P2 eine Spannung mit logisch niedrigem Pegel auf. Gleichzeitig werden der zweite und der sechste NMOS-Transistor T2 und T6 durch eine Spannung mit logisch niedrigem Pegel vom zweiten Knoten P2 ge­ sperrt. Ein erster Knoten P1 wird, wenn der erste NMOS-Transi­ stor T1 durchgeschaltet wird, und der zweite NMOS-Transistor T2 gesperrt wird, durch eine Versorgungsspannung VDD auf eine Spannung mit logisch hohem Pegel aufgeladen. Wenn die Spannung mit logisch hohem Pegel am ersten Knoten P1 eine ihr eigene Schwellspannung erreicht, wird der fünfte NMOS-Transistor N5 gesperrt. Gleichzeitig tritt, da der Pegel des ersten Takt­ signals C1 logisch niedrig bleibt, an der Ausgangsleitung 4 i eine Spannung mit logisch niedrigem Pegel auf.
Wenn während eines Zeitintervalls, während dessen der Pegel einer Spannung am ersten Knoten P1 logisch hoch bleibt, der Spannungspegel des ersten Taktsignals C1 logisch hoch ist, wird die Ausgangsleitung 4 i durch die über den fünften NMOS-Transi­ stor angelegte Spannung des ersten Taktsignals C1 mit logisch hohem Pegel auf einen logisch hohen Pegel gebracht. Dement­ sprechend tritt an der Ausgangsleitung 4 i ein Ausgangssignal Vout mit logisch hohem Pegel auf. Gleichzeitig wird, da die Ausgangsleitung 4 i und der erste Knoten P1, wie in Fig. 4 gezeigt ist, über eine zwischen dem Gate und der Source des fünften NMOS-Transistors T5 bestehende parasitäre Kapazität Cgs gekoppelt sind, die Spannung am ersten Knoten P1 auf einen­ hohen Spannungspegel initialisiert (gebootstrapt). Dement­ sprechend wird die Spannung mit logisch hohem Pegel des ersten Taktsignals C1 annähernd ohne Verluste an die Ausgangsleitung 4 i angelegt. Solch ein Initialisierungssystem (Bootstrap- System) wird zur Kompensation von Spannungsverlusten verwendet, die durch eine in einem Schaltkreis mit NMOS-Transistoren er­ zeugte Schwellspannung verursacht werden.
Außerdem fällt, wenn der Spannungspegel des ersten Taktsignals C1 von einem logisch hohen Pegel zu einem logisch niedrigen Pegel verändert wird, die Spannung Vout an der Ausgangsleitung 4 i auf eine Spannung mit logisch niedrigem Pegel ab, da sich der fünfte NMOS-Transistor T5 in gesperrtem Zustand befindet. Ferner fällt, da der erste und der vierte NMOS-Transistor T1 und T4 durch das an der (i-1)ten Reihenleitung anliegende Ein­ gangssignal gi-1 mit logisch niedrigem Spannungspegel so ge­ sperrt werden, daß sie nicht mit Spannung versorgt werden, der Spannungspegel am ersten Knoten P1 auch langsam ab. In einem solchen Zustand wird, wenn der Spannungspegel des dritten Takt­ signals C3 logisch hoch ist, der dritte MVIOS-Transistor T3 ge­ sperrt, woraufhin er beginnt, den zweiten Knoten P2 mit Hilfe der über den dritten NNOS-Transistor T3 angelegten Versor­ gungsspannung VDD auf eine Spannung mit logisch hohem Pegel aufzuladen. Der sechste NMOS-Transistor T6 wird durch ein von dem zweiten Knoten P2 angelegtes Spannungssignal, welches höher ist als die Schwellspannung des Transistors T6, durchgeschal­ tet, so daß über ihn eine auf die Ausgangsleitung 4 i geladene Spannung zu einer Erdspannung VSS hin entladen wird. Folglich behält eine Spannung an der mit der Ausgangsleitung 4 i verbun­ denen Reihenleitung Reihe i einen logisch niedrigen Pegel bei.
Damit solch ein Schieberegister normal betrieben werden kann, muß das Widerstandsverhältnis des dritten und des vierten NMOS- Transistor T3 und T4, welches als Verhältnislogik dient, exakt eingestellt sein. In anderen Worten muß zum Erzeugen einer Spannung mit logisch niedrigem Pegel am zweiten Knoten P2, wenn das dritte Taktsignal C3 mit logisch hohem Spannungspegel und das Eingangssignal gi-1 an der (i-1)ten Reihenleitung simultan an die Gates des dritten und des vierten NMOS-Transistors T3 und T4 angelegt werden, die Kanalbreite des vierten NNOS- Transistors T4 ungefähr 10 mal so groß sein, wie die des dritten NMOS-Transistors T3. Wenn die Kennlinien der NMOS- Transistoren T3 und T4 nichtgleichförmig oder nichtlinear werden, wird das Stromverhältnis des dritten NMOS-Transistors T3 in Bezug auf den vierten NMOS-Transistor T4 variabel. In diesem Fall arbeitet das Schieberegister nicht ordnungsgemäß.
Weiter neigen die Kennlinien des dritten und des vierten NMOS- Transistors T3 und T4 zu Verzerrungen durch Überlastströme da, wenn der dritte und der vierte NMOS-Transistor T3 und T4 durch das dritte Taktsignal C3 und das Eingangssignal gi-1 auf der (i- 1)ten Reihenleitung simultan durchgeschaltet werden, am dritten und am vierten NMOS-Transistor T3 und T4 kontinuierlich ein Gleichstrom fließt. Außerdem ändert sich, wenn der Spannungs­ pegel des ersten Taktsignals C1 während eines Zeitintervalls, während dessen sich die Spannung am ersten Knoten P1 in einem Zustand mit logisch hohem Pegel befindet, von logisch niedrig zu logisch hoch verändert wird, die Anstiegsbreite der initia­ lisierten (gebootstrapten) Spannung am ersten Knoten P1 ent­ sprechend dem Wert der parasitären Kapaziatät des fünften NMOS- Transistors T5 und der Veränderung der parasitären Kapazität am ersten Knoten P1. Die Anstiegsbreite der Spannung am ersten Knoten P1 läßt sich durch folgende Formel beschreiben (1):
wobei ΔVp1 und ΔVout die Spannungsänderung am ersten Knoten P1 beziehungsweise die Spannungsänderung an der Ausgangsleitung 4 i darstellen und CL und COX die parasitäre Kapazität am ersten Knoten P1 beziehungsweise die parasitäre Kapazität des fünften NMOS-Transistors T5 darstellen. Die parasitäre Kapazität COX des fünften NMOS-Transistors T5 ist gleich der Summe einer parasitären Kapazität Cgs zwischen seinem Gate und seiner Source und einer parasitären Kapazität Cds zwischen seiner, Drain und seinem Gate.
wie aus der Formel (1) ersichtlich ist, ist ein exaktes Ein­ stellen der Kennlinie des Schieberegisters schwierig, da die Anstiegsbreite der Spannung am ersten Knoten P1 durch die Kapazität CL am ersten Knoten P1 und die parasitäre Kapazität COX des fünften NMOS-Transistors T5 verändert wird. Überdies ist bei dem Schieberegister aus Fig. 2 die Ausgangsspannung Vout an der Ausgangsleitung 4 1 verzerrt, da eine Spannung am zweiten Knoten P2 auch durch die parasitäre Kapazität zwischen dem Gate und der Drain des sechsten NMOS-Transistors T6 hervor­ gerufen wird, wenn die Spannung an der Ausgangsleitung 4 i einen logisch hohen Pegel annimmt.
Fig. 5 zeigt ein Blockdiagramm, das schematisch die Konfigura­ tion eines konventionellen 4-Phasen-Schieberegisters zeigt. Das Schieberegister aus Fig. 5 weist n Stufen 12 1 bis 12 n auf, wel­ che untereinander kaskadenartig verbunden sind und jeweils über Ausgangsleitungen 14 1 bis 14 n mit n Reihenleitungen Reihe 1 bis Reihe n verbunden sind. Bei dem Schieberegister wird in die erste Stufe 12 1 ein Startimpuls SP eingespeist. Jede der zwei­ ten bis n-ten Stufen 12 2 bis 12 n reagiert je auf das Ausgangs­ signal gi bis gn-1 der vorhergehenden Stufe 12 1 bis 12 n-1, und zwei beliebige von vier Taktsignalen C1 bis C4 wählen die mit der Pixelreihe verbundene Reihenleitung Reihe i aus. Jede der Stufen 12 1 bis 12 n weist die gleiche Schaltkreiskonfiguration auf und schiebt den Startimpuls während jeder Periode des hori­ zontälen synchronen Signals auf die Ausgangsleitung 14 i zu. In Fig. 6 ist die Schaltkreiskonfiguration der in Fig. 5 ge­ zeigten willkürlich ausgewählten Stufe 12 i veranschaulicht. Die Stufe 12 i weist einen fünften NMOS-Transistor T5 zum Anlegen eines logisch hohen Spannungssignals an die Ausgangsleitung 14 i und einen sechsten NMOS-Transistor T6 zum Liefern eine logisch niedrigen Spannungssignals an die Ausgangsleitung 14 i auf.
Falls das Ausgangssignal gi-1 einer vorhergehenden Stufe, wel­ ches als Startimpuls verwendet wird, wie in Fig. 7 gezeigt ist während eines Zeitintervalls t1 einen logisch hohen Pegel an­ nimmt, werden der erste und der vierte NMOS-Transistor T1 und T4 durchgeschaltet. Dann wird auf den ersten Knoten P1 ein Spannungssignal VP1 geladen, während ein an dem zweiten Knoten P2 anliegendes Spannungssignal VP2 entladen wird. Deshalb wird der fünfte NMOS-Transistor T5 durch die Spannung VP1 am ersten Knoten P1 durchgeschaltet. Gleichzeitig entsteht an der Aus­ gangsleitung 14 i ein Ausgangssignal Vout mit einem logisch niedrigen Pegel, da das an den fünften NMOS-Transistor T5 angelegte erste Taktsignal C1 einen logisch niedrigen Pegel aufweist. Während des Intervalls t2, wenn das Ausgangssignal gi-1 der vorhergehenden Stufe zu einem logisch niedrigen Pegel invertiert wird und das erste Taktsignal C1 einen logisch hohen Pegel aufweist, wird der erste NMOS-Transistor T1 durchgeschal­ tet, und das Spannungssignal VP1 am ersten Knoten P1 wird durch Kopplung mit der parasitären Kapazität Cgs zwischen der Gate­ elektrode und der Sourceelektrode des fünften NNOS-Transistors T5 initialisiert (gebootstrapt). Zu diesem Zweck wird das erste Taktsignal C1 mit logisch hohem Pegel ohne Leckstromverluste an die Ausgangsleitung 14 i angelegt. Als nächstes ändert sich, falls das erste Taktsignal C1 während des Zeitintervalls t3 so gewandelt wird, daß es einen logisch niedrigen Pegel aufweist, das Ausgangssignal Vout an der Ausgangsleitung 14 i dahingehend, daß es einen logisch niedrigen Pegel aufweist, da der fünfte NMOS-Transistor T5 den durchgeschalteten Zustand beibehält. Schließlich wird während des Zeitintervalls t4, wenn ein drittes Taktsignal C3 mit einem logisch hohen Pegel an einen dritten NMOS-Transistor T3 angelegt ist, der dritte NMOS- Transistor T3 durchgeschaltet, so daß er auf den zweiten Knoten P2 die Spannung VDD mit hohem Pegel auflädt, wodurch am zweiten Knoten P2 ein logisch hoher Pegel entsteht. Das auf den zweiten Knoten P2 geladene Spannungssignal VP2 erlaubt es, daß der sechste NMOS-Transistor T6 durchgeschaltet wird, so daß die auf die Ausgangsleitung 14 i aufgeladene Spannung durch den sechsten NMOS-Transistor T6 hindurch in eine Erdspannungsquelle VSS ent­ laden wird. Außerdem gibt das auf den zweiten Knoten P2 gela­ dene Spannungssignal VP2 ein Durchschalten des zweiten NMOS- Transistors T2 frei, wodurch das auf den ersten Knoten P1 auf­ geladene Spannungssignal VP1 durch den zweiten NMOS-Transistor T2 in die Erdspannungsquelle VSS entladen wird.
In Fig. 6 wird das Spannungssignal VP1 auf dem ersten Knoten P1 während des Zeitintervalls t2 auf den sehr hohen Pegel initia­ lisiert (gebootstrapt), wodurch ein Initialisierungsvorgang (eine Bootstrap-Operation) bewirkt wird. Jedoch wird das Span­ nungssignal VP1 am ersten Knoten P1, wie in Fig. 8 gezeigt ist, entladen, falls die absolute Schwellspannung |Vth| des ersten und des zweiten NMOS-Transistors T1 und T2 jeweils niedrig ist. Dies rührt daher, daß ein Stromsignal am ersten Knoten P1 so­ wohl durch den ersten als auch durch den zweiten NMOS-Transi­ stor hindurchleckt.
Fig. 8 erklärt ein Ergebnis einer Simulation für einen dem Stand der Technik entsprechenden Schieberegisterschaltkreis mit Transistoren, deren absolute Schwellspannung |Vth| niedrig ist. Fig. 8 zeigt außerdem die Kurvenform eines Ausgangssignals Vout der gegenwärtigen Stufe 12 1, die Spannungssignale VP1 und VP2 am ersten und am zweiten Knoten P1 und P2. Unter Bezugnahme auf Fig. 8 ist das Spannungssignal VP1 am ersten Knoten P1 durch das Stromsignal verzerrt, welches jeweils durch den ersten und den zweiten NMOS-Transistor T1 und T2 hindurchleckt. Deshalb ist auch das auf die Ausgangsleitung 14 i geladene Ausgangs­ signal Vout verzerrt. Folglich entsteht der Nachteil, daß die nächste Stufe Fehlfunktionen hat. Außerdem ist, wie in Fig. 8 gezeigt ist, das Spannungssignal VP2 am zweiten Knoten P2 wegen des durch den dritten und den vierten NMOS-Transistors T3 und T4 hindurchleckenden Stromsignals instabil. Deshalb haben auch der zweite und der sechste NMOS-Transistor T2 und T6 Fehlfunk­ tionen. Weiter liegt, da die Drain- und die Gateelektrode des ersten NMOS-Transistors T1 miteinander verbunden sind, das nun gerade um die Schwellspannung Vth des ersten NMOS-Transistors T1 abfallende Ausgangssignal gi-1 der vorhergehenden Stufe am ersten Knoten P1 an. Das Ausgangssignal gi-1 det vorhergehenden Stufe fällt noch stärker ab, falls das Flüssigkristallpaneel einen Defekt hat. In diesem Fall fällt das Ausgangssignal gi-1 stärker und mehr in Einklang mit einem Fortschreiten der Stufe zur nachfolgenden Stufe ab. Folglich funktioniert das Schiebe­ register nicht.
Dementsprechend ist es ein Ziel der Erfindung, ein Schiebere­ gister zu liefern, welches dahingehend angepaßt ist, daß eine durch eine Veränderung einer parasitären Kapazität verursachte Veränderung der Schaltkreiskennlinie verhindert ist.
Ein weiteres Ziel der Erfindung ist es, ein Schieberegister zu liefern, welches dahingehend angepaßt ist, daß eine durch einen Überlaststrom verursachte Verzerrung der Schaltkreiskennlinie verhindert ist.
Ein weiteres Ziel der Erfindung ist es, ein Schieberegister zu liefern, welches dahingehend angepaßt ist, daß durch die Schwellspannung verursachte Spannungsverluste minimiert sind. Ein weiteres Ziel der Erfindung ist es, ein Schieberegister zu liefern, welches den Betriebsspannungsbereich zu vergrößern und Fehlfunktionen zu verhindern vermag.
Weitere Merkmale und Vorteile der Erfindung sind in der folgen­ den Beschreibung ausgeführt und teils aus der Beschreibung er­ sichtlich oder aus der Anwendung der Erfindung. Die Ziele und anderen Vorteile der Erfindung sind insbesondere aus der in der Beschreibung und den zugehörigen Ansprüchen und der Zeichnung hervorgehobenen Ausführung ersichtlich.
Damit diese und andere Ziele der Erfindung erreicht werden, weist ein Schieberegister gemäß einem Aspekt der Erfindung eine Vielzahl von Stufen auf, die gemeinsam mit einer Spannungs­ quelle für eine Spannung mit hohem Pegel, mit einer Spannungs­ quelle für eine Spannung mit niedrigem Pegel und mit einem Taktsignalgenerator zum Erzeugen eines phasenverschobenen Takt­ signals verbunden sind, mit Reihenleitungen verbunden sind und bezüglich eines Abtastsignal kaskadisch miteinander verbunden sind, so daß die Reihenleitungen ladbar und entladbar sind.
Jede der Vielzahl von im Schieberegister gemäß einem ersten Aspekt der Erfindung enthaltenen Stufen weist eine Ausgangs­ schaltkreiseinrichtung mit einem Einschalttransistor und einem Ausschalttransistor auf, wobei der Einschalttransistor eine erste Eingangselektrode zum Empfangen eines ersten Taktsignals, dessen Phase im Vergleich zum Abtastsignal verschoben ist, eine mit der Reihenleitung verbundene erste Ausgangselektrode, und eine erste Steuerelektrode aufweist, und wobei der Ausschalt­ transistor eine zweite mit der Spannungsquelle mit niedrigem Pegel verbundene Eingangselektrode, eine zweite mit der Reihenleitung verbundene Ausgangselektrode und eine zweite Steuerelektrode aufweist; eine Schaltkreiseinrichtung, die zum Erzeugen eines ersten Steuersignals, welches an die erste Steuerelektrode angelegt werden soll, auf das Abtastsignal reagiert, und die zum Erzeugen eines zweiten Steuersignals, welches an die zweite Steuerelektrode angelegt werden soll, auf ein zweites Taktsignal reagiert, welches gegenüber dem ersten Taktsignal eine Phasenverschiebung aufweist; und eine Einrich­ tung zum Erzeugen einer Spannung für das erste Steuersignal.
Nach einem weiteren Aspekt der Erfindung weist jede der in dem Schieberegister enthaltenen Vielzahl von Stufen eine Ausgangs­ schaltkreiseinrichtung mit einem Einschalttransistor und einem Ausschalttransistor auf, wobei der Einschalttransistor eine erste Eingangselektrode zum Empfangen eines ersten Taktsignals, dessen Phase bezüglich der des Abtastsignals verschoben ist, eine mit der Reihenleitung verbundene erste Ausgangselektrode und eine erste Steuerelektrode aufweist, und wobei der Aus­ schalttransistor eine mit der Spannungsquelle mit niedrigem Pegel verbundene zweite Eingangselektrode, eine mit der Rei­ henleitung verbundene zweite Ausgangselektrode und eine zweite Steuerelektrode aufweist; eine Eingangsschaltkreiseinrichtung, welche zum Erzeugen eines ersten Steuersignals, welches an die erste Steuerelektrode angelegt werden soll, auf das Abtast­ signal reagiert, und welche zum Erzeugen eines zweiten Steuer­ signals, welches an die zweite Steuerelektrode angelegt werden soll, auf ein zweites Taktsignal reagiert, dessen Phase im Ver­ gleich zum ersten Taktsignal verschoben ist; eine Einrichtung zum Erzeugen einer Spannung für das erste Steuersignal; und eine Einrichtung zum Entladen des zweiten Steuersignals während eines Zeitintervalls, während dessen das erste Steuersignal aktiviert ist.
Jede der in einem Schieberegister gemäß noch einem weiteren Aspekt der Erfindung enthaltenen Vielzahl von Stufen weist auf: eine Ausgangsschaltkreiseinrichtung mit einem Einschalttransi­ stor und einem Ausschalttransistor, wobei der Einschalttransi­ stor eine erste Eingangselektrode zum Empfangen eines ersten Taktsignals, dessen Phase bezüglich der des Abtastsignals ver­ schoben ist, eine mit der Reihenleitung verbundene erste Aus­ gangselektrode und eine erste Steuerelektrode aufweist, und wobei der Ausschalttransistor eine mit der Spannungsquelle mit niedrigem Pegel verbundene zweite Eingangselektrode, eine mit der Reihenleitung verbundene zweite Ausgangselektrode und eine zweite Steuerelektrode aufweist; eine Eingangsschaltkreisein­ richtung, die zum Erzeugen eines ersten Steuersignals, welches an die erste Steuerelektrode angelegt werden soll, auf das Abtastsignal reagiert, und die zum Erzeugen eines zweiten Steuersignals, welches an die zweite Steuerelektrode angelegt werden soll, auf ein zweites Taktsignal reagiert, dessen Phase im Vergleich zum ersten Taktsignal verschoben ist; eine Ein­ richtung zum Erzeugen einer Spannung für das erste Steuer­ signal; eine Einrichtung zum Beschleunigen der Entladegeschwin­ digkeit der Reihenleitungen.
Jede der in einem Schieberegister gemäß einem noch weiteren Aspekt der Erfindung enthaltenen Vielzahl von Stufen weist auf: einen Einschalttransistor mit einem Strompfad, der die erste Taktsignalleitung und das Ausgangsterminal und eine Steuer­ elektrode miteinander verbindet; einen Ausschalttransistor mit einem Strompfad, der die Leitung für die Spannung mit niedrigem Pegel und das Ausgangsterminal und eine Steuerelektrode mitein­ ander verbindet; wobei die Strompfade des ersten und des zwei­ ten Transistors zwischen dem Eingangsterminal und der Steuer­ elektrode des Einschalttransistors und den im allgemeinen je­ weils mit der zweiten Taktsignalleitung verbundenen Steuer­ elektroden in Serie geschaltet sind, wobei der erste und der zweite Transistor ein Aufladen einer Spannung auf die Steuer­ elektrode des Einschalttransistors erlauben; einen dritten und einen vierten Transistor mit Strompfaden, die zwischen der dritten Taktsignalleitung und der Steuerelektrode des Aus­ schalttransistors und den für gewöhnlich jeweils mit der drit­ ten Taktsignalleitung verbundenen Steuerelektroden in Serie geschaltet sind, wobei der dritte und der vierte Transistor ein Aufladen einer Spannung auf die Steuerelektrode des Ausschalt­ transistors erlauben.
Jede der Vielzahl von in einem Schieberegister gemäß einem noch weiteren Aspekt der Erfindung erhaltenen Stufen weist auf: einen Einschalttransistor mit einem Strompfad, der die erste Taktsignalleitung und das Ausgangsterminal und eine Steuer­ elektrode verbindet; einen Ausschalttransistor mit einem Strom­ pfad, der die Leitung für die Spannung mit niedrigem Pegel und das Ausgangsterminal und eine Steuerelektrode verbindet; einen ersten und einen zweiten Transistor, die jeweils Strompfade aufweisen, die zwischen dem Eingangsterminal und der Steuer­ elektrode des Einschalttransistors und unabhängig mit dem Eingangsterminal und der zweiten Taktsignalleitung verbundenen Steuerelektroden in Serie geschaltet sind, wobei der erste und der zweite Transistor ein Aufladen einer Spannung auf die Steuerelektrode des Einschalttransistors erlauben; einen dritten und einen vierten Transistor, deren Strompfade zwischen der dritten Taktsignalleitung und der Steuerelektrode des Aus­ schalttransistors und im allgemeinen jeweils mit der dritten Taktsignalleitung verbundenen Steuerelektroden in Serie ge­ schaltet sind, wobei der dritte und der vierte Transistor ein Aufladen einer Spannung auf die Steuerelektrode des Ausschalt­ transistors erlauben.
Diese und andere Ziele der Erfindung werden aus der folgenden detaillierten Beschreibung der bevorzugten Ausführungsformen der Erfindung unter Bezugnahme auf die Zeichnung ersichtlich, wobei in der Zeichnung:
Fig. 1 ein schematisches Blockdiagramm zeigt, welches die Konfiguration eines herkömmlichen 3-Phasen-Schieberegisters veranschaulicht;
Fig. 2 den detaillierten Schaltplan einer jeden Stufe aus Fig. 1 zeigt;
Fig. 3 einen Graphen der Eingangs/Ausgangs-Kurvenform der Stufe aus Fig. 2 zeigt;
Fig. 4 ein detailliertes Schaltbild des Ausgangsteils der Stufe aus Fig. 2 zeigt;
Fig. 5 ein schematisches Blockdiagramm zeigt, welches ein konventionelles 4-Phasen-Schieberegister veranschaulicht;
Fig. 6 den detaillierten Schaltplan einer willkürlich aus­ gewählten in Fig. 5 gezeigten Stufe ist;
Fig. 7 einen Graphen der Kurvenformen der Eingangs- und Ausgangssignale der in Fig. 6 gezeigten willkürlich ausgewähl­ ten Stufe zeigt;
Fig. 8 einen Graphen mit der Kurvenform eines Ausgangs­ signals, wie es für jede Stufe erzeugt wird, und Spannungs­ signale am ersten und am zweiten Knoten gemäß einer Simulation eines dem Stand der Technik gemäßen Schieberegisters zeigt;
Fig. 9 ein Schaltbild zeigt, welches die Konfiguration einer Stufe eines Schieberegisters veranschaulicht, welche Stufe an das Schieberegister aus Fig. 5 gemäß einer Ausfüh­ rungsform der Erfindung angepaßt ist;
Fig. 10 Graphen von Eingangs/Ausgangs-Kurvenformen der Stufe aus Fig. 9 zeigt;
Fig. 11 Graphen mit Spannungsverläufen zeigt, die die Spannungsänderungen am ersten und am zweiten Knoten veran­ schaulichen, die aus der Anwesenheit der Kapazität CL2 aus Fig. 9 resultieren;
Fig. 12 ein Schaltbild zeigt, welches die Konfiguration einer Stufe eines Schieberegisters veranschaulicht, welche Stufe an das Schieberegister aus Fig. 5 gemäß einer weiteren Ausführungsform der Erfindung angepaßt ist;
Fig. 13 ein Schaltbild zeigt, welches die Konfiguration einer Stufe eines Schieberegisters veranschaulicht, welche Stufe an das Schieberegister aus Fig. 5 gemäß noch einer wei­ teren Ausführungsform der Erfindung angepaßt ist;
Fig. 14 Graphen mit Spannungsverläufen zeigt, welche ver­ anschaulichen, daß die Abklingzeit der Ausgangsspannung sehr lang wird;
Fig. 15 ein Blockdiagramm zeigt, welches schematisch die Konfiguration eines 4-Phasen-Schieberegisters gemäß einer Aus­ führungsform der Erfindung veranschaulicht;
Fig. 16 ein Schaltbild zeigt, welches eine Ausführungsform einer beliebigen Stufe aus Fig. 15 im Detail veranschaulicht;
Fig. 17 einen Graphen mit Kurvenformen von Eingangs- und Ausgangssignalen der in Fig. 16 gezeigten beliebigen Stufe ver­ anschaulicht;
Fig. 18 ein Schaltbild zeigt, welches eine weitere Aus­ führungsform einer beliebigen Stufe aus Fig. 15 im Detail ver­ anschaulicht;
Fig. 19 einen Graphen mit dem Verlauf eines Ausgangssig­ nals zeigt, wie es in jeder Stufe erzeugt wird, und Spannungs­ signale am ersten und am zweiten Knoten, die durch Simulation des Schieberegisterschaltkreises gemäß der Erfindung ermittelt worden sind; und
Fig. 20 die Beweglichkeit der Majoritätsladungsträger in Abhängigkeit von der Schwellspannung des Transistors, welcher im Schaltkreis eines jeden Schieberegisters nach dem Stand der Technik und im Schaltkreis des Schieberegisters gemäß der Er­ findung vorgesehen ist, veranschaulicht.
Unter Bezugnahme auf Fig. 9 ist in Fig. 9 eine Stufe eines Schieberegisters gezeigt, welche Stufe an das Schieberegister aus Fig. 5 gemäß einer ersten Ausführungsform der Erfindung angepaßt ist. Der Bequemlichkeit des Erklärens halber wird angenommen, daß die in Fig. 9 gezeigte Schieberegisterstufe eine i-te Stufe des in Fig. 5 gezeigten Schieberegisters ist. Wie in Fig. 9 gezeigt ist, weist die Schieberegisterstufe 12 i auf: einen ersten mit einer Eingangsleitung 14 i-1 für den Ab­ tastimpuls, einem ersten Knoten P1 und einen dritten Knoten P3 verbundenen NMOS-Transistor T1; einen zweiten mit dem ersten Knoten P1, einem zweiten Knoten P2 und einer eine Erdspannungs­ leitung VSSL verbundenen NMOS-Transistor T2; einen dritten zwischen einer dritten Taktsignalleitung CLK3 und dem zweiten Knoten verbindend angeordneten NMOS-Transistor T3; einen vier­ ten mit dem zweiten Knoten P2, dem dritten Knoten P3 und der Erdspannungsleitung VSSL verbundenen vierten NMOS-Transistor T4; einen zwischen dem ersten Knoten P1 und einer Ausgangs­ leitung 14 i verbindend angeordneten Kondensator CAP1; einen fünften verbindend zwischen der ersten Taktsignalleitung CKL1 und der Ausgangsleitung 14 i angeordneten NMOS-Transistor T5; und einen sechsten mit dem zweiten Knoten P2, der Ausgangs­ leitung 14 i und der Erdspannungsleitung VSSL verbundenen NMOS- Transistor T6.
Wenn an die Eingangsleitung 14 i-1 für den Abtastimpuls von der vorhergehenden Stufe 12 i-1 über die (i-1)te Reihenleitung ein Eingangssignal gi-1 mit logisch hohem Pegel angelegt wird, wer­ den der erste und der vierte NMOS-Transistor T1 und T4 durchge­ schaltet. Dementsprechend nimmt beim Durchschalten des ersten NMOS-Transistors T1 die Spannung am ersten Knoten P1 durch die angelegte Versorgungsspannung VDD einen logisch hohen Pegel an, und wird beim Durchschalten des vierten NMOS-Transistors T4 die Spannung am zweiten Knoten P2 zur Erdspannungsquelle VSS hin entladen. Folglich tritt am zweiten Knoten P2 eine Spannung mit logisch niedrigem Pegel auf.
Wie aus Fig. 10 ersichtlich ist, bleibt der Spannungspegel des dritten Taktsignals C3 während eines Zeitintervalls, wenn das Eingangssignal gi-1 in der (i-1)ten Reihenleitung eine Spannung mit logisch hohem Pegel aufweist, logisch niedrig. Mit anderen Worten überlappen der Bereich, in dem das dritte Taktsignal C3 eine Spannung mit hohem Pegel aufweist, und der Bereich, in dem das Eingangssignal gi-1 in der (i-1)ten Reihenleitung eine Span­ nung mit hohem Pegel aufweist, nicht. Dementsprechend sind der dritte und der vierte NMOS-Transistor T3 und T4 nicht simultan durchgeschaltet, so daß die Spannung am zweiten Knoten P2 unab­ hängig vom Verhältnis der Kanalbreiten (d. h. vom Widerstands­ verhältnis) des dritten NMOS-Transistors T3 in Bezug auf den vierten NMOS-Transistor T4 ermittelt wird. Dementsprechend wird, selbst wenn die Bauteilkennlinien des dritten und des vierten NMOS-Transistors T3 und T4 nicht gleichförmig sind, die Kennlinie des Schaltkreises des Schieberegisters nicht in so großem Ausmaße geändert, daß sein normales Funktionieren unmög­ lich ist. Außerdem sind der dritte und der vierte NMOS-Transi­ stor T3 und T4 nicht simultan durchgeschaltet, so daß am drit­ ten und am vierten NMOS-Transistor T3 und T4 kein Überlaststrom fließt. Folglich sind die Bauteilkennlinien der dritten und des vierten Transistors T3 und T4 nicht verzerrt und ist darüber hinaus der Leistungsverbrauch reduziert.
Wenn am ersten Knoten T1 eine Spannung mit logisch hohem Pegel auftritt, wird der fünfte NNOS-Transistor T5 durchgeschaltet. Wenn in diesem Zustand das erste Taktsignal C1 einen logisch hohen Spannungspegel aufweist, beginnt die Ausgangsleitung 14 i über Drain und Source des fünften NMOS-Transistors T5 den lo­ gisch hohen Pegel des ersten Taktsignals C1 zu erreichen. Dem­ entsprechend tritt an der Ausgangsleitung 14 i ein Ausgangs­ signal Vout mit logisch hohem Pegel auf. Der Kondensator CAP1 erzeugt, wenn an die Ausgangsleitung 14 i der logisch hohe Pegel des ersten Taktsignals C1 angelegt wird, am ersten Knoten P1 eine Spannung mit Spannungspegel des ersten Taktsignals C1. Da die Gatespannung mittels des Kondensators CAP1 erhöht wird, überträgt der fünfte NNOS-Transistor T5 den logisch hohen Pegel des ersten Taktsignals C1 rasch und ohne Dämpfung und mit kur­ zer Verzögerung zur Ausgangsleitung 14 i. Dementsprechend ist der von der Schwellspannung des fünften NMOS-Transistors T5 verursachte Spannungsverlust minimiert. Bei dieser Ausführungs­ form kann der Kondensator CAP1 durch die im fünften NMOS-Tran­ sistor M5 vorhandene parasitäre Kapazität ersetzt werden.
Wenn der Spannungspegel des ersten Taktsignals C1 von logisch hoch zu logisch niedrig geändert wird, dann wird der Spannungs­ pegel des Ausgangssignals Vout an der Ausgangsleitung 14 i auch von logisch hoch zu logisch niedrig verändert. Dies rührt da­ her, daß sich der fünfte NMOS-Transistor T5 mit Hilfe der Span­ nung am ersten Knoten P1 in durchgeschaltetem Zustand befindet.
Als nächstes wird, wenn der Spannungspegel dea dritten Takt­ signals C3 von logisch niedrig zu logisch hoch verändert wird, der dritte NMOS-Transistor T3 so durchgeschaltet, daß der Pegel einer Spannung am zweiten Knoten P2 logisch hoch ist. Der zwei­ te NNOS-Transistor T2 wird mit Hilfe einer an sein Gate ange­ legten Spannung mit logisch hohem Pegel vom zweiten Knoten P2 auch durchgeschaltet, so daß die Spannung am ersten Knoten P1 über ihn in die mit der Erdspannungsleitung VSSL verbundene Erdspannungsquelle VSS entladen wird. Auf ähnliche Weise ent­ lädt der sechste NMOS-Transistor T6 die Spannung an der Aus­ gangsleitung 14 i mit Hilfe einer an sein Gate angelegten Span­ nung mit hohem Pegel vom zweiten Knoten P2 über die Erdspan­ nungsleitung VSSL in die Erdspannungsquelle VSS. Folglich sind sowohl der Spannungspegel am ersten Knoten P1 als auch der Spannungspegel des Ausgangssignals Vout an der Ausgangsleitung 14 i logisch niedrig.
Andererseits steigt die Spannung am ersten Knoten P1 an, wenn der Spannungspegel des in die Drain des fünften NMOS-Transi­ stors T5 in einem solchen Zustand, daß die Spannung am ersten Knoten P1 einen logisch hohen Pegel beibehält, eingespeisten ersten Taktsignals C1 von logisch hoch zu logich niedrig ver­ ändert wird. Gleichzeitig ist die Spannungsanstiegsbreite ΔVp am ersten Knoten P1 mittels des zwischen dem ersten Knoten P1 und der Ausgangsleitung 14 i verbindend angeordneten Kondensa­ tors CAP1 und eines zwischen dem ersten Knoten P1 und der Erd­ spannungsleitung VSSL vorgesehenen Kondensators CL1 exakt ein­ stellbar. Die Spannungsanstiegsbreite ΔVp am ersten Knoten P1 läßt sich durch folgende Formel beschreiben (2):
wobei COX die parasitäre Kapazität des fünften NMOS Transistors T5 darstellt. Die Kapazitäten der Kondensatoren CAP1 und CL1 sind vorzugsweise zu ungefähr 0,1 bis 10 pF eingestellt. Es können jedoch auch andere passende Werte verwendet werden.
Die Schieberegisterstufe weist weiter einen zwischen dem zwei­ ten Knoten P2 und der Erdspannungsleitung VSSL verbindend ange­ ordneten Kondensator CL2 auf. Der Kondensator CL2 unterdrückt Spannungsschwankungen am zweiten Knoten P2, wenn sich das Aus­ gangssignal Vout an der Ausgangsleitung 14 i ändert, und Span­ nungsschwankungen am zweiten Knoten P2 aufgrund von Leckströ­ men. Solch eine Unterdrückung von Spannungsschwankungen ist aus den Spannungsverlaufskurven P1 und P2 am ersten und am zweiten Knoten bei Vorhandensein des Kondensators CL2 und den Span­ nungsverlaufskurven P1 und P2 am ersten und am zweiten Knoten, wenn der Kondensator CL2 nicht vorhanden ist, ersichtlich, wie in Fig. 11 gezeigt ist.
Unter Bezugnahme auf Fig. 12 ist dort eine beliebige Schiebe­ registerstufe gezeigt, welche Stufe an das Schieberegister aus Fig. 5 gemäß einer weiteren Ausführungsform der Erfindung ange­ paßt ist. Die Schieberegisterstufe 12 i wird unter Bezugnahme auf die Kurvenformgraphen in Fig. 10 beschrieben. In Fig. 12 weist die i-te Stufe 12 i auf: einen ersten zwischen der Ein­ gangsleitung 14 i-1 für den Abtastimpuls und dem ersten Knoten P1 verbindend angeordneten Transistor T1; einen zweiten mit dem ersten Knoten P1, dem zweiten Knoten P2 und der Erdspannungs­ leitung VSSL verbundenen NMOS-Transistor T2; einen dritten mit der Versorgungsspannungsleitung VDDL, der dritten Taktsignal­ leitung CLK3 und dem zweiten Knoten P2 verbundenen NMOS-Transi­ stor T3; einen vierten mit dem ersten Knoten P1, dem zweiten Knoten P2 und der Erdspannungsleitung VSSL verbundenen NMOS- Transistor T4; einen zwischen dem ersten Knoten P1 und der Ausgangsleitung 14 i verbindend angeordneten Kondensator CAP1; einen fünften mit der ersten Taktsignalleitung CLK1 und der Ausgangsleitung 14 i verbundenen NMOS-Transistor T5; und einen sechsten mit dem zweiten Knoten P2, der Ausgangsleitung 14 i und der Erdspannungsleitung VSSL verbundenen NMOS-Transistor T6.
Wenn von der vorhergehenden Stufe 12 i-1 ein Eingangssignal gi-1 der (i-1)ten Reihenleitung mit logisch hohem Pegel an die Ein­ gangsleitung 14 i-1 für den Abtastimpuls angelegt wird, wird der erste NMOS-Transistor T1 durchgeschaltet, so daß die Spannung am ersten Knoten P1 auf einen logisch hohen Pegel aufgeladen wird. Wenn die Spannung am ersten Knoten P1 auf einen Pegel aufgeladen wird, der höher ist als die Schwellspannung, werden der vierte und der fünfte NMOS-Transistor T4 und T5 durchge­ schaltet. Wenn der vierte NMOS-Transistor T4 durchgeschaltet wird, wird die Spannung am zweiten Knoten P2 über den vierten NNOS-Transistor T4 und die Erdspannungsleitung VSSL zur Erd­ spannungsquelle VSS entladen. Dementsprechend ändert sich wäh­ rend des Zeitintervalls, während dessen der Spannungspegel am ersten Knoten P1 logisch hoch bleibt (d. h. wenn der Pegel des Eingangssignals gi-1 der (i-1)ten Reihenleitung logisch hoch bleibt) die Spannung am zweiten Knoten P2 nicht. Weiter werden, wenn der Pegel der Spannung am zweiten Knoten P2 niedrig wird, der zweite und der sechste NMOS-Transistor T2 und T6 gesperrt. Wie aus Fig. 10 ersichtlich ist, bleibt der Spannungspegel des dritten Taktsignals C3 während des Zeitintervalls, während des­ sen der Spannungspegel des Eingangssignals gi-1 auf der (i-1)ten Reihenleitung logisch hoch ist, niedrig, so daß der Spännungs­ pegel am zweiten Knoten P2 unabhängig vom Kanalbreitenverhält­ nis (d. h. vom Widerstandsverhältnis) zwischen dem dritten NMOS- Transistor T3 und dem vierten NMOS-Transistor T4 bestimmt wird. Anschließend wird, falls sich der Spannungspegel des ersten Taktsignals C1 von logisch niedrig zu logisch hoch ändert, der Spannungspegel an der Ausgangsleitung 14 i mit Hilfe des über Drain und Source des fünften NMOS-Transistors T5 angelegten lo­ gisch hohen Pegels des ersten Taktsignals C1 auf einen logisch hohen Pegel aufgeladen. Wenn der logisch hohe Pegel des ersten Taktsignals C1 an die Ausgangsleitung 14 i angelegt wird, urlädt (bootstrapt) der Kondensator CAP1 gleichzeitig die Spannung am ersten Knoten P1 auf die Spannung des ersten Taktsignals C1.
Weiter fällt, wenn der Spannungspegel des ersten Taktsignals C1 von logisch hoch zu logisch niedrig übertritt, das Ausgangs­ signal Vout an der Ausgangsleitung 14 i auf einen logisch nied­ rigen Pegel ab. Dies resultiert daraus, daß der fünfte NMOS- Transistor T5 sich in durchgeschaltetem Zustand befindet.
Als nächstes wird, wenn sich der Spannungspegel des dritten Taktsignals C3 von logisch niedrig zu logisch hoch ändert, der dritte NMOS-Transistor T3 durchgeschaltet, so daß der zweite Knoten P2 mit Hilfe des hohen Pegels des dritten Taktsignals C3 auf einen logisch hohen Spannungspegel aufgeladen wird. Der zweite NMOS-Transistor T2 wird mit Hilfe eines an sein Gate angelegten logisch hohen Spannungspegels am zweiten Knoten P2 auch durchgeschaltet, so daß eine Spannung am ersten Knoten P1 in die mit der Erdspannungsleitung VSSL verbundene Erdspan­ nungsquelle VSS entladen wird. Auf ähnliche Weise entlädt der sechste NMOS-Transistor T6 ein Ausgangssignal Vout an der Aus­ gangsleitung 14 i mit Hilfe eines an sein Gate angelegten lo­ gisch hohen Spannungspegel am zweiten Knoten P2 über die Erd­ spannungsleitung VSSL in die Erdspannungsquelle VSS. Folglich weist sowohl die Spannung am ersten Knoten P1 als auch das Ausgangssignal Vout an der Ausgangsleitung 14 i einen logisch niedrigen Pegel auf.
Unter Bezugnahme auf Fig. 13 ist dort eine Schieberegisterstufe gezeigt, welche Stufe an das Schieberegister aus Fig. 5 gemäß einer weiteren Ausführungsform der Erfindung angepaßt ist. Die Schieberegisterstufe aus Fig. 13 wird unter Bezugnahme auf die Kurvenformgraphen in Fig. 10 beschrieben. In Fig. 13 weist die i-te Schieberegisterstufe 12 i auf: einen ersten zwischen der Eingangsleitung 14 i-1 für den Abtastimpuls und dem ersten Knoten P1 verbindend angeordneten NMOS-Transistor T1; einen zweiten mit dem ersten Knoten P1, einem zweiten Knoten P2 und einer Erdspannungsleitung VSSL verbundenen NMOS-Transistor T2; einen dritten mit einer Versorgungsspannungsleitung VDDL, einer drit­ ten Taktsignalleitung CLK3 und dem zweiten Knoten P2 verbun­ denen NMOS-Transistor T3; einen vierten mit dem ersten NMOS- Transistor T1, dem zweiten Knoten P2 und der Erdspannungs­ leiturig VSSL verbundenen NMOS-Transistor T4; einen mit dem ersten Knoten P1 und der Ausgangsleitung 14 i verbundenen Kon­ densator CAP1; einen fünften zwischen der ersten Taktsignal­ leitung CKL1 und der Ausgangsleitung 14 i verbindend angeordne­ ten NNOS-Transistor T5; einen sechsten mit dem zweiten Knoten P2, der Ausgangsleitung 14 i und der Erdspannungsleitung VSSL verbundenen NMOS-Transistor T6; und einen siebten mit der Aus­ gangsleitung 14 i und der Erdspannungsleitung VSSL verbundenen NMOS-Transistor T7.
Wenn von der vorhergehenden Stufe 12 i-1 ein Eingangssignal gi-1 der (i-1)ten Reihenleitung mit hohem Pegel an die Eingangslei­ tung 14 i-1 für den Abtastimpuls angelegt wird, wird der erste NMOS-Transistor T1 durchgeschaltet, so daß die Spannung am er­ sten Knoten P1 auf einen logisch hohen Pegel aufgeladen wird. Der vierte NMOS-Transistor T4 wird mit Hilfe eines hohen Pegels des Eingangssignals g-1 auf der Reihenleitung auch durchge­ schaltet, eine Spannung am zweiten Knoten P2 wird über die Erd­ spannungsleitung VSSL in die Erdspannungsquelle VSS entladen. Dementsprechend ändert sich während des Zeitintervalls, während dessen die Spannung am ersten Knoten auf hohem Pegel verbleibt, die Spannung am zweiten Knoten wegen des vierten NMOS-Transi­ stors T4 nicht. So wird der Spannungspegel am zweiten Knoten P2 unabhängig vom Kanalbreitenverhältnis (d. h. vom Widerstands­ verhältnis) zwischen dem dritten NMOS-Transistor T3 und dem vierten NMOS-Transistor T4 bestimmt, da in einem Bereich, in dem der Spannungspegel des Eingangssignals gi-1 auf der (i-1)ten Reihenleitung logisch hoch ist, der Spannungspegel des dritten Taktsignals C3 logisch niedrig ist. Und da der Spannungspegel am zweiten Knoten P2 während des Zeitintervalls vom Durchschal­ ten des vierten NMOS-Tansistors T4 bis zum Durchschalten des dritten Transistors T3 logisch niedrig bleibt, werden der zwei­ te und der sechste NMOS-Transistor T2 und T6 gesperrt.
Falls sich der Spannungspegel des ersten Taktsignals C1 von logisch niedrig nach logisch hoch ändert, wird der Spannungs­ pegel auf der Ausgangsleitung 14 i mit Hilfe eines über Drain und Source des fünften NMOS-Transistors T5 angelegten logisch hohen Pegels des ersten Taktsignals C1 auf einen logisch hohen Pegel aufgeladen. Der Kondensator CAP1 erzeugt, wenn an die Ausgangsleitung 14 i ein logisch hoher Pegel des ersten Takt­ signals C1 angelegt wird, am ersten Knoten P1 eine Spannung in Höhe des Spannungspegels des ersten Taktsignals C1.
Weiter ändert sich, falls der Spannungspegel des ersten Takt­ signals C1 von logisch hoch nach logisch niedrig übertritt, der Pegel des Ausgangssignals Vout an der Ausgangsleitung 14 i zu logisch niedrig. Dies resultiert daraus, daß sich der fünfte NMOS-Transistor T5 im durchgeschalteten Zustand befindet. Zu­ sätzlich wird der siebte NMOS-Transistor T5 mit Hilfe einer Spannung des Feedback-Signals Vf der nächsten Stufe 12 i+1 mit logisch hohem Pegel durchgeschaltet, wodurch das Ausgangssignal Vout an der Ausgangsleitung 14 i über die Erdspannungsleitung VSSL rasch in die Erdspannungsquelle VSS entladen wird. Dement­ sprechend wird die lange Abklingzeit des Ausgangssignals Vout verkürzt, wie in Fig. 14 gezeigt ist. Die erhöhte Abklingzeit des Ausgangssignals Vout ist durch die Tatsache verursacht, daß die Kanalbreite des fünften NMOS-Transistors T5 langsam schma­ ler wird, während die Spannung am ersten Knoten P1 langsam ab­ nimmt. In anderen Worten wird, da der durch den fünften NMOS- Transistor T5 gelieferte Entladepfad langsam schmaler wird, die Abgklingzeit des Ausgangssignals Vout länger. Zusätzlich zum Entladepfad des fünften NMOS-Transistots T5 ist durch den sieb­ ten NMOS-Transistor T7 ein neuer Entladepfad vorgesehen, so daß die Ausgangsspannung Vout an der Ausgangsleitung 14 i rasch ent­ laden wird. Folglich ist die Abklingzeit des Ausgangssignals Vout verkürzt.
Fig. 15 veranschaulicht ein Schieberegister gemäß einer Ausfüh­ rungsform der Erfindung. Das Schieberegister aus Fig. 15 weist n Stufen 22 1 bis 22 n auf, die kaskadenartig mit einer Eingangs­ leitung für einen Startimpuls verbunden sind. Die n Stufen 22 1 bis 22 n sind eine jede mit drei Taktsignalleitungen von vier Phasentaktsignalleitungen CKL1 bis CKL4 verbunden. Jede der in Fig. 15 gezeigten Ausgangsleitung 24 1 bis 24 n der n Stufen 22 1 bis 22 n ist mit Reihenleitungen Reihe 1 bis Reihe n eines Fel­ des von Bildelementen (oder Pixeln) verbunden. Das erste bis vierte Taktsignal C1 bis C4 der 4 Phasen-Taktsignalleitungen CKL1 bis CKL4 weisen jedes eine Periode auf, die vier horizon­ talen Abtastintervallen entspricht, und eine Phase, die sequen­ tiell um ein horizontales Abtastintervall verschoben wird. Die zweite bis n-te Stufe 22 2 bis 22 n empfangen eine jede 3 Takt­ signale, deren Phasen bezüglich der in der jeweils vorhergehen­ den Stufe 22 1 bis 22 n-1 angelegten 3 Taktsignale um ein horizon­ tales Abtastintervall verschoben sind. Wenn zum Beispiel die erste Stufe 22 1, das erste, dritte und vierte Taktsignal C1, C3 und C4 empfängt, speist die zweite Stufe 22 2 das zweite, das vierte und das erste Taktsignal C2, C4 und C1 ein, wobei deren Phasen gegenüber dem ersten, dritten und vierten Taktsignal C1, C3 und C4 um ein horizontales Abtastintervall verschoben sind.
Ähnlich empfängt jede dritte bis n-ten Stufe 22 3 bis 22 n drei Taktsignale, deren Phase gegenüber den in der jeweils vorher­ gehenden Stufe 22 2 bis 22 n-1 angelegten drei Taktsignalen um ein horzontales Abtastintervall verschoben sind. Wenn an die erste Stufe 22 1 ein Startimpuls SP angelegt wird, schieben die erste bis n-te Stufe den Startimpuls SP weiter, so daß sequentiell die Ausgangsleitungen 24 1 bis 24 n der ersten bis n-ten Stufe 22 1 bis 22 n freigegeben werden. Die Ausgangssignale g1 bis gn-1 der ersten bis (n-1)ten Stufe 22 1 bis 22 n-1 werden dann als Start­ impuls SP an die jeweils nächste Stufe 22 2 bis 22 n angelegt. Zu diesem Zweck werden die mit den Ausgangsleitungen 24 1 bis 24 n der n Stufen 22 1 bis 22 n verbundenen n Reihenleitungen Reihe 1 bis Reihe n sequentiell angesteuert. Die n Stufen 22 1 bis 22 n werden auf die gleiche Weise angesteuert. Der Bequemlichkeit der Beschreibung halber wird exemplarisch für die n Stufen 22 1 bis 22 n anhand einer beliebigen, d. h. willkürlich ausgewählten Stufe 22 i im Detail erklärt, wie sie das erste, das dritte und das vierte Taktsignal C1, C3 und C4 empfängt.
Fig. 16 veranschaulicht im Detail die Konfiguration einer be­ liebigen im in Fig. 15 gezeigten Schieberegister enthaltenen Stufe 22 i. Die beliebige Stufe 22 i aus Fig. 16 weist einen ersten und einen zweiten zwischen einer Ausgangsleitung 24 i einer vorhergehenden Stufe 22 i-1 und einem ersten Knoten P1 verbindend angeordneten Transistor T1 und T2 auf, einen dritten und einen vierten zwischen einer dritten Taktsignalleitung CKL3 und einem zweiten Knoten P2 verbindend angeordneten NNOS- Transistor T3 und T4, und einen fünften und einen sechsten zwischen dem ersten Knoten P1 und einer Erdspannungsleitung - VSSL verbindend angeordneten NNOS-Transistor T5 und T6 und einen siebten und einen achten zwischen dem zweiten Knoten P2 und der Erdspannungsleitung VSSL verbindend angeordneten NMOS- Transistor T7 und T8. Die Gates des ersten und des zweiten NNOS-Transistors T1 und T2 sind im allgemeinen mit einer vier­ ten Taktsignalleitung CKL4 verbunden. Die Gates des dritten und des vierten NMOS-Transistors T3 und T4 sind im allgemeinen mit der dritten Taktsignalleitung CKL3 verbunden. Die Gateelektro­ den des fünften und des sechsten NMOS-Transistors T5 und T6 sind im allgemeinen jeweils mit dem zweiten Knoten P2 verbun­ den. Der siebte und der achte NMOS-Transistor T7 und T8 weisen ein jeder eine Gateelektrode auf, die mit der Ausgangsleitung 24 i-1 der vorhergehenden Stufe 22 i-1 verbunden ist. Die beliebige Stufe 22 i weist weiter einen neunten zwischen einer ersten Taktsignalleitung CKL1, einem ersten Knoten P1 und einer Aus­ gangsleitung 24 i verbindend angeordneten NMOS-Transistor T9 auf und einen zehnten zwischen der Ausgangsleitung 24 i, dem zweiten Knoten P2 und der Erdspannungsleitung VSSL verbindend angeord­ neten NMOS-Transistor T10 auf.
Der Betriebsspannungsbereich der Stufe 22 i, wie sie in Fig. 16 gezeigt ist, ist durch die Verringerung der Leckströme breiter als der der in Fig. 6 gezeigten Stufe. Die Leckströme sind wegen der mit dem ersten und dem zweiten Knoten P1 und P2 in einer Multi-Gate-Anordnung verbundenen NNOS-Transistoren redu­ ziert. Außerdem sind die Gateelektroden des ersten und des zweiten NMOS-Transistors T1 und T2 im allgemeinen mit der Aus­ gangsleitung 24 i-1 der vorhergehenden Stufe 22 i-1 verbunden, wodurch das Abfallen des auf den ersten Knoten P1 geladenen Potentials in dem Fall, daß das Ausgangssignal gi-1 der vorher­ gehenden Stufe 22 i-1 zu niedrig wird, minimiert ist. Da die Gateelektroden des dritten und des vierten NMOS-Transistors T3 und T4 im allgemeinen mit der Drainelektrode des dritten NMOS- Transistors T3 verbunden sind, eliminiert dieser eine Spannung VDD mit hohem Pegel aus der beliebigen Stufe 22 i-1 aus Fig. 6. Eine solche Stufe 22 i-1, wie sie in Fig. 16 gezeigt ist, wird nun unter Bezugnahme auf den Kurvenform-Graphen aus Fig. 17 be­ schrieben.
Zuerst wird während des Zeitintervalls t1 von der vorhergehen­ den Stufe 22 i-1 das Ausgangssignal gi-1 mit einem logisch hohen Pegel als Startimpuls an die Drainelektrode des ersten NMOS- Transistors T1 angelegt und das vierte Taktsignal C4 der vier­ ten Taktsignalleitung CKL4 an die Gateelektroden des ersten und des zweiten NMOS-Transistors T1 und T2 angelegt. Sowohl das erste Taktsignal C1 der ersten Taktsignalleitung CKL1 als auch das dritte Taktsignal T3 auf der dritten Taktsignalleitung CKL3 weisen einen logisch niedrigen Pegel auf. In diesem Fall werden dadurch, daß das vierte Taktsignal C4 einen logisch hohen Pegel aufweist, der erste und der zweite NMOS-Transistor T1 und T2 durchgeschaltet, und der siebte und der achte NMOS-Transistor T7 und T8, die vom Ausgangssignal gi-1 der vorhergehenden Stufe 22 i-1 abhängen, werden auch durchgeschaltet. Zu diesem Zweck lädt der erste Knoten eine von der Ausgangsleitung 24i-1 der vorhergehenden Stufe 22 i-1 angelegte Spannung durch den ersten und den zweiten NMOS-Transistor T1 und T2 hindurch, so daß diese logisch hohe Pegel aufweisen, wodurch der neunte NMOS- Transistor durchgeschaltet wird. Gleichzeitig nimmt das Aus­ gangssignal Vout auf der Ausgangsleitung 24 i einen logisch niedrigen Pegel an, da das an die Drainelektrode des neunten NMOS-Transistor T9 angelegte erste Taktsignal C1 logisch nied­ rigen Pegel aufweist. Als nächstes werden während des Zeit­ intervalls t2 das Ausgangssignal gi-1 aus der vorhergehenden Stufe 22 i-1 und das vierte Taktsignal C4 zu einem logisch nied­ rigen Pegel invertiert, während der Pegel des ersten Takt­ signals C1 logisch hoch wird. Das erste Taktsignal C1 mit logisch hohem Pegel wird durch den neunten NMOS-Transistor T9 hindurch, welcher durch den logisch hohen Pegel am ersten Knoten P1 durchgeschaltet wird, an die Ausgangsleitung 24 i angelegt, wodurch an der Ausgangsleitung 24 i ein logisch hoher Pegel erzeugt wird. Das Spannungssignal VP1 am ersten Knoten P1 wird dann durch den koppelnden Effekt der parasitären Kapazität zwischen der Gateelektrode und der Sourceelektrode des neunten NMOS-Transistors T9 auf den logisch hohen Pegel urgeladen (gebootstrapt). Falls der Pegel des ersten Taktsignals C1 sich während des Zeitintervalls t3 nach logisch niedrig ändert, weist das Ausgangsspannungssignal Vout an der Ausgangsleitung 24 i den logisch niedrigen Pegel auf, da der neunte NMOS-Transi­ stor T9 durchgeschaltet wird. Dann fällt das Spannungssignal wegen des Sperrens des ersten und des zweiten NMOS-Transistors T1 und T2 auf einen mittleren Pegel ab. Schließlich wird wäh­ rend des Zeitintervalls t4 das dritte Taktsignal C3 mit logisch hohem Pegel an die Drainelektrode des dritten NMOS-Transistors T3 und an die Gateelektroden des dritten und des vierten NMOS- Transistors T2 und T4 angelegt. Dann wird der zweite Knoten P2 durch das dritte Taktsignal C3 mit logisch hohem Pegel von der dritten Taktsignalleitung CKL3 durch den dritten und den vier­ ten NMOS-Transistor T3 und T4 hindurch aufgeladen, so daß ein Spannungssignal VP2 mit logisch hohem Pegel erzeugt wird. Der zehnte NNOS-Transistor T10 wird durch das Spannungssignal VP2 mit logisch hohem Pegel von dem zweiten Knoten P2 durchgeschal­ tet, so daß das Ausgangsspannungssignal Vout an der Ausgangs­ leitung 24 i einen logisch niedrigen Pegel beibehält. Der fünfte und der sechste NMOS-Transistor T5 und T6 werden durch das an den zweiten Knoten P2 geladene Spannungssignal VP2 auch durch­ geschaltet, wodurch es erlaubt wird; daß das Spannungssignal VP1 am ersten Knoten P1 durch den fünften und den sechsten NMOS-Transistor T5 und T6 und die Erdspannungsleitung VSSL hindurch in die Erdspannungsquelle VSS entladen wird.
Wie oben beschrieben worden ist, schiebt jede Stufe des Schie­ beregisterschaltkreises gemäß einer Ausführungsform der Erfin­ dung den Startimpuls während jeder horizontalen Abtastperiode zu ihrer Ausgangsleitung 24 i. Zu diesem Zweck werden die n Aus­ gangsleitungen 24 i bis 24 i des Schieberegisterschaltkreises sequentiell freigegeben, und darüber hinaus werden die n in dem Feld von Bildelementen vorgesehenen Reihenleitungen Reihe 1 bis Reihe n sequentiell angesteuert.
Fig. 18 veranschaulicht im Detail eine Schaltkreiskonfiguration einer weiteren Ausführungsform der in Fig. 15 gezeigten belie­ bigen Stufe 22 i. Die beliebige Stufe 22 i aus Fig. 18 weist eine ähnliche Schältkreiskonfiguration auf wie die in Fig. 16 ge­ zeigte beliebige Stufe 22 i Ein Unterschied ist, daß die Gate­ elektrode des zweiten NMOS-Transistors T2 mit der vierten Takt­ signalleitung CKL4 verbunden ist, und daß Drain- und Gateelek­ trode des ersten NMOS-Transistors T1 im allgemeinen mit der Ausgangsleitung der vorhergehenden Stufe 22 i-1 verbunden sind.
Fig. 19 verdeutlicht das Ergebnis einer Sitnulation für einen Schieberegisterschaltkreis gemäß der Erfindung, welcher NMOS- Transistoren mit einem niedrigen absoluten Schwellwert |Vth| aufweist. In Fig. 19 stellen VP1 und VP2 die Verläufe von Spannungssignalen am ersten und am zweiten Knoten P1 und P2 dar, und Vout stellt das Ausgangssignal an der Ausgangsleitung 24 i der vorliegenden Stufe, d. h. der beliebigen Stufe dar. Fig. 19 stellt dar, daß die Spannungssignale VP1 und VP2 am ersten und am zweiten Knoten P1 und P2 stabil sind. Dies resultiert darauf, daß die aus dem ersten und dem zweiten Knoten P1 und P2 leckenden Ströme mittels der NMOS-Transistoren, welche mit dem ersten und dem zweiten Knoten P1 und P2 in einer Multi-Gate- Anordnung verbunden sind, reduziert sind. Zu diesem Zweck wird das in die Ausgangsleitung 24 i geladene Ausgangsspannungssignal Vout stabil, und der Schieberegisterschaltkreis kann stabil angesteuert werden.
Fig. 20 zeigt einen Graphen, der die Beweglichkeit von Majori­ tätsladungsträgern in Abhängigkeit von der Schwellspannung des Transistors im Schaltkreis eines Schieberegisters nach dem Stand der Technik und des Transistors im Schaltkreis des Schie­ beregisters gemäß dem Schaltkreis nach der Erfindung. In Fig. 20 stellt ein erster Spannungsbereich 30 den Betriebsspannungs­ bereich des Schaltkreises eines Schieberegisters nach dem Stand der Technik dar und stellt ein zweiter Spannungsbereich 32 den Betriebsspannungsbereich des Schieberegisterschaltkreises gemäß der Erfindung dar. Der erste Spannungsbereich 30 deckt den Be­ reich ab, der sich von einem Spannungspegel von ungefähr 2 V bis zu einem Spannungspegel von ungefähr 7 V erstreckt, während der zweite Spannungsbereich 32 den Bereich abdeckt, der sich von einem Spannungspegel von ungefähr 0 V bis zu einem Spannungs­ pegel von ungefähr 6,5 V erstreckt. Folglich ist der Betriebs­ spannungsbereich des Schieberegisterschaltkreises gemäß der Erfindung um den Bereich, der dem Spannungspegel von 1,5 V ent­ spricht, breiter als der Betriebsspannungsbereich des Schiebe­ registerschaltkreises nach dem Stand der Technik.
Wie oben beschrieben worden ist, werden bei dem Schieberegister gemäß der Erfindung die Stufen durch die Verwendung von vier Taktsignalen sequentiell angesteuert und ist bei dem Schiebe­ register gemäß der Erfindung jede Stufe unabhängig von der Größe des Transistors konfigurierbar. Dementsprechend sind bei dem Schieberegister gemäß der Erfindung durch eine Variation der Bauteilabweichung und der Schwellspannung verursachte Ände­ rungen der Schaltkreiskennlinie minimiert. Folgich fließt Strom nur während des Zeitintervalls, während dessen ein Signal über­ geht, so daß der Leistungsverbrauch reduziert ist und auch durch Überlastströme verursachte Verzerrungen der Bauteilkenn­ linie unterdrückt sind. Darüberhinaus ist bei dem Schieberegi­ ster gemäß der Erfindung zwischen dem Ausgangsknoten und dem Initialisierungsknoten (Bootstrap-Knoten) ein getrennter Kon­ densator vorgesehen und ist zwischen der Gleichstromquelle und dem Initialisierungsknoten (Bootstrap-Knoten) ein Kondensator vorgesehen, so daß eine Variation der Spannung am Bootstrap- Knoten unterdrückbar ist. Folglich läßt sich das Schieberegi­ ster gemäß der Erfindung stabil betreiben.
Bei dem Schieberegister gemäß der Erfindung sind die NMOS- Transistoren in einer Multi-Gate-Anordnung mit dem ersten und dem zweiten Knoten P1 und P2 verbunden, so daß aus dem ersten und dem zweiten Knoten P1 und P2 leckende Leckströme reduziert sind. Zu diesem Zweck wird das Schieberegister stabil ange­ steuert, und darüber hinaus ist der Betriebsspannungsbereich größer. Auch sind bei dem Schieberegister gemäß der Erfindung die Gateelektroden des ersten und des zweiten NMOS-Transistors T1 und T2 jeweils mit unterschiedlichen Taktsignalleitungen verbünden, wodurch das Abfallen des auf den ersten Knoten P1 geladenen Potentials minimiert ist, obwohl das Ausgangssignal der vorhergehenden Stufe abfällt. Weiter kann beidem erfin­ dungsgemäßen Schieberegister die Versorgungsleitung für die Spannung mit hohem Pegel weggelassen werden.

Claims (36)

1. Schieberegister mit einer Vielzahl von Stufen, welche mit einer Spannungsquelle für eine Spannung mit hohem Pegel, einer Spannungsquelle für eine Spannung mit niedrigem Pegel und einem Taktsignalgenerator zum Erzeugen eines phasenverschobenen Takt­ signals verbunden sind, wobei die Stufen mit entsprechenden Reihenleitungen verbunden sind und in Bezug auf ein Abtast­ signal zum Laden und Entladen der Reihenleitungen kaskadisch verbunden sind, wobei eine jede der Stufen aufweist:
eine Ausgangsschaltkreiseinrichtung mit einem Einschalt­ transistor und einem Ausschalttransistor, wobei der Einschalt­ transistor aufweist:
eine erste Eingangselektrode, die auf ein erstes Taktsignal reagiert, dessen Phase im Vergleich zum Abtastsignal verschoben ist,
eine mit der Reihenleitung verbundene erste Ausgangs­ elektrode, und
eine erste Steuerelektrode;
wobei der Ausschalttransistor aufweist:
eine mit der Spannungsquelle für eine Spannung mit niedrigem Pegel verbundene zweite Eingangselektrode,
eine mit der Reihenleitung verbundene zweite Aus­ gangselektrode, und
eine zweite Steuerelektrode; eine Eingangsschaltkreiseinrichtung, welche zum Erzeugen eines ersten Steuersignals, das an die erste Steuerelektrode angelegt werden soll, auf das Abtastsignal reagiert, und welche zum Erzeugen eines zweiten Steuersignals, das an die zweite Steuerelektrode angelegt werden soll, auf ein zweites Takt­ signal reagiert, dessen Phase im Vergleich zum ersten Takt­ signal verschoben ist;
eine Einrichtung zum Erzeugen einer Spannung für das erste Steuersignal.
2. Schieberegister nach Anspruch 1, wobei die Eingangsschalt­ kreiseinrichtung aufweist:
einen ersten Transistor mit einer dritten Eingangselektro­ de, welche auf das Abtastsignal reagiert, einer mit der ersten Steuerelektrode verbundenen dritten Ausgangselektrode und einer mit der dritten Eingangselektrode verbundenen dritten Steuer­ elektrode; und
einen zweiten Transistor mit einer mit der Spannungsquelle für eine Spannung mit niedrigem Pegel verbundenen vierten Ein­ gangselektrode, einer mit der ersten Steuerelektrode verbunde­ nen vierten Ausgangselektrode und einer mit der zweiten Steuer­ elektrode verbundenen vierten Steuerelektrode.
3. Schieberegister nach Anspruch 2, wobei der Eingangsschalt­ kreis weiter aufweist:
einen dritten Transistor mit einer mit der Spannungsquelle für eine Spannung mit hohem Pegel verbundenen fünften Eingangs­ elektrode, einer mit der zweiten Steuerelektrode verbundenen fünften Ausgangselektrode und einer fünften Steuerelektrode, welche auf das zweite Taktsignal reagiert; und
einen vierten Transistor mit einer mit der Spannungsquelle für eine Spannung mit niedrigem Pegel verbundenen sechsten Ein­ gangselektrode, einer mit der zweiten Steuerelektrode verbunde­ nen sechsten Ausgangselektrode und einer sechsten Steuerelek­ trode, welche auf das Abtastsignal reagiert.
4. Schieberegister nach Anspruch 1, wobei die Einrichtung zum Erzeügen einer Spannung einen mit der Reihenleitung verbundenen ersten Kondensator und eine erste Steuerelektrode aufweist.
5. Schieberegister nach Anspruch 1, welches weiter aufweist:
einen zwischen der ersten Steuerelektrode und der Span­ nungsquelle für eine Spannung mit niedrigem Pegel verbindend angeordneten zweiten Kondensator; und
einen zwischen der zweiten Steuerelektrode und der Span­ nungsquelle für eine Spannung mit niedrigem Pegel verbindend angeordneten dritten Kondensator.
6. Schieberegister mit einer Vielzahl von Stufen, welche mit einer Spannungsquelle für eine Spannung mit hohem Pegel, einer Spannungsquelle für eine Spannung mit niedrigem Pegel und einem Taktsignalgenerator zum Erzeugen eines phasenverschobenen Takt­ signals verbunden sind, wobei die Stufen mit entsprechenden Reihenleitungen verbunden sind und in Bezug auf ein Abtast­ signal zum Laden und Entladen der Reihenleitungen kaskadisch verbunden sind, wobei eine jede der Stufen aufweist:
eine Ausgangsschaltkreiseinrichtung mit einem Einschalt­ transistor und einem Ausschalttransistor wobei der Einschalt­ transistor aufweist:
eine erste Eingangselektrode, welche auf ein erstes Taktsignal reagiert, dessen Phase im Vergleich zum Abtastsignal verschoben ist;
eine mit der Reihenleitung verbundene erste Ausgangs­ elektrode, und
eine erste Steuerelektrode;
wobei der Ausschalttransistor aufweist:
eine mit der Spannungsquelle für eine Spannung mit niedrigem Pegel verbundene zweite Eingangselektrode,
eine mit der Reihenleitung verbundene zweite Aus­ gangselektrode, und
eine zweite Steuerelektrode;
eine Eingangsschaltkreiseinrichtung, welche zum Erzeugen eines ersten Steuersignals, das an die erste Steuerelektrode angelegt werden soll, auf das Abtastsignal reagiert, und welche zum Erzeugen eines zweiten Steuersignals, das an die zweite Steuerelektrode angelegt werden soll, auf ein zweites Takt­ signal reagiert, dessen Phase im Vergleich zum ersten Takt­ signal verschoben ist;
eine Einrichtung zum Erzeugen einer Spannung für das erste Steuersignal; und
eine Einrichtung zum Entladen des zweiten Steuersignals während eines Zeitintervalls, wenn das erste Steuersignal frei­ gegeben ist.
7. Schieberegister nach Anspruch 6, wobei die Eingangsschalt­ kreiseinrichtung aufweist:
einen ersten Transistor mit einer dritten Eingangselektro­ de, welche auf das Abtastsignal reagiert, eine mit der ersten Steuerelektrode verbundene dritte Ausgangselektrode und eine mit der dritten Eingangselektrode verbundene dritte Steuerelek­ trode; und
einen zweiten Transistor mit einer mit der Spannungsquelle für eine Spannung mit niedrigem Pegel verbundenen vierten Ein­ gangselektrode, einer mit der ersten Steuerelektrode verbunde­ nen vierten Ausgangselektrode und einer mit der zweiten Steuer­ elektrode verbundenen vierten Steuerelektrode.
8. Schieberegister nach Anspruch 7, wobei die Eingangsschalt­ kreiseinrichtung weiter aufweist:
einen dritten Transistor mit einer mit der Spannungsquelle für eine Spannung mit hohem Pegel verbundenen fünften Eingangs­ elektrode, einer mit der zweiten Steuerelektrode verbundenen fünften Ausgangselektrode und einer fünften Steuerelektrode, die auf das zweite Taktsignal reagiert.
9. Schieberegister nach Anspruch 6, wobei die Einrichtung zum Erzeugen einer Spannung einen mit der Reihenleitung und der ersten Steuerelektrode verbundenen Kondensator aufweist.
10. Schieberegister nach Anspruch 6, wobei die Einrichtung zum Entladen einen vierten Transistor mit einer mit der Spannungs­ quelle für eine Spannung mit niedrigem Pegel verbundenen sech­ sten Eingangselektrode, einer mit der zweiten Steuerelektrode verbundenen sechsten Ausgangselektrode und einer mit der ersten Steuerelektrode verbundenen sechsten Steuerelektrode aufweist.
11. Schieberegister mit einer Vielzahl von Stufen, welche mit einer Spannungsquelle für eine Spannung mit hohem Pegel, einer Spannungsquelle für eine Spannung mit niedrigem Pegel und einem Taktsignalgenerator zum Erzeugen eines phasenverschobenen Takt­ signals verbunden sind, wobei die Stufen mit entsprechenden Reihenleitungen verbunden sind und in Bezug auf das Abtast­ signal zum Laden und Entladen der Reihenleitungen kaskadisch verbunden sind, wobei eine jede der Stufen aufweist:
eine Ausgangsschaltkreiseinrichtung mit einem Einschalt­ transistor und einem Ausschälttransistor, wobei der Einschalt­ transistor eine erste Eingangselektrode zum Empfangen eines ersten Taktsignals, dessen Phase im Vergleich zum Abtastsignal verschoben ist, eine mit der Reihenleitung verbundene erste Ausgangselektrode und eine erste Steuerelektrode aufweist; und
wobei der Ausschalttransistor eine mit der Spannungsquelle für eine Spannung mit niedrigem Pegel verbundenen zweite Eingangs­ elektrode, eine mit der Reihenleitung verbundene zweite Aus­ gangselektrode und eine zweite Steuerelektrode aufweist;
eine Eingangsschaltkreiseinrichtung, welche zum Erzeugen eines ersten Steuersignals, das an die erste Steuerelektrode angelegt werden soll, auf das Abtastsignal reagiert, und welche zum Erzeugen eines zweiten Steuersignals, das an die zweite Steuerelektrode angelegt werden soll, auf ein zweites Takt­ signal reagiert, dessen Phase im Vergleich zum ersten Takt­ signal verschoben ist;
eine Einrichtung zum Erzeugen einer Spannung für das erste Steuersignal; und
eine Einrichtung zum Beschleunigen der Entladegeschwindig­ keit an der Reihenleitung.
12. Schieberegister nach Anspruch 11, wobei die Eingangsschalt­ kreiseinrichtung aufweist:
einen ersten Transistor mit einer dritten Eingangselektro­ de, welche auf das Abtastsignal reagiert, einer mit der ersten Steuerelektrode verbundenen dritten Ausgangselektrode und einer mit der dritten Eingangselektrode verbundenen dritten Steuer­ elektrode; und
einen zweiten Transistor mit einer mit der Spannungsquelle für eine Spannung mit niedrigem Pegel verbundenen vierten Ein­ gangselektrode, einer mit der ersten Steuerelektrode verbunde­ nen vierten Ausgangselektrode und einer mit der zweiten Steuer­ elektrode verbundenen vierten Steuerelektrode.
13. Schieberegister nach Anspruch 12, wobei die Eingangsschalt­ kreiseinrichtung weiter aufweist:
einen dritten Transistor mit einer mit der Spannungsquelle für eine Spannung mit hohem Pegel verbundenen fünften Eingangs­ elektrode, einer mit der zweiten Steuerelektrode verbundenen fünften Ausgangselektrode und einer fünften Steuerelektrode, die auf das zweite Taktsignal reagiert; und
einen vierten Transistor mit einer mit der Spannungsquelle für eine Spannung mit niedrigem Pegel verbundenen sechsten Ein­ gangselektrode, einer mit der zweiten Steuerelektrode verbunde­ nen sechsten Ausgangselektrode und einer sechsten Steuerelek­ trode, die auf das Taktsignal reagiert.
14. Schieberegister nach Anspruch 11, wobei die Einrichtung zum Erzeugen einer Spannung einen mit der Reihenleitung und der er­ sten Steuerelektrode verbundenen Kondensator aufweist.
15. Schieberegister nach Anspruch 11, wobei die Einrichtung zum Beschleunigen einen fünften Transistor mit einer mit der Span­ nungsquelle für eine Spannung mit niedrigem Pegel verbundenen siebten Eingangselektrode, einer mit der Reihenleitung verbun­ denen siebten Ausgangselektrode und einer siebten Steuerelek­ trode, die auf ein Signal von der Ausgangsleitung der nächsten Stufe reagiert, aufweist.
16. Schieberegister zum Ansteuern von Gateleitungen eines Flüssigkristalldisplays, und welches Schieberegister auf ein Abtastsignal, eine erste Spannungsquelle und eine zweite Span­ nungsquelle reagiert, wobei das Schieberegister aufweist:
eine Vielzahl von Stufen, wobei eine jede Stufe aufweist:
eine Ausgangsschaltkreiseinrichtung mit einem Ein­ schalttransistor und einem Ausschalttransistor, wobei der Ein­ schalttransistor eine erste Steuerelektrode, eine mit einem ersten Taktsignal, dessen Phase im Vergleich zum Abtastsignal verschoben ist, gekoppelte erste Eingangselektrode und eine mit der Gateleitung verbundene erste Ausgangselektrode aufweist;
und wobei der Ausschalttransistor eine zweite Steuerelektrode, eine mit der zweiten Spannungsquelle gekoppelte Eingangselek­ trode und eine mit der Gateleitung verbundene zweite Ausgangs­ elektrode aufweist;
eine Eingangsschaltkreiseinrichtung, welche zum Erzeugen eines ersten Steuersignals, das an die erste Steuerelektrode angelegt werden soll, auf das Abtastsignal reagiert, und welche zum Erzeugen eines zweiten Steuersignals, das an die zweite Steuerelektrode angelegt werden soll, auf ein zweites Takt­ signal reagiert, dessen Phase im Vergleich zum ersten Takt­ signal verschoben ist; und
einen zwischen der ersten Steuerelektrode und der Gate­ leitung koppelnd angeordneten Spannungsregler zum Erzeugen einer Spannung für das erste Steuersignal.
17. Schieberegister nach Anspruch 16, wobei die Eingangsschalt­ kreiseinrichtung aufweist:
einen ersten Transistor mit einer dritten Eingangselektro­ de, die auf das Abtastsignal reagiert, eine mit der ersten Steuerelektrode verbundene dritte Ausgangselektrode und eine mit der dritten Eingangselektrode verbundene dritte Steuer­ elektrode; und
einen zweiten Transistor mit einer mit der zweiten Span­ nungsquelle verbundenen vierten Eingangselektrode, einer mit der ersten Steuerelektrode verbundenen vierten Ausgangselektro­ de und einer mit der zweiten Steuerelektrode verbundenen vierten Steuerelektrode.
18. Schieberegister nach Anspruch 17, wobei die Eingangsschalt­ kreiseinrichtung weiter aufweist:
einen dritten Transistor mit einer mit der ersten Span­ nungsquelle verbundenen fünften Eingangselektrode, einer mit der zweiten Steuerelektrode verbundenen fünften Ausgangselek­ trode und einer fünften Steuerelektrode, die auf das zweite Taktsignal reagiert; und
einen vierten Transistor mit einer mit der zweiten Span­ nungsquelle verbundenen sechsten Eingangselektrode, einer mit der zweiten Steuerelektrode verbundenen sechsten Ausgangselek­ trode und einer sechsten Steuerelektrode, die auf das Abtast­ signal reagiert.
19. Schieberegister nach Anspruch 16, wobei der Spannungsregler einen ersten Kondensator aufweist.
20. Schieberegister nach Anspruch 16, welches weiter aufweist:
einen zwischen der ersten Steuerelektrode und der zweiten Spannungsquelle verbindend angeordneten zweiten Kondensator; und
einen zwischen der zweiten Steuerelektrode und der zweiten Spannungsquelle verbindend angeordneten dritten Kondensator.
21. Schieberegister zum Ansteuern der Gateleitungen eines Flüssigkristalldisplays, und welches Schieberegister auf ein Abtastsignal, eine erste Spannungsquelle und eine zweite Spannungsquelle reagiert, wobei das Schieberegister aufweist: eine Vielzahl von Stufen, wobei jede Stufe aufweist: eine Ausgangsschaltkreiseinrichtung mit einem Ein­ schalttransistor und einem Ausschalttransistor, wobei der Ein­ schalttransistor eine erste Steuerelektrode, eine mit einem ersten Taktsignal, dessen Phase in Vergleich mit dem Abtast­ signal verschoben ist, gekoppelte erste Eingangselektrode und eine mit der Gateleitung verbundene erste Ausgangselektrode aufweist; und wobei der Ausschalttransistor eine zweite Steuer­ elektrode, eine mit der zweiten Spannungsquelle gekoppelte zweite Eingangselektrode und eine mit der Gateleitung verbun­ dene zweite Ausgangselektrode aufweist;
eine Eingangsschaltkreiseinrichtung, welche zum Erzeugen eines ersten Steuersignals, das an die erste Steuerelektrode angelegt werden soll, auf das Abtastsignal reagiert, und welche zum Erzeugen eines zweiten Steuersignals, das an die zweite Steuerelektrode angelegt werden soll, auf ein zweites Takt­ signal reagiert, dessen Phase im Vergleich zum ersten Takt­ signal verschoben ist;
einen zwischen der ersten Steuerelektrode und der Gate­ leitung koppelnd angeordneten Spannungsregler zum Erzeugen einer Spannung für das erste Steuersignal; und
eine Entladeeinrichtung zum Entladen der zweiten Steu­ erung, die auf das erste Steuersignal reagiert.
22. Schieberegister nach Anspruch 21, wobei die Eingangsschalt­ kreiseinrichtung aufweist:
einen ersten Transistor mit einer dritten Eingangselektro­ de, die auf das Abtastsignal reagiert, einer mit der ersten Steuerelektroden verbundenen dritten Ausgangselektrode und einer mit der dritten Eingangselektrode verbundenen dritten Steuerelektrode; und
einen zweiten Transistor mit einer mit der zweiten Span­ nungsquelle verbundenen vierten Eingangselektrode, einer mit der ersten Steuerelektrode verbundenen vierten Ausgangselek­ trode und einer mit der zweiten Steuerelektrode verbundenen vierten Steuerelektrode.
23. Schieberegister nach Anspruch 22, wobei die Eingangsschalt­ kreiseinrichtung weiter aufweist:
einen dritten Transistor mit einer mit der ersten Span­ nungsquelle verbundenen fünften Eingangselektrode, einer mit der zweiten Steuerelektrode verbundenen fünften Ausgangselek­ trode und einer fünften Steuerelektrode, die auf das zweite Taktsignal reagiert.
24. Schieberegister nach Anspruch 21, wobei der Spannungsregler einen Kondensator aufweist.
25. Schieberegister nach Anspruch 21, wobei die Entladeeinrich­ tung einen vierten Transistor mit einer mit der zweiten Span­ nungsquelle verbundene sechsten Eingangselektrode, einer mit der zweiten Steuerelektrode verbundenen sechsten Ausgangselek­ trode und einer mit der ersten Steuerelektrode verbundenen sechsten Steuerelektrode aufweist.
26. Schieberegister zum Ansteuern der Gateleitungen eines Flüssigkristalldisplays, und welches Schieberegister auf ein Abtastsignal, eine erste Spannungsquelle und eine zweite Spannungsquelle reagiert, wobei das Schieberegister aufweist:
eine Vielzahl von Stufen, wobei jede Stufe aufweist:
eine Ausgangsschaltkreiseinrichtung mit einem Ein­ schalttransistor und einem Ausschalttransistor, wobei der Ein­ schalttransistor eine erste Steuerelektrode, eine mit einem ersten Taktsignal, dessen Phase im Vergleich mit dem Abtast­ signal verschoben ist, gekoppelte erste Eingangselektrode und eine mit der Gateleitung verbundene erste Ausgangselektrode aufweist; und wobei der Ausschalttransistor eine zweite Steuer­ elektrode, eine mit der zweiten Spannungsquelle gekoppelte zweite Eingangselektrode und eine mit der Gateleitung verbun­ dene zweite Ausgangselektrode aufweist;
eine Eingangsschaltkreiseinrichtung, welche zum Er­ zeugen eines ersten Steuersignals, das an die erste Steuerelek­ trode angelegt werden soll, auf das Abtastsignal reagiert, und welche zum Erzeugen eines zweiten Steuersignals, das an die zweite Steuerelektrode angelegt werden soll, auf ein zweites Taktsignal reagiert, dessen Phase im Vergleich zum ersten Takt­ signal verschoben ist;
einen zwischen der ersten Steuerelektrode und der Gateleitung koppelnd angeordneten Spannungsregler zum Erzeugen einer Spannung für das erste Steuersignal;
eine erste Entladeeinrichtung zum Entladen der zwei­ ten Kontrolle, welche Entladeeinrichtung auf das Abtastsignal reagiert; und
eine an die Gateleitung gekoppelte zweite Entladeein­ richtung.
27. Schieberegister nach Anspruch 26, wobei die Eingangsschalt­ kreiseinrichtung aufweist:
einen ersten Transistor mit einer dritten Eingangselektro­ de, die auf das Abtastsignal reagiert, einer mit der ersten Steuerelektrode verbundenen dritten Ausgangselektrode und einer mit der dritten Eingangselektrode verbundenen dritten Steuer­ elektrode; und
einen zweiten Transistor mit einer mit der zweiten Span­ nungsquelle verbundenen vierten Eingangselektrode, einer mit der ersten Steuerelektrode verbundenen vierten Ausgangselek­ trode und einer mit der zweiten Steuerelektrode verbundenen vierten Steuerelektrode.
28. Schieberegister nach Anspruch 27, wobei die Eingangsschalt­ kreiseinrichtung weiter aufweist:
einen dritten Transistor mit einer mit der ersten Span­ nungsquelle verbundenen fünften Eingangselektrode, einer mit der zweiten Steuerelektrode verbundenen fünften Ausgangselek­ trode und einer fünften Steuerelektrode, die auf das zweite Taktsignal reagiert; und
einen vierten Transistor mit einer mit der zweiten Span­ nungsquelle verbundenen sechsten Eingangselektrode, einer mit der zweiten Steuerelektrode verbundenen sechsten Ausgangselek­ trode und einer sechsten Steuerelektrode, die auf das Abtast­ signal reagiert.
29. Schieberegister nach Anspruch 26, wobei der Spannungsregler einen Kondensator aufweist.
30. Schieberegister nach Anspruch 26, wobei die zweite Entlade­ einrichtung einen fünften Transistor mit einer mit der zweiten Spannungsquelle verbundenen siebten Eingangselektrode, einer mit der Gateleitung verbundenen siebten Ausgangselektrode und einer siebten Steuerelektrode, die auf ein Signal von der Aus­ gangsleitung der nächsten Stufe des Schieberegister reagiert, aufweist.
31. Schieberegisterschaltkreis mit einer Vielzahl von kaska­ disch angeordneten Stufen, welche mit einer Eingangsleitung für einen Startimpuls verbunden sind und welche sequentiell eine Vielzahl von Reihenleitungen ansteuern, wobei jede der Stufen ein Eingangsterminal, ein Ausgangsterminal, eine Leitung für eine Spannung mit niedrigem Pegel und Leitungen für je ein er­ stes bis drittes Taktsignal aufweist, wobei das Eingangstermi­ nal ein Ausgangssignal einer vorhergehenden Stufe empfängt, wo­ bei das Ausgangsterminal mit einer Reihenleitung verbunden ist, wobei eine jede der Stufen aufweist:
einen Einschalttransistor mit einem Strompfad, der zwi­ schen der ersten Taktsignalleitung und dem Ausgangsterminal und einer Steuerelektrode verbindend angeordnet ist;
einen Ausschalttransistor mit einem Strompfad, der zwi­ schen der Leitung für die Spannung mit niedrigem Pegel und dem Ausgangsterminal und einer Steuerelektrode verbindend angeord­ net ist;
einen ersten und einen zweiten Transistor mit Strompfaden, die zwischen dem Eingangsterminal und der Steuerelektrode des Einschalttransistors und den im allgemeinen mit der zweiten Taktsignalleitung verbundenen Steuerelektroden jeweils seriell verbunden sind, wobei der erste und der zweite Transistor das Laden einer Spannung auf die Steuerelektrode des Einschalt­ transistors erlauben; und
einen dritten und einen vierten Transistor mit Strompfa­ den, die zwischen der dritten Taktsignalleitung und der Steuer­ elektrode des Ausschalttransistors und den im allgemeinen mit der dritten Taktsignalleitung verbundenen Steuerelektroden je­ weils seriell verbunden sind, wobei der dritte und der vierte Transistor das Laden einer Spannung auf die Steuerelektrode des Ausschalttransistors erlauben.
32. Schieberegister nach Anspruch 31, wobei eine jede der Stu­ fen weiter aufweist:
einen fünften und einen sechsten Transistor, welche je­ weils Strompfade aufweisen, die zwischen der Steuerelektrode des Einschalttransistors und der Leitung für eine Spannung mit niedrigem Pegel und den im allgemeinen mit der Steuerelektrode des Ausschalttransistors verbundenen Steuerelektroden seriell verbunden sind, wobei der erste und der zweite Transistor das Entladen einer auf die Steuerelektrode des Einschalttransistors geladenen Spannung erlauben; und
einen siebten und einen achten Transistor, welche jeweils Strompfade aufweisen, die zwischen der Steuerelektrode des Aus­ schalttransistors und dem Eingangsterminal und den im allgemei­ nen mit dem Eingangsterminal verbundenen Steuerelektroden seri­ ell verbunden sind, wobei der siebte und der achte Transistor das Entladen einer auf die Steuerelektrode des Einschalttransi­ stors geladenen Spannung erlauben.
33. Schieberegister nach Anspruch 31, wobei der Startimpuls am Eingangsterminal und ein zweites Taktsignal an der zweiten Taktleitung simultan freigegeben werden und ein erstes Takt­ signal auf der ersten Taktleitung in dem Zustand freigegeben wird, in dem die Steuerelektrode des Einschalttransistors auf einen logisch hohen Pegel aufgeladen ist, wobei die Ladung auf den Startimpuls am Eingangsterminal und auf das zweite Takt­ signal reagiert.
34. Schieberegisterschaltkreis mit einer Vielzahl von kaska­ disch angeordneten Stufen, welche mit einer Eingangsleitung für einen Startimpuls verbunden sind und welche sequentiell eine Vielzahl von Reihenleitungen ansteuern, wobei jede der Stufen ein Eingangsterminal, ein Ausgangsterminal, eine Leitung für eine Spannung mit niedrigem Pegel und Leitungen für je ein er­ stes bis drittes Taktsignal aufweist, wobei das Eingangstermi­ nal ein Ausgangssignal einer vorhergehenden Stufe empfängt, wo­ bei das Ausgangsterminal mit einer Reihenleitung verbunden ist, wobei eine jede der Stufen aufweist:
einen Einschalttransistor mit einem Strompfad, der zwi­ schen der ersten Taktsignalleitung und dem Ausgangsterminal und einer Steuerelektrode verbindend angeordnet ist;
einen Ausschalttransistor mit einem Strompfad, der zwi­ schen der Leitung für die Spannung mit niedrigem Pegel und dem Ausgangsterminal und einer Steuerelektrode verbindend angeord­ net ist;
einen ersten und einen zweiten Transistor je mit Strompfa­ den, die zwischen dem Eingangsterminal und der Steuerelektrode des Einschalttransistors und den unabhängig mit dem Eingangs­ terminal und der zweiten Taktsignalleitung verbundenen Steuer­ elektroden jeweils seriell verbunden sind, wobei der erste und der zweite Transistor das Laden einer Spannung auf die Steuer­ elektrode des Einschalttransistors erlauben; und
reinen dritten und einen vierten Transistor mit Strompfa­ den, die zwischen der dritten Taktsignalleitung und der Steuer­ elektrode des Ausschalttransistors und den im allgemeinen mit der dritten Taktsignalleitung verbundenen Steuerelektroden je­ weils seriell verbunden sind, wobei der dritte und der vierte Transistor das Laden einer Spannung auf die Steuerelektrode des Ausschalttransistors erlauben.
35. Schieberegister nach Anspruch 4, wobei eine jede der Stufen weiter aufweist:
einen fünften und einen sechsten Transistor, die jeweils Strompfade aufweisen, die zwischen der Steuerelektrode des Ein­ schalttransistors und der Leitung für die Spannung mit niedri­ gem Pegel und den im allgemeinen mit der Steuerelektrode des Ausschalttransistors verbundenen Steuerelektroden seriell ver­ bunden sind, wobei der erste und der zweite Transistor ein Ent­ laden einer auf die Steuerelektrode des Einschalttransistors geladenen Spannung erlauben; und
einen siebten und einen achten Transistor, die jeweils Strompfade aufweisen, die zwischen der Steuerelektrode des Aus­ schalttransistors und dem Eingangsterminal und den im allgemei­ nen mit dem Eingangsterminal verbundenen Steuerelektroden seri­ ell verbunden sind, wobei der siebte und der achte Transistor ein Entladen einer auf die Steuerelektrode des Einschalttransi­ stors geladenen Spannung erlauben.
36. Schieberegister nach Anspruch 34, wobei der Startimpuls am Eingangsterminal und ein zweites Taktsignal an der zweiten Taktsignalleitung simultan freigegeben werden und ein erstes Taktsignal auf der ersten Takstsignalleitung in dem Zustand freigegeben wird, in dem die Steuerelektrode des Einschalt­ transistors auf den logisch hohen Pegel aufgeladen ist, wobei das Laden auf den Startimpuls am Eingangsterminal und das zweite Taktsignal reagiert.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1160796A2 (de) * 2000-05-31 2001-12-05 Casio Computer Co., Ltd. Schieberegister und elektronisches Gerät
EP1600929A2 (de) * 2004-05-27 2005-11-30 Alps Electric Co., Ltd. Flüssigkristallfarbanzeige
DE10337530B4 (de) * 2002-12-17 2009-01-29 Lg Display Co., Ltd. Bidirektionale Treiberschaltung für ein Flüssigkristalldisplay
DE10257875B4 (de) * 2001-12-12 2012-08-23 Lg Display Co., Ltd. Schieberegister mit eingebautem Pegelschieber
DE102004057518B4 (de) * 2004-03-31 2013-08-22 Lg Display Co., Ltd. Schieberegister und Treiberverfahren für dieses sowie LCD-Treibervorrichtung mit einem solchen
DE102014113187B4 (de) * 2013-12-30 2016-07-21 Shanghai Avic Opto Electronics Co. Ltd Gate-Treiber-Vorrichtung und Display-Vorrichtung
US9865220B2 (en) 2013-12-31 2018-01-09 Shanghai Tianma Micro-electronics Co., Ltd. Gate driving circuit and display device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0861208A (ja) * 1994-08-26 1996-03-08 Fuji Electric Co Ltd 水車，ポンプ水車の振動伝播低減装置
JP3809750B2 (ja) * 1999-12-02 2006-08-16 カシオ計算機株式会社 シフトレジスタ及び電子装置
JP4170354B2 (ja) * 2000-11-22 2008-10-22 株式会社 日立ディスプレイズ 表示装置
JP4761643B2 (ja) 2001-04-13 2011-08-31 東芝モバイルディスプレイ株式会社 シフトレジスタ、駆動回路、電極基板及び平面表示装置
JP4439761B2 (ja) 2001-05-11 2010-03-24 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
US6845140B2 (en) * 2002-06-15 2005-01-18 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
FR2848713B1 (fr) * 2002-12-17 2005-11-25 Lg Philips Lcd Co Ltd Circuit de commande d'un peripherique d'affichage a cristaux liquides
KR100910562B1 (ko) 2002-12-17 2009-08-03 삼성전자주식회사 표시 장치의 구동 장치
JP4339103B2 (ja) 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
KR100487439B1 (ko) * 2002-12-31 2005-05-03 엘지.필립스 엘시디 주식회사 평판표시장치의 양방향 구동 회로 및 구동 방법
JP4535696B2 (ja) * 2003-06-27 2010-09-01 三洋電機株式会社 表示装置
JP4522057B2 (ja) * 2003-06-30 2010-08-11 三洋電機株式会社 表示装置
GB2437440A (en) * 2003-11-27 2007-10-24 Samsung Electronics Co Ltd A pulse generator for a flip-flop, using a pull-down circuit with two series transistors
GB2437438B (en) * 2003-11-27 2008-05-07 Samsung Electronics Co Ltd Pulse-based flip-flop
JP4645047B2 (ja) * 2004-03-05 2011-03-09 カシオ計算機株式会社 シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置
JP2005251348A (ja) * 2004-03-08 2005-09-15 Casio Comput Co Ltd シフトレジスタ回路及びその駆動制御方法
KR101032945B1 (ko) 2004-03-12 2011-05-09 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
KR101010509B1 (ko) * 2004-05-31 2011-01-21 엘지디스플레이 주식회사 구동 회로가 내장된 액정 표시 패널
JP4591664B2 (ja) * 2004-07-07 2010-12-01 ソニー株式会社 液晶表示装置
KR101056375B1 (ko) * 2004-10-01 2011-08-11 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 게이트 구동 회로 및표시 패널
JP2006127630A (ja) * 2004-10-28 2006-05-18 Alps Electric Co Ltd シフトレジスタ及び液晶ドライバ
JP4993544B2 (ja) * 2005-03-30 2012-08-08 三菱電機株式会社 シフトレジスタ回路
KR101183431B1 (ko) * 2005-06-23 2012-09-14 엘지디스플레이 주식회사 게이트 드라이버
KR100714003B1 (ko) * 2005-08-22 2007-05-04 삼성에스디아이 주식회사 쉬프트 레지스터 회로
KR100729099B1 (ko) * 2005-09-20 2007-06-14 삼성에스디아이 주식회사 주사 구동회로와 이를 이용한 유기 전계발광 장치
KR100658269B1 (ko) * 2005-09-20 2006-12-14 삼성에스디아이 주식회사 주사 구동회로와 이를 이용한 유기 전계발광 장치
WO2007080813A1 (en) * 2006-01-07 2007-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device and electronic device having the same
KR100776511B1 (ko) 2006-04-18 2007-11-16 삼성에스디아이 주식회사 주사구동회로 및 이를 이용한 유기발광표시장치
KR100776510B1 (ko) * 2006-04-18 2007-11-16 삼성에스디아이 주식회사 주사구동회로 및 이를 이용한 유기발광표시장치
JP5079425B2 (ja) * 2006-08-31 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
EP1895545B1 (de) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Flüssigkristallanzeigevorrichtung
KR100796137B1 (ko) 2006-09-12 2008-01-21 삼성에스디아이 주식회사 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
TWI511116B (zh) * 2006-10-17 2015-12-01 Semiconductor Energy Lab 脈衝輸出電路、移位暫存器及顯示裝置
JP5525685B2 (ja) * 2006-10-17 2014-06-18 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP4968671B2 (ja) 2006-11-27 2012-07-04 Ｎｌｔテクノロジー株式会社 半導体回路、走査回路、及びそれを用いた表示装置
JP2008140489A (ja) * 2006-12-04 2008-06-19 Seiko Epson Corp シフトレジスタ、走査線駆動回路、データ線駆動回路、電気光学装置及び電子機器
JP2008140490A (ja) * 2006-12-04 2008-06-19 Seiko Epson Corp シフトレジスタ、走査線駆動回路、電気光学装置及び電子機器
CN101042937B (zh) * 2007-04-24 2010-10-13 友达光电股份有限公司 可降低偏压效应的移位寄存器、控制电路及液晶显示器
JP5472781B2 (ja) * 2008-10-08 2014-04-16 Ｎｌｔテクノロジー株式会社 シフトレジスタ及び表示装置並びにシフトレジスタの駆動方法
WO2010050262A1 (ja) * 2008-10-30 2010-05-06 シャープ株式会社 シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
WO2010097986A1 (ja) 2009-02-25 2010-09-02 シャープ株式会社 シフトレジスタおよび表示装置
US20120082287A1 (en) * 2009-05-20 2012-04-05 Sharp Kabushiki Kaisha Shift register
WO2010146743A1 (ja) 2009-06-15 2010-12-23 シャープ株式会社 シフトレジスタおよび表示装置
US8384461B2 (en) 2009-06-15 2013-02-26 Sharp Kabushiki Kaisha Shift register and display device
TWI508037B (zh) 2009-09-10 2015-11-11 Semiconductor Energy Lab 半導體裝置和顯示裝置
CN102024410B (zh) * 2009-09-16 2014-10-22 株式会社半导体能源研究所 半导体装置及电子设备
WO2011092924A1 (ja) 2010-01-29 2011-08-04 シャープ株式会社 シフトレジスタおよび表示装置
CN105553462B (zh) * 2010-03-02 2019-12-13 株式会社半导体能源研究所 脉冲信号输出电路和移位寄存器
DE112011100749B4 (de) * 2010-03-02 2015-06-11 Semiconductor Energy Laboratory Co., Ltd. Impulssignal-Ausgangsschaltung und Schieberegister
JP5191522B2 (ja) * 2010-10-29 2013-05-08 三菱電機株式会社 シフトレジスタ回路
JP2011203742A (ja) * 2011-05-10 2011-10-13 Panasonic Corp 有機エレクトロルミネッセント素子およびその製造方法
JP5393836B2 (ja) * 2012-05-10 2014-01-22 株式会社半導体エネルギー研究所 表示装置、半導体装置、表示モジュール及び電子機器
JP6239292B2 (ja) 2012-07-20 2017-11-29 株式会社半導体エネルギー研究所 半導体装置
JP5683048B2 (ja) * 2012-10-10 2015-03-11 株式会社半導体エネルギー研究所 表示装置、表示モジュール及び電子機器
CN103400558B (zh) * 2013-07-31 2015-09-09 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
JP5696187B2 (ja) * 2013-08-20 2015-04-08 株式会社半導体エネルギー研究所 半導体装置、表示装置、表示モジュール及び電子機器
JP5648113B2 (ja) * 2013-10-18 2015-01-07 株式会社半導体エネルギー研究所 半導体装置
JP5799150B2 (ja) * 2014-09-29 2015-10-21 株式会社半導体エネルギー研究所 半導体装置
KR102526614B1 (ko) * 2017-10-31 2023-04-27 엘지디스플레이 주식회사 게이트 드라이버와 이를 포함한 전계 발광 표시장치
CN108447448B (zh) * 2018-01-19 2020-10-30 昆山国显光电有限公司 一种扫描驱动电路、扫描驱动器及显示装置
KR20200013923A (ko) * 2018-07-31 2020-02-10 엘지디스플레이 주식회사 게이트 구동부 및 이를 이용한 전계발광 표시장치
CN112639953A (zh) * 2018-09-26 2021-04-09 深圳市柔宇科技股份有限公司 Goa电路、阵列基板及显示装置
JP2023093436A (ja) * 2021-12-22 2023-07-04 株式会社半導体エネルギー研究所 半導体装置、表示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5829200A (ja) * 1981-08-12 1983-02-21 Semiconductor Res Found 走査回路
FR2524714B1 (fr) * 1982-04-01 1986-05-02 Suwa Seikosha Kk Transistor a couche mince
US5222082A (en) * 1991-02-28 1993-06-22 Thomson Consumer Electronics, S.A. Shift register useful as a select line scanner for liquid crystal display
DE4307177C2 (de) * 1993-03-08 1996-02-08 Lueder Ernst Schaltungsanordnung als Teil eines Schieberegisters zur Ansteuerung von ketten- oder matrixförmig angeordneten Schaltelementen
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
US5510805A (en) * 1994-08-08 1996-04-23 Prime View International Co. Scanning circuit
US5434899A (en) * 1994-08-12 1995-07-18 Thomson Consumer Electronics, S.A. Phase clocked shift register with cross connecting between stages
US5648790A (en) * 1994-11-29 1997-07-15 Prime View International Co. Display scanning circuit
US5701136A (en) * 1995-03-06 1997-12-23 Thomson Consumer Electronics S.A. Liquid crystal display driver with threshold voltage drift compensation
US5517542A (en) * 1995-03-06 1996-05-14 Thomson Consumer Electronics, S.A. Shift register with a transistor operating in a low duty cycle
FR2743662B1 (fr) * 1996-01-11 1998-02-13 Thomson Lcd Perfectionnement aux registres a decalage utilisant des transistors mis de meme polarite
US5949398A (en) * 1996-04-12 1999-09-07 Thomson Multimedia S.A. Select line driver for a display matrix with toggling backplane
KR100235589B1 (ko) * 1997-01-08 1999-12-15 구본준 박막트랜지스터 액정표시장치의 구동방법
JPH1186586A (ja) * 1997-09-03 1999-03-30 Furontetsuku:Kk シフトレジスタ装置および表示装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE40673E1 (en) 2000-05-31 2009-03-24 Casio Computer Co., Ltd. Shift register and electronic apparatus
EP1160796A3 (de) * 2000-05-31 2004-05-19 Casio Computer Co., Ltd. Schieberegister und elektronisches Gerät
EP1160796A2 (de) * 2000-05-31 2001-12-05 Casio Computer Co., Ltd. Schieberegister und elektronisches Gerät
EP1684310A1 (de) * 2000-05-31 2006-07-26 Casio Computer Co., Ltd. Schieberegister und elektronisches Gerät
DE10257875B4 (de) * 2001-12-12 2012-08-23 Lg Display Co., Ltd. Schieberegister mit eingebautem Pegelschieber
DE10257875B9 (de) * 2001-12-12 2012-12-20 Lg Display Co., Ltd. Schieberegister mit eingebautem Pegelschieber
DE10337530B4 (de) * 2002-12-17 2009-01-29 Lg Display Co., Ltd. Bidirektionale Treiberschaltung für ein Flüssigkristalldisplay
DE102004057518B4 (de) * 2004-03-31 2013-08-22 Lg Display Co., Ltd. Schieberegister und Treiberverfahren für dieses sowie LCD-Treibervorrichtung mit einem solchen
EP1600929A2 (de) * 2004-05-27 2005-11-30 Alps Electric Co., Ltd. Flüssigkristallfarbanzeige
DE102014113187B4 (de) * 2013-12-30 2016-07-21 Shanghai Avic Opto Electronics Co. Ltd Gate-Treiber-Vorrichtung und Display-Vorrichtung
US9449576B2 (en) 2013-12-30 2016-09-20 Shanghai Avic Opto Electronics Co., Ltd. Gate drive apparatus and display apparatus
DE102014019791B4 (de) 2013-12-30 2024-03-21 Shanghai Tianma Micro-electronics Co., Ltd. Gate-Treiber-Vorrichtung und Display-Vorrichtung
DE102014019792B4 (de) 2013-12-30 2024-03-21 Shanghai Tianma Micro-electronics Co., Ltd. Gate-Treiber-Vorrichtung und Display-Vorrichtung
US9865220B2 (en) 2013-12-31 2018-01-09 Shanghai Tianma Micro-electronics Co., Ltd. Gate driving circuit and display device
DE102014119137B4 (de) * 2013-12-31 2018-11-15 Shanghai Tianma Micro-electronics Co., Ltd. Gate-Treiberschaltung und Anzeigevorrichtung

Also Published As

Publication number Publication date
JP4181710B2 (ja) 2008-11-19
FR2787913A1 (fr) 2000-06-30
FR2787913B1 (fr) 2004-08-27
GB9924976D0 (en) 1999-12-22
JP2000155550A (ja) 2000-06-06
GB2343068A (en) 2000-04-26
DE19950860B4 (de) 2009-08-27
GB2343068B (en) 2000-12-13

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