DE102014019792B4

DE102014019792B4 - Gate-Treiber-Vorrichtung und Display-Vorrichtung

Info

Publication number: DE102014019792B4
Application number: DE102014019792.1A
Authority: DE
Inventors: Huijun Jin; ZhiQiang Xia
Original assignee: Tianma Microelectronics Co Ltd; Shanghai Tianma Microelectronics Co Ltd
Current assignee: Tianma Microelectronics Co Ltd; Shanghai Tianma Microelectronics Co Ltd
Priority date: 2013-12-30
Filing date: 2014-09-12
Publication date: 2024-03-21
Anticipated expiration: 2034-09-13
Also published as: DE102014019791B4; CN103927960A; US9449576B2; US20160351110A1; US9805640B2; US20160351111A1; US9754528B2; US20150187323A1; CN103927960B; DE102014113187B4; DE102014113187A1

Abstract

Gate-Treiber-Vorrichtung, die N Schieberegistereinheiten umfasst, wobei:ein Vorwärtswahlsignalanschluss (GN-1) einer p-ten Schieberegistereinheit einen Signalausgang über eine (p-2)-te Schieberegistereinheit empfängt, wobei p=3,4,...,N, und ein Rückwärtswahlsignalanschluss (GN+1) einer r-ten Schieberegistereinheit einen Signalausgang über eine (r+2)-te Schieberegistereinheit empfängt, wobei r=1,2,...,N-2; ein Vorwärtswahlsignalanschluss (GN-1) einer ersten Schieberegistereinheit (ASG1) ein erstes Initial-Triggersignal (STV1) empfängt und ein Vorwärtswahlsignalanschluss (GN-1) einer zweiten Schieberegistereinheit (ASG2) ein zweites Initial-Triggersignal (STV2) empfängt; und wenn N eine gerade Zahl ist, empfängt der Rückwärtswahlsignalanschluss (GN+1) einer (N-1)-ten Schieberegistereinheit (ASGN-1) das erste Initial-Triggersignal (STV1), und der Rückwärtswahlsignalanschluss (GN+1) einer N-ten Schieberegistereinheit (ASGN) empfängt das zweite Initial-Triggersignal (STV2); und wenn N eine ungerade Zahl ist, empfängt der Rückwärtswahlsignalanschluss (GN+1) der N-ten Schieberegistereinheit (ASGN) das erste Initial-Triggersignal (STV1), und der Rückwärtswahlsignalanschluss (GN+1) der (N-1)-ten Schieberegistereinheit (ASGN-1) empfängt das zweite Initial-Triggersignal (STV2);wobei ein Reset-Signalanschluss (RSTIN) jeder Schieberegistereinheit ein Reset-Signal (RST) empfängt, das nach Beendigung des Abtastens eines vorangehenden Frames und vor dem Start des Abtastens eines aktuellen Frames auf einem hohen Pegel ist und beim Abtasten des aktuellen Frames auf einem tiefen Pegel ist; und ein Initial-Trigger-Signalanschluss jeder Schieberegistereinheit das erste Initial-Triggersignal (STV1) oder das zweite Initial-Triggersignal (STV2) empfängt; und wobei wenn das Reset-Signal (RST) auf einem hohen Pegel ist, das erste Initial-Triggersignal (STV1) und das zweite Initial-Triggersignal (STV2) auf dem tiefen Pegel sind, wenn das erste Initial-Triggersignal (STV1) auf einem hohen Pegel ist, das Reset-Signal (RST) auf einem tiefen Pegel ist und wenn das zweite Initial-Triggersignal (STV2) auf einem hohen Pegel ist, das Reset-Signal (RST) auf einem tiefen Pegel ist; undwobei die Schieberegistereinheiten jeweils dazu konfiguriert sind, ein Gate eines Transistors einer Treiber-Gate-Leitung darin durch ein Hochpegelsignal, das über einen Vorwärts/Rückwärts-Abtastsignalanschluss (FWIN, BWIN) empfangen wird, zu laden, bis der Transistor stabil eingeschaltet ist, wenn der Vorwärts/Rückwärts-Wahlsignalanschluss (GN-1, GN+1) ein Hochpegelsignal empfängt und der Vorwärts/Rückwärts-Abtastsignalanschluss (FWIN, BWIN) das Hochpegelsignal empfängt; das über den Taktblock-Signalanschluss (CLKBIN) empfangene Signal abzugeben, nachdem der Transistor stabil eingeschaltet ist; das Gate des Transistors der Treiber-Gate-Leitung darin durch ein Tiefpegelsignal, das über den RückwärtsNorwärts-Abtastsignalanschluss (BWIN, FWIN) empfangen wird, zu entladen, bis der Transistor stabil ausgeschaltet ist, wenn der RückwärtsNorwärts-Wahlsignalanschluss (GN+1, GN-1) ein Hochpegelsignal empfängt und der RückwärtsNorwärts-Abtastsignalanschluss (BWIN, FWIN) das Tiefpegelsignal empfängt; und das Potential am Gate des Transistors der Treiber-Gate-Leitung darin durch das über den Initial-Trigger-Signalanschluss empfangene Signal herabzusetzen und das über den Initial-Trigger-Signalanschluss empfangene Signal abzugeben, wenn der Reset-Signalanschluss (RSTIN) auf einem hohen Pegel ist.

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft das Gebiet der Display-Technologien, und insbesondere eine Gate-Treiber-Vorrichtung und eine Display-Vorrichtung.
Hintergrund der Erfindung
Ein Flüssigkristall-Display (LCD) oder eine Organische Leuchtdiode (OLED) hat die Vorteile einer geringen Strahlung, eines kleinen Volumens, eines geringen Energieverbrauchs usw. und hat im Laufe der Zeit das Display herkömmlicher Kathodenstrahlröhren (CRT) in einigen Anwendungen ersetzt. LCD- oder OLED-Geräte haben umfangreiche Anwendung auf Notebook-Computer, Personal Digital Assistances (PDAs), Flach-TV-Geräte, Mobiltelefone und andere informationstechnische Produkte erfahren. Eine Praxis eines herkömmlichen Flüssigkristall-Displays besteht darin, einen Chip auf einem Panel durch einen externen Treiber-Chip anzusteuern, um ein Bild anzuzeigen, doch im Sinne einer Reduzierung der Anzahl von Elementen und einer Senkung der Herstellungskosten hat sich die Struktur des Treibers in den letzten Jahren allmählich so entwickelt, dass dieser direkt auf dem Display-Panel produziert wird, beispielsweise unter Verwendung der Technologie des Gate-On-Arrays, bei der ein Gate-Treiber in einem Flüssigkristall-Panel integriert ist.
Zehn (10) Signalleitungen sind erforderlich, um eine derzeit gebräuchliche Gate-Treiber-Vorrichtung anzusteuern, in der eine Mehrzahl von Schieberegistereinheiten angeschlossen sind. 1 illustriert eine Gate-Treiber-Vorrichtung mit einer geraden Anzahl N von Schieberegistereinheiten, wobei N durch 4 unteilbar ist. In der Gate-Treiber-Vorrichtung empfängt ein Vorwärtswahlsignalanschluss GN-1 jeder Schieberegistereinheit, abgesehen von den ersten zwei Schieberegistereinheiten, den Signalausgang durch die zweite Schieberegistereinheit vor der Schieberegistereinheit; und ein Rückwärtswahlsignalanschluss GN+1 jeder Schieberegistereinheit, abgesehen von den letzten zwei Schieberegistereinheiten, empfängt den Signalausgang durch die zweite Schieberegistereinheit nach der Schieberegistereinheit. Ein Vorwärtswahlsignalanschluss GN-1 der ersten Schieberegistereinheit in der Gate-Treiber-Vorrichtung empfängt ein erstes Initial-Triggersignal STV1, und ein Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit in der Gate-Treiber-Vorrichtung empfängt ein zweites Initial-Triggersignal STV2; und wenn eine gerade Zahl an Schieberegistereinheiten in der Gate-Treiber-Vorrichtung vorhanden ist, empfängt ein Rückwärtswahlsignalanschluss GN+1 der letzten Schieberegistereinheit in der Gate-Treiber-Vorrichtung das zweite Initial-Triggersignal STV2, und ein Rückwärtswahlsignalanschluss GN+1 der zweitletzten Schieberegistereinheit in der Gate-Treiber-Vorrichtung empfängt das erste Initial-Triggersignal STV1; oder wenn eine ungerade Zahl an Schieberegistereinheiten in der Gate-Treiber-Vorrichtung vorhanden ist, empfängt der Rückwärtswahlsignalanschluss GN+1 der letzten Schieberegistereinheit in der Gate-Treiber-Vorrichtung das erste Initial-Triggersignal STV1, und der Rückwärtswahlsignalanschluss GN+1 der zweitletzten Schieberegistereinheit in der Gate-Treiber-Vorrichtung empfängt das zweite Initial-Triggersignal STV2. Ein Vorwärts-Abtastsignal-FW-Anschluss jeder Schieberegistereinheit in der Gate-Treiber-Vorrichtung empfängt ein Vorwärts-Abtastsignal FW, und ein Rückwärts-Abtastsignal-BW-Anschluss jeder Schieberegistereinheit empfängt ein Rückwärts-Abtastsignal BW; und wenn das Vorwärts-Abtastsignal FW auf einem hohen Pegel ist, ist das Rückwärts-Abtastsignal BW auf einem tiefen Pegel, und die Gate-Treiber-Vorrichtung scannt eine Abtastleitung vorwärts, und wenn das Vorwärts-Abtastsignal FW auf einem tiefen Pegel ist, ist das Rückwärts-Abtastsignal BW auf dem hohen Pegel, und die Gate-Treiber-Vorrichtung scannt die Abtastleitung rückwärts. Ein Reset-Signal-RST-Anschluss jeder Schieberegistereinheit in der Gate-Treiber-Vorrichtung empfängt ein Reset-Signal RST, und ein Tiefpegelsignal-VGL-Anschluss jeder Schieberegistereinheit empfängt ein Tiefpegelsignal.
In der in 1 dargestellten Gate-Treiber-Vorrichtung empfängt ein Taktblocksignal CLKB jeder Schieberegistereinheit ein mod((N-1)/4)-tes Taktsignal, und ein Taktsignal CLK jeder Schieberegistereinheit empfängt beispielsweise ein mod((mod((N-1)/4)+2)/4)-tes Taktsignal für die erste Schieberegistereinheit, N=1, und dann empfängt das Taktblocksignal CLKB der Schieberegistereinheit ein nulltes Taktsignal CLK0, und das Taktsignal CLK der Schieberegistereinheit empfängt ein zweites Taktsignal CLK2; für die zweite Schieberegistereinheit gilt N=2, und dann empfängt das Taktblocksignal CLKB der Schieberegistereinheit ein erstes Taktsignal CLK1, und das Taktsignal CLK der Schieberegistereinheit empfängt ein drittes Taktsignal CLK3; für die dritte Schieberegistereinheit gilt N=3, und dann empfängt das Taktblocksignal CLKB der Schieberegistereinheit das zweite Taktsignal CLK2, und das Taktsignal CLK der Schieberegistereinheit empfängt das nullte Taktsignal CLK0; und für die vierte Schieberegistereinheit gilt N=4, und dann empfängt das Taktblocksignal CLKB der Schieberegistereinheit das dritte Taktsignal CLK3, und das Taktsignal CLK der Schieberegistereinheit empfängt das erste Taktsignal CLK1, wobei wenn das nullte Taktsignal auf einem hohen Pegel ist, ist das zweite Taktsignal auf einem tiefen Pegel, und wenn das zweite Taktsignal auf einem hohen Pegel ist, ist das nullte Taktsignal auf einem tiefen Pegel; und wenn das erste Taktsignal auf einem hohen Pegel ist, ist das dritte Taktsignal auf einem tiefen Pegel, und wenn das dritte Taktsignal auf einem hohen Pegel ist, ist das erste Taktsignal auf einem tiefen Pegel; und das Reset-Signal RST kann die entsprechenden Schieberegistereinheiten in der Gate-Treiber-Vorrichtung so steuern, dass sie zur Abgabe von Tiefpegelsignalen zurückgesetzt werden.
Da die 10 Signalleitungen einschließlich des Vorwärts-Abtastsignals FW, des Rückwärts-Abtastsignals BW, des ersten Initial-Triggersignals STV1, des zweiten Initial-Triggersignals STV2, des nullten Taktsignals CLK0, des ersten Taktsignals CLK1, des zweiten Taktsignals CLK2, des dritten Taktsignals CLK3, des Tiefpegelsignals VGL und des Reset-Signals RST erforderlich sind, um die derzeit gebräuchliche Gate-Treiber-Vorrichtung anzusteuern, beanspruchen diese eine Breite von annähernd 0,3 mm in einem Display-Panel; dies kann in breiteren Rändern des die Gate-Treiber-Vorrichtung benutzenden Display-Panels und folglich in einer größeren Menge an verbrauchtem Rohmaterial für die Herstellung einer Display-Vorrichtung einschließlich der Gate-Treiber-Vorrichtung resultieren, wodurch die Display-Vorrichtung relativ teuer wird.
Ein Schieberegister zur Ansteuerung der Signal- und Gateleitungen einer Anzeigevorrichtung ist in US 6 690 347 B2 offenbart. In DE 103 28 387 A1 ist eine bidirektionale Treiberschaltung für ein Flachdisplay, mit einer Vielzahl von Blöcken, die jeweils Schieberegister mit einem Steuerteil umfassen offenbart. DE 103 28 387 A1 offenbart außerdem ein Verfahren zur Ansteuerung der bidirektionalen Treiberschaltung.
Eine Schaltung eines Schieberegisters mit mehreren Stufen als Gatetreiber zur Ansteuerung von Gateleitungen in einem Anzeigebereich in einem Vorwärtsbetrieb und in einem Rückwärtsbetrieb ist in der DE 601 21 257 T2 beschrieben.
US 2012/0146969 A1 offenbart eine Schieberegisterschaltung eines Gatetreibers eines Matrix Flüssigkristallbildschirms mittels eines vierphasigen Taktsignals.
Gegenstand der DE 199 50 860 A1 ist ein Schieberegister zum Ansteuern einer Pixelreihe in einem Flüssigkristallbildschirm vom Aktivmatrix-Typ mit einer Vielzahl von Stufen.
US 2012/0294411 A1 offenbart ein Schieberegister mit Filmtransistoren für Aktivmatrix-Flüssigkristallbildschirme oder für OLED-Bildschirme und eine Treiberschaltung mit mehreren Stufen des Schieberegisters.
Zusammenfassung der Erfindung
Ausführungsbeispiele der Erfindung schaffen eine Gate-Treiber-Vorrichtung und eine Display-Vorrichtung, um das Problem zu lösen, dass zehn Signalleitungen erforderlich sind, um eine bestehende Gate-Treiber-Vorrichtung zu steuern, was breitere Frame-Rahmen einer die Gate-Treiber-Vorrichtung nutzenden Display-Vorrichtung und folglich einen höheren Verbrauch an Rohmaterialen in der Herstellung einer Display-Vorrichtung einschließlich der Gate-Treiber-Vorrichtung zur Folge haben kann, wodurch die Display-Vorrichtung relativ teuer wird.
In Anbetracht des oben dargestellten Problems schafft ein Ausführungsbeispiel der Erfindung eine Gate-Treiber-Vorrichtung mit N Schieberegistereinheiten;
ein Vorwärtswahlsignalanschluss der p-ten Schieberegistereinheit empfängt einen Signalausgang durch die (p-2)-te Schieberegistereinheit, wobei p=3,4,...,N, und ein Rückwärtswahlsignalanschluss der r-ten Schieberegistereinheit empfängt einen Signalausgang durch die (r+2)-te Schieberegistereinheit, wobei r=1,2,...,N-2; ein Vorwärtswahlsignalanschluss der ersten Schieberegistereinheit empfängt ein erstes Initial-Triggersignal, und ein Vorwärtswahlsignalanschluss der zweiten Schieberegistereinheit empfängt ein zweites Initial-Triggersignal; und wenn N eine gerade Zahl ist, empfängt ein Rückwärtswahlsignalanschluss der zweitletzten Schieberegistereinheit das erste Initial-Triggersignal, und ein Rückwärtswahlsignalanschluss der letzten Schieberegistereinheit empfängt das zweite Initial-Triggersignal; und wenn N eine ungerade Zahl ist, empfängt der Rückwärtswahlsignalanschluss der letzten Schieberegistereinheit das erste Initial-Triggersignal, und der Rückwärtswahlsignalanschluss der zweitletzten Schieberegistereinheit empfängt das zweite Initial-Triggersignal; ein Tiefpegelsignalanschluss jeder Schieberegistereinheit empfängt ein Tiefpegelsignal; und ein Reset-Signalanschluss jeder Schieberegistereinheit empfängt ein Reset-Signal, das nach dem Ende des Abtastens eines vorangehenden Frames und vor dem Start des Abtastens eines aktuellen Frames auf einem hohen Pegel ist und beim Abtasten des aktuellen Frames auf einem tiefen Pegel ist;
ein Taktblock-Signalanschluss der k-ten Schieberegistereinheit empfängt ein mod((k-1)/4)-tes Taktsignal, wobei k=1,2,...,N; ein von einem Vorwärts-Abtastsignalanschluss jeder Schieberegistereinheit, abgesehen von den ersten zwei Schieberegistereinheiten, empfangenes Signal ist gleich dem Signal, das vom Taktblock-Signalanschluss der der Schieberegistereinheit vorangehenden Schieberegistereinheit empfangen wird, ein Vorwärts-Abtastsignalanschluss der ersten Schieberegistereinheit empfängt ein zweites Taktsignal, und ein Vorwärts-Abtastsignalanschluss der zweiten Schieberegistereinheit empfängt ein drittes Taktsignal; wenn das nullte Taktsignal auf einem hohen Pegel ist, ist das zweite Taktsignal auf einem tiefen Pegel, und wenn das zweite Taktsignal auf einem hohen Pegel ist, ist das nullte Taktsignal auf einem tiefen Pegel; wenn das erste Taktsignal auf einem hohen Pegel ist, ist das dritte Taktsignal auf einem tiefen Pegel, und wenn das dritte Taktsignal auf einem hohen Pegel ist, ist das erste Taktsignal auf einem tiefen Pegel; und eine Periode, in der das n-te Taktsignal auf einem hohen Pegel ist, überlappt sich mit einer Periode, in der das (n+1)-te Taktsignal auf einem hohen Pegel ist, um eine Zeitdauer nicht unter einer ersten festgelegten Zeitdauer, wobei n=0,1,2,3, und wenn n+1 >3, ist das (n+1)-te Taktsignal ein mod((n+1)/4)-tes Taktsignal; und
beim Vorwärts-Abtasten überlappt sich eine Periode, in der das erste Initial-Triggersignal auf einem hohen Pegel ist, mit der Periode, in der das zweite Taktsignal auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der ersten Schieberegistereinheit auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des zweiten Taktsignals, und eine Periode, in der das zweite Initial-Triggersignal auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das dritte Taktsignal auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, um ein Gate eines Transistors einer Treiber-Gate-Leitung in der zweiten Schieberegistereinheit auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des dritten Taktsignals.
Ein Ausführungsbeispiel der Erfindung schafft eine Gate-Treiber-Vorrichtung mit N Schieberegistereinheiten;
ein Vorwärtswahlsignalanschluss der p-ten Schieberegistereinheit empfängt einen Signalausgang durch die (p-2)-te Schieberegistereinheit, wobei p=3,4,...,N, und ein Rückwärtswahlsignalanschluss der r-ten Schieberegistereinheit empfängt einen Signalausgang durch die (r+2)-te Schieberegistereinheit, wobei r=1,2,...,N-2; ein Vorwärtswahlsignalanschluss der ersten Schieberegistereinheit empfängt ein erstes Initial-Triggersignal, und ein Vorwärtswahlsignalanschluss der zweiten Schieberegistereinheit empfängt ein zweites Initial-Triggersignal; und wenn N eine gerade Zahl ist, empfängt der Rückwärtswahlsignalanschluss der (N-1)-ten Schieberegistereinheit das erste Initial-Triggersignal, und der Rückwärtswahlsignalanschluss der N-ten Schieberegistereinheit empfängt das zweite Initial-Triggersignal; und wenn N eine ungerade Zahl ist, empfängt der Rückwärtswahlsignalanschluss der N-ten Schieberegistereinheit das erste Initial-Triggersignal, und der Rückwärtswahlsignalanschluss der (N-1)-ten Schieberegistereinheit empfängt das zweite Initial-Triggersignal; ein Tiefpegelsignalanschluss jeder Schieberegistereinheit empfängt ein Tiefpegelsignal; und ein Reset-Signalanschluss jeder Schieberegistereinheit empfängt ein Reset-Signal, das nach dem Ende des Abtastens eines vorangehenden Frames und vor dem Start des Abtastens eines aktuellen Frames auf einem hohen Pegel ist, und beim Abtasten des aktuellen Frames auf einem tiefen Pegel ist;
ein Taktblock-Signalanschluss der k-ten Schieberegistereinheit empfängt ein mod((k-1)/4)-tes Taktsignal, wobei k=1,2,...,N; das vom Rückwärts-Abtastsignalanschluss jeder Schieberegistereinheit, abgesehen von den letzten zwei Schieberegistereinheiten, empfangene Signal ist gleich dem vom Taktblock-Signalanschluss der folgenden Schieberegistereinheit nach der Schieberegistereinheit empfangenen Signal; ein Rückwärts-Abtastsignalanschluss der zweitletzten Schieberegistereinheit empfängt ein mod((mod((N-2)/4)+2)/4)-tes Taktsignal, und ein Rückwärts-Abtastsignalanschluss der letzten Schieberegistereinheit empfängt ein mod((mod((N-1)/4)+2)/4)-tes Taktsignal; wenn das nullte Taktsignal auf einem hohen Pegel ist, ist das zweite Taktsignal auf einem tiefen Pegel, und wenn das zweite Taktsignal auf einem hohen Pegel ist, ist das nullte Taktsignal auf einem tiefen Pegel; wenn das erste Taktsignal auf einem hohen Pegel ist, ist das dritte Taktsignal auf einem tiefen Pegel, und wenn das dritte Taktsignal auf einem hohen Pegel ist, ist das erste Taktsignal auf einem tiefen Pegel; und eine Periode, in der sich das n-te Taktsignal auf einem hohen Pegel befindet, überlappt sich mit einer Periode, in der das (n+1)-te Taktsignal auf einem hohen Pegel ist, um eine Zeitdauer nicht unter einer zweiten festgelegten Zeitdauer, wobei n=0,1 ,2,3, und wenn n+1>3, ist das (n+1)-te Taktsignal ein mod((n+1)/4)-tes Taktsignal; und
wenn in einer Rückwärts-Abtastung N eine ungerade Zahl ist, überlappt sich eine Periode, in der das erste Initial-Triggersignal auf einem hohen Pegel ist, mit der Periode, in der das mod((mod((N-1)/4)+2)/4)-te Taktsignal auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der N-ten Schieberegistereinheit auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-1)/4)+2)/4)-ten Taktsignals, und eine Periode, in der das zweite Initial-Triggersignal auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das mod((mod((N-2)/4)+2)/4)-te Taktsignal auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-2)/4)+2)/4)-ten Taktsignals; und wenn N eine gerade Zahl ist, überlappt sich die Periode, in der das erste Initial-Triggersignal auf einem hohen Pegel ist, mit der Periode, in der das mod((mod((N-2)/4)+2)/4)-te Taktsignal auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, das Gate des Transistors der Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-2)/4)+2)/4)-ten Taktsignals; und die Periode, in der das zweite Initial-Triggersignal auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das mod((mod((N-1)/4)+2)/4)-te Taktsignal auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, das Gate des Transistors der Treiber-Gate-Leitung in der N-ten Schieberegistereinheit auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-1)/4)+2)/4)-ten Taktsignals.
Ein Ausführungsbeispiel der Erfindung schafft eine Gate-Treiber-Vorrichtung mit N Schieberegistereinheiten;
ein Vorwärtswahlsignalanschluss der p-ten Schieberegistereinheit empfängt einen Signalausgang durch die (p-2)-te Schieberegistereinheit, wobei p=3,4,...,N, und ein Rückwärtswahlsignalanschluss der r-ten Schieberegistereinheit empfängt einen Signalausgang durch die (r+2)-te Schieberegistereinheit, wobei r=1,2,...,N-2; ein Vorwärtswahlsignalanschluss der ersten Schieberegistereinheit empfängt ein erstes Initial-Triggersignal, und ein Vorwärtswahlsignalanschluss der zweiten Schieberegistereinheit empfängt ein zweites Initial-Triggersignal; und wenn N eine gerade Zahl ist, empfängt ein Rückwärtswahlsignalanschluss der (N-1)-ten Schieberegistereinheit das erste Initial-Triggersignal, und ein Rückwärtswahlsignalanschluss der N-ten Schieberegistereinheit empfängt das zweite Initial-Triggersignal; und wenn N eine ungerade Zahl ist, empfängt der Rückwärtswahlsignalanschluss der N-ten Schieberegistereinheit das erste Initial-Triggersignal, und der Rückwärtswahlsignalanschluss der (N-1)-ten Schieberegistereinheit empfängt das zweite Initial-Triggersignal; und ein Taktblock-Signalanschluss der k-ten Schieberegistereinheit empfängt ein mod((k-1)/4)-tes Taktsignal, wobei k=1,2,...,N;
ein Reset-Signalanschluss jeder Schieberegistereinheit empfängt ein Reset-Signal, das sich nach Beendigung des Abtastens eines vorangehenden Frames und vor dem Start des Abtastens eines aktuellen Frames auf einem hohen Pegel und beim Abtasten des aktuellen Frames auf einem tiefen Pegel befindet; und ein Initial-Trigger-Signalanschluss jeder Schieberegistereinheit in der Gate-Treiber-Vorrichtung empfängt das erste Initial-Triggersignal oder das zweite Initial-Triggersignal; und wenn das Reset-Signal auf einem hohen Pegel ist, sind das erste Initial-Triggersignal und das zweite Initial-Triggersignal auf dem tiefen Pegel, wenn das erste Initial-Triggersignal auf einem hohen Pegel ist, ist das Reset-Signal auf einem tiefen Pegel, und wenn das zweite Initial-Triggersignal auf einem hohen Pegel ist, ist das Reset-Signal auf einem tiefen Pegel; und
die entsprechenden Schieberegistereinheiten sind jeweils dazu konfiguriert, ein Gate eines Transistors einer Treiber-Gate-Leitung darin mit einem Hochpegelsignal zu laden, das von einem Vorwärts/Rückwärts-Abtastsignalanschluss empfangen wird, bis der Transistor stabil eingeschaltet ist, wenn der Vorwärts/Rückwärts-Wahlsignalanschluss ein Hochpegelsignal empfängt und der Vorwärts/Rückwärts-Abtastsignalanschluss das Hochpegelsignal empfängt; um das vom Taktblock-Signalanschluss empfangene Signal auszugeben, nachdem der Transistor stabil eingeschaltet ist; um das Gate des Transistors der Treiber-Gate-Leitung darin durch ein vom RückwärtsNorwärts-Abtastsignalanschluss empfangenes Tiefpegelsignal zu entladen, bis der Transistor stabil ausgeschaltet ist, wenn der RückwärtsNorwärts-Wahlsignalanschluss ein Hochpegelsignal und der RückwärtsNorwärts-Abtastsignalanschluss das Tiefpegelsignal empfängt; und um das Potential am Gate des Transistors der Treiber-Gate-Leitung darin durch das vom Initial-Trigger-Signalanschluss empfangene Signal herabzusetzen und das vom Initial-Trigger-Signalanschluss empfangene Signal abzugeben, wenn der Reset-Signalanschluss auf einem hohen Pegel ist.
Ein Ausführungsbeispiel der Erfindung schafft eine Display-Vorrichtung mit einer Gate-Treiber-Vorrichtung gemäß einem der Ausführungsbeispiele der Erfindung.
Die vorteilhaften Wirkungen der Ausführungsbeispiele der Erfindung umfassen:
Da bei der Gate-Treiber-Vorrichtung und der Display-Vorrichtung gemäß den Ausführungsbeispielen der Erfindung jedes Schieberegister ein Taktsignal als Vorwärts-Abtastsignal verwenden kann, kann eine Vorwärts-Abtastsignalverbindung von den die Gate-Treiber-Vorrichtung steuernden Signalverbindungen weggelassen werden, oder da jedes Schieberegister ein Taktsignal als Rückwärts-Abtastsignal verwenden kann, kann eine Rückwärts-Abtastsignalverbindung unter den die Gate-Treiber-Vorrichtung steuernden Signalverbindungen weggelassen werden, oder da jedes Schieberegister ein Reset-Signal und ein Initial-Triggersignal als Tiefpegelsignal verwenden kann, kann eine Tiefpegelsignalverbindung unter den die Gate-Treiber-Vorrichtung steuernden Signalverbindungen weggelassen werden, wodurch die Anzahl der Signalleitungen reduziert wird, welche die Gate-Treiber-Vorrichtung ansteuern, wodurch sich die Menge an verbrauchtem Rohmaterial für die Herstellung eines Display-Panels mit der Gate-Treiber-Vorrichtung gemäß dem Ausführungsbeispiel der Erfindung verringert und die Kosten der Display-Vorrichtung mit der Gate-Treiber-Vorrichtung gemäß dem Ausführungsbeispiel der Erfindung gesenkt werden.
Kurze Beschreibung der Zeichnungen

1 ist ein schematisches Strukturdiagramm einer Gate-Treiber-Vorrichtung nach dem Stand der Technik;
2a ist ein Zeitdiagramm der in 1 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten;
2b ist ein Zeitdiagramm der in 1 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten;
3 ist ein erstes schematisches Strukturdiagramm einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
4 ist ein erstes schematisches Strukturdiagramm einer Schieberegistereinheit in einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
5 ist ein erster Schaltplan einer Schieberegistereinheit in einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
6a ist ein Zeitdiagramm der in 3 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten;
6b ist ein Zeitdiagramm der in 3 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten;
7 ist ein zweites schematisches Strukturdiagramm einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
8a ist ein Zeitdiagramm der in 7 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten;
8b ist ein Zeitdiagramm der in 7 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten;
9 ist ein drittes schematisches Strukturdiagramm einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
10a ist ein Zeitdiagramm der in 9 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten;
10b ist ein Zeitdiagramm der in 9 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten;
11 ist ein zweites schematisches Strukturdiagramm einer Schieberegistereinheit in einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
12 ist ein zweiter Schaltplan einer Schieberegistereinheit in einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
13 ist ein viertes schematisches Strukturdiagramm einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
14a ist ein Zeitdiagramm der in 13 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten;
14b ist ein Zeitdiagramm der in 13 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten;
15 ist ein fünftes schematisches Strukturdiagramm einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
16a ist ein Zeitdiagramm der in 13 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten;
16b ist ein Zeitdiagramm der in 13 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten;
17 ist ein sechstes schematisches Strukturdiagramm einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
18 ist ein drittes schematisches Strukturdiagramm einer Schieberegistereinheit in einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
19 ist ein dritter Schaltplan einer Schieberegistereinheit in einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
20a ist ein Zeitdiagramm der in 17 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten;
20b ist ein Zeitdiagramm der in 17 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten;
21 ist ein siebentes schematisches Strukturdiagramm einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
22a ist ein Zeitdiagramm der in 21 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten;
22b ist ein Zeitdiagramm der in 21 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten;
23 ist ein achtes schematisches Strukturdiagramm einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
24a ist ein Zeitdiagramm der in 23 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten;
24b ist ein Zeitdiagramm der in 23 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten;
25 ist ein neuntes schematisches Strukturdiagramm einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
26a ist ein Zeitdiagramm der in 25 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten;
26b ist ein Zeitdiagramm der in 25 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten;
27 ist ein zehntes schematisches Strukturdiagramm einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
28a ist ein Zeitdiagramm der in 27 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten;
28b ist ein Zeitdiagramm der in 27 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten;
29 ist ein viertes schematisches Strukturdiagramm einer Schieberegistereinheit in einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
30 ist ein vierter Schaltplan einer Schieberegistereinheit in einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

Detaillierte Beschreibung der Ausführungsbeispiele
Wenn eine Gate-Treiber-Vorrichtung von zehn Signalleitungen angesteuert wird, ist ein Zeitdiagramm derselben im Vorwärts-Abtasten wie in 2a dargestellt, und ein Zeitdiagramm derselben im Rückwärts-Abtasten ist wie in 2b dargestellt, wobei die über die zehn Signalleitungen übertragenen Signale ein Vorwärts-Abtastsignal FW, ein Rückwärts-Abtastsignal BW, ein erstes Initial-Triggersignal STV1, ein zweites Initial-Triggersignal STV2, ein nulltes Taktsignal CLK0, ein erstes Taktsignal CLK1, ein zweites Taktsignal CLK2, ein drittes Taktsignal CLK3, ein Tiefpegelsignal VGL und ein Reset-Signal RST umfassen, und eine Periode, in der das nullte Taktsignal auf einem hohen Pegel ist, kann sich mit einer Periode, in der das erste Taktsignal auf einem hohen Pegel ist, überlappen oder nicht; und eine Periode, in der das zweite Taktsignal auf einem hohen Pegel ist, kann sich mit einer Periode, in der das dritte Taktsignal auf einem hohen Pegel, überlappen oder nicht.
In 2a stellt P1 ein Signal an einem Gate eines Transistors einer Treiber-Gate-Leitung in einer ersten Schieberegistereinheit in der in 1 dargestellten Gate-Treiber-Vorrichtung dar, und GOUT1 stellt den Signalausgang durch die erste Schieberegistereinheit dar; P2 stellt ein Signal an einem Gate eines Transistors einer Treiber-Gate-Leitung in einer zweiten Schieberegistereinheit in der in 1 dargestellten Gate-Treiber-Vorrichtung dar, und GOUT2 stellt den Signalausgang durch die zweite Schieberegistereinheit dar; P3 stellt ein Signal an einem Gate eines Transistors einer Treiber-Gate-Leitung in einer dritten Schieberegistereinheit in der in 1 dargestellten Gate-Treiber-Vorrichtung dar, und GOUT3 stellt den Signalausgang durch die dritte Schieberegistereinheit dar; und P4 stellt ein Signal an einem Gate eines Transistors einer Treiber-Gate-Leitung in einer vierten Schieberegistereinheit in der in 1 dargestellten Gate-Treiber-Vorrichtung dar, und GOUT4 stellt den Signalausgang durch die vierte Schieberegistereinheit dar. Wie in 2a dargestellt, lädt jede der Schieberegistereinheiten das Gate des Transistors der Treiber-Gate-Leitung in der Schieberegistereinheit durch ein Hochpegelsignal, das von einem Vorwärts-Abtastsignalanschluss FW empfangen wird, bis der Transistor stabil eingeschaltet ist, wenn ein Vorwärtswahlsignalanschluss GN-1 ein Hochpegelsignal empfängt und das über einen Taktblocksignal-CLKB-Anschluss empfangene Signal CLKB abgibt, nachdem der Transistor stabil eingeschaltet ist; entlädt das Gate des Transistors der Treiber-Gate-Leitung in der Schieberegistereinheit durch ein Tiefpegelsignal, das über einen Rückwärts-Abtastsignalanschluss BW empfangen wird, bis der Transistor stabil ausgeschaltet ist, wenn ein Rückwärtswahlsignalanschluss GN+1 ein Hochpegelsignal empfängt; und setzt das Potential am Gate des Transistors der Treiber-Gate-Leitung in der Schieberegistereinheit durch ein über einen Tiefpegelsignal-VGL-Anschluss empfangenes Signal herab und gibt das über einen Tiefpegelsignal-VGL-Anschluss empfangene Signal VGL ab, wenn ein Reset-Signal RST auf einem hohen Pegel ist. 2a stellt ein operatives Zeitdiagramm nur der ersten vier Schieberegistereinheiten in der Gate-Treiber-Vorrichtung dar, die von den zehn Signalleitungen angesteuert wird.
In 2b stellt PN ein Signal an einem Gate eines Transistors einer Treiber-Gate-Leitung in einer letzten Schieberegistereinheit in der in 1 dargestellten Gate-Treiber-Vorrichtung dar, und GOUTN stellt den Signalausgang durch die letzte Schieberegistereinheit dar; PN-1 stellt ein Signal an einem Gate eines Transistors einer Treiber-Gate-Leitung in einer zweitletzten Schieberegistereinheit in der in 1 dargestellten Gate-Treiber-Vorrichtung dar, und GOUTN-1 stellt den Signalausgang durch die zweitletzte Schieberegistereinheit dar; PN-2 stellt ein Signal an einem Gate eines Transistors einer Treiber-Gate-Leitung in einer drittletzten Schieberegistereinheit in der in 1 dargestellten Gate-Treiber-Vorrichtung dar, und GOUTN-2 stellt den Signalausgang durch die drittletzte Schieberegistereinheit dar; und PN-3 stellt ein Signal an einem Gate eines Transistors einer Treiber-Gate-Leitung in einer viertletzten Schieberegistereinheit in der in 1 dargestellten Gate-Treiber-Vorrichtung dar, und GOUTN-3 stellt den Signalausgang durch die viertletzte Schieberegistereinheit dar. Wie in 2b dargestellt, lädt jede der Schieberegistereinheiten das Gate des Transistors der Treiber-Gate-Leitung in der Schieberegistereinheit über ein von einem Rückwärts-Abtastsignalanschluss BW empfangenes Hochpegelsignal, bis der Transistor stabil eingeschaltet ist, wenn ein Rückwärtswahlsignalanschluss GN+1 ein Hochpegelsignal empfängt und das über einen Taktblocksignal-CLKB-Anschluss empfangene Signal abgibt, nachdem der Transistor stabil eingeschaltet ist; entlädt das Gate des Transistors der Treiber-Gate-Leitung in der Schieberegistereinheit über ein von einem Vorwärts-Abtastsignalanschluss FW empfangenes Tiefpegelsignal, bis der Transistor stabil ausgeschaltet ist, wenn ein Vorwärtswahlsignalanschluss GN-1 ein Hochpegelsignal empfängt; und setzt das Potential am Gate des Transistors der Treiber-Gate-Leitung in der Schieberegistereinheit über ein von einem Tiefpegelsignal-VGL-Anschluss empfangenes Signal herab und gibt das von einem Tiefpegelsignal-VGL-Anschluss empfangene Signal VGL ab, wenn ein Reset-Signal RST auf einem hohen Pegel ist. In 2b ist ein operatives Zeitdiagramm nur der letzten vier Schieberegistereinheiten in der Gate-Treiber-Vorrichtung dargestellt, die von den zehn Signalleitungen angesteuert wird.
Da bei einer Gate-Treiber-Vorrichtung und einer Display-Vorrichtung gemäß Ausführungsbeispielen der Erfindung jede der Schieberegistereinheiten darin ein Taktsignal als Vorwärts-Abtastsignal verwenden kann, kann eine Vorwärts-Abtastsignalleitung unter den Signalleitungen, welche die Gate-Treiber-Vorrichtung steuern, weggelassen werden, oder da jede der Schieberegistereinheiten ein Taktsignal als Rückwärts-Abtastsignal verwenden kann, kann eine Rückwärts-Abtastsignalleitung unter den Signalleitungen, welche die Gate-Treiber-Vorrichtung ansteuern, weggelassen werden, oder da jede der Schieberegistereinheiten ein Reset-Signal und ein Initial-Triggersignal als Tiefpegelsignale verwenden kann, kann eine Tiefpegelsignalleitung unter den Signalleitungen, welche die Gate-Treiber-Vorrichtung ansteuern, weggelassen werden, wodurch die Anzahl der Signalleitungen, welche die Gate-Treiber-Vorrichtung ansteuern, gemäß dem Ausführungsbeispiel der Erfindung verringert wird und damit die Menge der verbrauchten Rohmaterialien bei der Herstellung eines Display-Panels mit der Gate-Treiber-Vorrichtung gemäß dem Ausführungsbeispiel der Erfindung verringert und die Kosten der Display-Vorrichtung mit der Gate-Treiber-Vorrichtung gemäß dem Ausführungsbeispiel der Erfindung gesenkt werden.
Spezifische Ausführungsbeispiele einer Gate-Treiber-Vorrichtung und einer Display-Vorrichtung gemäß Ausführungsbeispielen der Erfindung werden nachstehend unter Bezugnahme auf die Zeichnungen beschrieben. Eine Verbindungsstruktur und eine operative Zeitgebung der Gate-Treiber-Vorrichtung gemäß den Ausführungsbeispielen der Erfindung werden nachstehend beispielhaft beschrieben, wobei Schieberegistereinheiten in der Gate-Treiber-Vorrichtung gemäß den Ausführungsbeispielen der Erfindung amorphe Silizium-Halbleiter-Schieberegistereinheiten sind, die auch unter der Bezeichnung Alpha Silica Gates (ASGs) bekannt sind. Natürlich können die Schieberegistereinheiten in der Gate-Treiber-Vorrichtung gemäß den Ausführungsbeispielen der Erfindung alternativ auch Oxid-Halbleiter-Schieberegistereinheiten, Niedertemperatur-Polysilizium-Schieberegister- Einheiten usw. sein, mit den gleichen Verbindungsstrukturen und Operationszeiten wie die Verbindungsstruktur und Operationszeit bezüglich der Schieberegistereinheiten, bei denen es sich wie in der Gate-Treiber-Vorrichtung gemäß den Ausführungsbeispielen der Erfindung um Alpha Silica Gates handelt, weshalb eine wiederholte Beschreibung hier entfallen kann.
Ein Ausführungsbeispiel der Erfindung schafft eine Gate-Treiber-Vorrichtung gemäß Darstellung in 3 mit N Schieberegistereinheiten, wobei gilt:
Ein Vorwärtswahlsignalanschluss GN-1 der p-ten Schieberegistereinheit ASGp empfängt einen Signal-GOUTp-2-Ausgang durch die (p-2)-te Schieberegistereinheit ASGp-2, wobei p=3,4,...,N, und ein Rückwärtswahlsignalanschluss GN+1 der r-ten Schieberegistereinheit empfängt ASGr einen Signal-GOUTr+2-Ausgang durch die (r+2)-te Schieberegistereinheit ASGr+2, wobei r=1,2,...,N-2; ein Vorwärtswahlsignalanschluss GN-1 der ersten Schieberegistereinheit ASG1 empfängt ein erstes Initial-Triggersignal STV1, und ein Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 empfängt ein zweites Initial-Triggersignal STV2; und wenn N eine gerade Zahl ist, dann empfängt ein Rückwärtswahlsignalanschluss GN+1 der zweitletzten Schieberegistereinheit ASGN-1 das erste Initial-Triggersignal STV1, und ein Rückwärtswahlsignalanschluss GN+1 der letzten Schieberegistereinheit ASGN empfängt das zweite Initial-Triggersignal STV2; und wenn N eine ungerade Zahl ist, dann empfängt der Rückwärtswahlsignalanschluss GN+1 der letzten Schieberegistereinheit ASGN das erste Initial-Triggersignal STV1, und der Rückwärtswahlsignalanschluss GN+1 der zweitletzten Schieberegistereinheit ASGN-1 empfängt das zweite Initial-Triggersignal STV2; ein Tiefpegelsignalanschluss VGLIN jeder Schieberegistereinheit empfängt ein Tiefpegelsignal VGL; und ein Reset-Signalanschluss RSTIN jeder Schieberegistereinheit empfängt ein Reset-Signal RST, das nach Beendigung des Abtastens eines vorangehenden Frames und vor dem Start des Abtastens eines aktuellen Frames auf einem hohen Pegel ist und beim Abtasten des aktuellen Frames auf einem tiefen Pegel ist;
Ein Taktblock-Signalanschluss CLKBIN der k-ten Schieberegistereinheit ASGk empfängt ein mod((k-1)/4)-tes Taktsignal CLK mod((k-1)/4), wobei k=1,2,...,N, beispielsweise empfängt der Taktblock-Signalanschluss CLKBIN der ersten Schieberegistereinheit ASG1 das nullte Taktsignal CLK0; ein von einem Vorwärts-Abtastsignalanschluss FWIN jeder Schieberegistereinheit, abgesehen von den ersten zwei Schieberegistereinheiten, d. h. der ersten Schieberegistereinheit ASG1 und der zweiten Schieberegistereinheit ASG2, empfangenes Signal entspricht dem vom Taktblock-Signalanschluss CLKBIN der vorangehenden Schieberegistereinheit vor der Schieberegistereinheit empfangenen Signal, das heißt, der Vorwärts-Abtastsignalanschluss FWIN der I-ten Schieberegistereinheit ASG1 empfängt ein mod((I-2)/4)-tes Taktsignal CLK mod((I-2)/4), wobei I=3,4,...,N, ein Vorwärts-Abtastsignalanschluss FWIN der ersten Schieberegistereinheit ASG1 empfängt ein zweites Taktsignal CLK2, und ein Vorwärts-Abtastsignalanschluss FWIN der zweiten Schieberegistereinheit ASG2 empfängt ein drittes Taktsignal CLK3; wenn das nullte Taktsignal CLK0 auf einem hohen Pegel ist, ist das zweite Taktsignal CLK2 auf einem tiefen Pegel, und wenn das zweite Taktsignal CLK2 auf einem hohen Pegel ist, ist das nullte Taktsignal CLK0 auf einem tiefen Pegel; wenn das erste Taktsignal CLK1 auf einem hohen Pegel ist, ist das dritte Taktsignal CLK3 auf einem tiefen Pegel, und wenn das dritte Taktsignal CLK3 auf einem hohen Pegel ist, ist das erste Taktsignal CLK1 auf einem tiefen Pegel; und eine Periode, in der das n-te Taktsignal CLKn auf einem hohen Pegel ist, überlappt sich mit einer Periode, in der das (n+1)-te Taktsignal CLKn+1 auf einem hohen Pegel ist, um eine Zeitdauer nicht unter einer ersten festgelegten Zeitdauer, wobei n=0,1,2,3, und wenn n+1>3, ist das (n+1)-te Taktsignal CLKn+1 ein mod((n+1)/4)-tes Taktsignal CLK mod((n+1)/4); und
Beim Vorwärts-Abtasten überlappt sich eine Periode, in der das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist, mit der Periode, in der das zweite Taktsignal CLK2 auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der ersten Schieberegistereinheit ASG1 auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des zweiten Taktsignals CLK2, und eine Periode, in der das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das dritte Taktsignal CLK3 auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der zweiten Schieberegistereinheit ASG2 auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des dritten Taktsignals CLK3.
Die entsprechenden Schieberegistereinheiten in der in 3 dargestellten Gate-Treiber-Vorrichtung können wie eine in 4 dargestellte Schieberegistereinheit strukturiert sein, oder können natürlich als Schieberegistereinheit in einer anderen Struktur ausgeführt sein, und die Schieberegistereinheiten in der Gate-Treiber-Vorrichtung sind in ihrer Struktur nicht eingeschränkt, solange die Abtastung (Scanning) mit dem in 3 dargestellten Verbindungsplan durchführbar ist. Die in 4 dargestellte Schieberegistereinheit umfasst ein erstes Treibermodul 41, ein erstes Ausgangsmodul 42 und ein erste Resetmodul 43, wobei gilt:
Ein erster Anschluss des ersten Treibermoduls 41 ist der Vorwärts-Abtastsignalanschluss FWIN der Schieberegistereinheit, ein zweiter Anschluss des ersten Treibermoduls 41 ist der Vorwärtswahlsignalanschluss GN-1 der Schieberegistereinheit, ein dritter Anschluss des ersten Treibermoduls 41 ist der Rückwärts-Abtastsignalanschluss BWIN der Schieberegistereinheit, ein vierter Anschluss des ersten Treibermoduls 41 ist der Rückwärtswahlsignalanschluss GN+1 der Schieberegistereinheit, und ein fünfter Anschluss des ersten Treibermoduls 41 ist mit einem zweiten Anschluss des ersten Ausgangsmoduls 42 verbunden; ein erster Anschluss des ersten Ausgangsmoduls 42 ist der Taktblock-Signalanschluss CLKBIN der Schieberegistereinheit, und ein dritter Anschluss des ersten Ausgangsmoduls 42 ist der Ausgangsanschluss GOUT der Schieberegistereinheit; und ein erster Anschluss des ersten Resetmoduls 43 ist mit dem zweiten Anschluss des ersten Ausgangsmoduls 42 verbunden, ein zweiter Anschluss des ersten Resetmoduls 43 ist der Reset-Signalanschluss RSTIN der Schieberegistereinheit, ein dritter Anschluss des ersten Resetmoduls 43 ist der Tiefpegelsignalanschluss VGLIN der Schieberegistereinheit, und ein vierter Anschluss des ersten Resetmoduls 43 ist der dritte Anschluss des ersten Ausgangsmoduls 42;
Das erste Treibermodul 41 ist dazu konfiguriert, das über den Vorwärts-Abtastsignalanschluss FWIN empfangene Signal durch seinen fünften Anschluss abzugeben, wenn der Vorwärtswahlsignalanschluss GN-1 ein Hochpegelsignal empfängt; und das über den Rückwärts-Abtastsignalanschluss BWIN empfangene Signal durch seinen fünften Anschluss abzugeben, wenn der Rückwärtswahlsignalanschluss GN+1 ein Hochpegelsignal empfängt;
Das erste Resetmodul 43 ist dazu konfiguriert, das über den Tiefpegelsignalanschluss VGLIN empfangene Signal durch seinen ersten Anschluss bzw. seinen vierten Anschluss abzugeben, wenn der Reset-Signalanschluss RSTIN ein Hochpegelsignal empfängt; und
Der erste Ausgangsanschluss 42 ist dazu konfiguriert, nach Empfang eines Hochpegelsignals durch seinen zweiten Anschluss das Hochpegelsignal zu speichern und das über den Taktblock-Signalanschluss CLKBIN empfangene Signal durch den Ausgangsanschluss GOUT der Schieberegistereinheit abzugeben; und nach Empfang eines Tiefpegelsignals durch seinen zweiten Anschluss das Tiefpegelsignal zu speichern, ohne das über den Taktblock-Signalanschluss CLKBIN empfangene Signal durch den Ausgangsanschluss GOUT der Schieberegistereinheit abzugeben.
Ein Knoten, wo das erste Treibermodul 41, das erste Ausgangsmodul 42 und das erste Resetmodul 43 in 4 verbunden sind, ist ein Pull-up-Knoten P.
Überdies kann das erste Treibermodul 41 in 4 gemäß Darstellung in 5 strukturiert sein, wobei das erste Treibermodul 41 einen ersten Transistor T1 und einen zweiten Transistor T2 umfasst; ein erster Pol des ersten Transistors T1 ist der erste Anschluss des ersten Treibermoduls 41, ein Gate des ersten Transistors T1 ist der zweite Anschluss des ersten Treibermoduls 41, und ein zweiter Pol des ersten Transistors T1 ist der fünfte Anschluss des ersten Treibermoduls 41; ein erster Pol des zweiten Transistors T2 ist der fünfte Anschluss des ersten Treibermoduls 41, ein Gate des zweiten Transistors T2 ist der vierte Anschluss des ersten Treibermoduls 41, und ein zweiter Pol des zweiten Transistors T2 ist der dritte Anschluss des ersten Treibermoduls 41; der erste Transistor T1 ist dazu konfiguriert, eingeschaltet zu werden, um das über die Vorwärts-Abtastsignalanschluss FWIN empfangene Signal auf den fünften Anschluss des ersten Treibermoduls 41 zu übertragen, wenn der Vorwärtswahlsignalanschluss GN-1 das Hochpegelsignal empfängt; und ausgeschaltet zu werden, ohne das über den Vorwärts-Abtastsignalanschluss FWIN empfangene Signal weiter auf den fünften Anschluss des ersten Treibermoduls 41 zu übertragen, wenn der Vorwärtswahlsignalanschluss GN-1 ein Tiefpegelsignal empfängt; und der zweite Transistor T2 ist dazu konfiguriert, eingeschaltet zu werden, um das über den Rückwärts-Abtastsignalanschluss BWIN empfangene Signal auf den fünften Anschluss des ersten Treibermoduls 41 zu übertragen, wenn der Rückwärtswahlsignalanschluss GN+1 das Hochpegelsignal empfängt; und ausgeschaltet zu werden, ohne das über den Rückwärts-Abtastsignalanschluss BWIN empfangene Signal weiter auf den fünften Anschluss des ersten Treibermoduls 41 zu übertragen, wenn der Rückwärtswahlsignalanschluss GN+1 ein Tiefpegelsignal empfängt.
Zudem kann das erste Resetmodul 43 in 4 gemäß Darstellung in 5 strukturiert sein, wobei das erste Resetmodul 43 einen dritten Transistor T3 und einen vierten Transistor T4 umfasst; ein erster Pol des dritten Transistors T3 ist der erste Anschluss des ersten Resetmoduls 43, ein Gate des dritten Transistors T3 ist der zweite Anschluss des ersten Resetmoduls 43, und ein zweiter Pol des dritten Transistors T3 ist der dritte Anschluss des ersten Resetmoduls 43; ein erster Pol des vierten Transistors T4 ist der dritte Anschluss des ersten Resetmoduls 43, das Gate des vierten Transistors T4 ist der zweite Anschluss des ersten Resetmoduls 43, und ein zweiter Pol des vierten Transistors T4 ist der vierte Anschluss des ersten Resetmoduls 43; der dritte Transistor T3 ist dazu konfiguriert, eingeschaltet zu werden, um das über den Tiefpegelsignalanschluss VGLIN empfangene Signal zum ersten Anschluss des ersten Resetmoduls 43 zu übertragen, wenn der Reset-Signalanschluss RSTIN auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN auf einem tiefen Pegel ist; und der vierte Transistor T4 ist dazu konfiguriert, eingeschaltet zu werden, um das über den Tiefpegelsignalanschluss VGLIN empfangene Signal auf den vierten Anschluss des ersten Resetmoduls 43 zu übertragen, wenn der Reset-Signalanschluss RSTIN auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN auf einem tiefen Pegel ist.
Zudem kann das erste Ausgangsmodul 42 in 4 gemäß Darstellung in 5 strukturiert sein, wobei das erste Ausgangsmodul 42 einen fünften Transistor T5 und einen ersten Kondensator C1 umfasst; ein erster Pol des fünften Transistors T5 ist der erste Anschluss des ersten Ausgangsmoduls 42, ein Gate des fünften Transistors T5 ist mit einem Anschluss des ersten Kondensators C1 verbunden, das Gate des fünften Transistors T5 ist der zweite Anschluss des ersten Ausgangsmoduls 42, ein zweiter Pol des fünften Transistors T5 ist der dritte Anschluss des ersten Ausgangsmoduls 42, und der andere Anschluss des ersten Kondensators C1 ist mit dem zweiten Pol des fünften Transistors T5 verbunden; der fünfte Transistor T5 ist dazu konfiguriert, eingeschaltet zu werden, um das über den Taktblock-Signalanschluss CLKBIN empfangene Signal auf den Ausgangsanschluss GOUT der Schieberegistereinheit zu übertragen, wenn dessen Gate auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn dessen Gate auf einem hohen Pegel ist; und der erste Kondensator C1 ist dazu konfiguriert, das Signal am Gate des fünften Transistors T5 zu speichern.
Die Funktionsbedingungen der in 3 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten und Rückwärts-Abtasten werden nachstehend exemplarisch beschrieben, wobei die entsprechenden Schieberegistereinheiten in der in 3 dargestellten Gate-Treiber-Vorrichtung je wie die Schieberegistereinheit gemäß Darstellung in 5 strukturiert sind. Ein operatives Zeitdiagramm der in 3 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten ist so wie in 6a dargestellt, und ein operatives Zeitdiagramm der in 3 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten ist so wie in 6b dargestellt, wobei 6a ein operatives Zeitdiagramm nur der ersten vier Schieberegistereinheiten in den Gate-Schieberegistereinheiten in der Gate-Treiber-Vorrichtung darstellt, und 6b stellt ein operatives Zeitdiagramm nur der letzten vier Schieberegistereinheiten in den Gate-Schieberegistereinheiten in der Gate-Treiber-Vorrichtung dar. Von N Schieberegistereinheiten wird in der in 3 dargestellten Gate-Treiber-Vorrichtung ausgegangen, und ein Funktionsprinzip der Gate-Treiber-Vorrichtung wird nachstehend exemplarisch beschrieben, wobei N ein ganzzahliges Vielfaches von 4 ist. Ein Funktionsprinzip der Gate-Treiber-Vorrichtung, wobei N eine Ganzzahl ist, die kein ganzzahliges Vielfaches von 4 ist, ist gleich dem Funktionsprinzip der Gate-Treiber-Vorrichtung mit N als ganzzahligem Vielfachen von 4, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann.
In 6a ist in einer ersten Periode der ersten Schieberegistereinheit ASG1 das erste Initial-Triggersignal STV1, das über den Vorwärtswahlsignalanschluss GN-1 derselben empfangen wird, auf einem hohen Pegel, und der erste Transistor T1 in der ersten Schieberegistereinheit ASG1 ist eingeschaltet, und inzwischen ist das zweite Taktsignal CLK2, das über den Vorwärts-Abtastsignalanschluss FWIN derselben empfangen wird, auf einem hohen Pegel, so dass der erste Kondensator C1 in der ersten Schieberegistereinheit ASG1 anfängt geladen zu werden, und wenn der erste Kondensator C1 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der ersten Schieberegistereinheit ASG1, also der der fünfte Transistor T5, eingeschaltet werden kann, wird der fünfte Transistor T5 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der ersten Schieberegistereinheit ASG1 empfangene Signal, also das nullte Taktsignal CLK0, wird vom Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 über den fünften Transistor T5 abgegeben, und in der ersten Periode der ersten Schieberegistereinheit ASG1 ist das nullte Taktsignal CLK0 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 ein Tiefpegelsignal abgibt; und wenn das nullte Taktsignal CLK0 vom Tiefpegel auf den Hochpegel wechselt, geht die erste Schieberegistereinheit ASG1 von der ersten Periode auf eine zweite Periode über. In der zweiten Periode der ersten Schieberegistereinheit ASG1 ist das erste Initial-Triggersignal STV1 auf einem tiefen Pegel, so dass der erste Transistor T1 in der ersten Schieberegistereinheit ASG1 ausgeschaltet wird, doch da der erste Kondensator C1 das Spannungssignal am Pull-up-Knoten P1 in der ersten Schieberegistereinheit ASG1 speichert, ist der fünfte Transistor T5 in der ersten Schieberegistereinheit ASG1 noch immer eingeschaltet, und da das nullte Taktsignal CLK0 in dieser Periode auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 ein Hochpegelsignal aus, und ein Bootstrap-Effekt des ersten Kondensators C1 sorgt für eine zusätzliche Verstärkung des Potentials am Pull-up-Knoten P1 der ersten Schieberegistereinheit ASG1; und wenn das nullte Taktsignal CLK0 von Hochpegel auf Tiefpegel wechselt, geht die erste Schieberegistereinheit ASG1 von der zweiten Periode auf eine dritte Periode über. In der dritten Periode der ersten Schieberegistereinheit ASG1 ist das erste Initial-Triggersignal STV1 auf einem tiefen Pegel, so dass der erste Transistor T1 in der ersten Schieberegistereinheit ASG1 ausgeschaltet wird, doch infolge der Speicherfunktion des ersten Kondensators C1 in der ersten Schieberegistereinheit ASG1 ist der fünfte Transistor T5 in der ersten Schieberegistereinheit ASG1 noch immer eingeschaltet, und da das nullte Taktsignal CLK0 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 ein Tiefpegelsignal ab; wenn der Rückwärtswahlsignalanschluss GN+1 der ersten Schieberegistereinheit ASG1 ein Hochpegelsignal empfängt und der Rückwärts-Abtastsignalanschluss BWIN derselben ein Tiefpegelsignal empfängt, also wenn der Ausgangsanschluss GOUT3 der dritten Schieberegistereinheit ASG3 ein Hochpegelsignal abgibt (wenn das zweite Taktsignal CLK2 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUT3 der dritten Schieberegistereinheit ASG3 ein Hochpegelsignal ab) und das Rückwärts-Abtastsignal BW auf einem tiefen Pegel ist (das Rückwärts-Abtastsignal BW ist in 6a immer auf einem tiefen Pegel), wird der erste Kondensator C1 in der ersten Schieberegistereinheit ASG1 entladen, und wenn er entladen wird, bis die Spannung am Gate des fünften Transistors T5 in der ersten Schieberegistereinheit ASG1 unter der Spannung liegt, bei der der fünfte Transistor T5 eingeschaltet werden kann, wird der fünfte Transistor T5 in der ersten Schieberegistereinheit ASG1 ausgeschaltet, und die dritte Periode der ersten Schieberegistereinheit ASG1 endet, wobei die erste Periode, die zweite Periode und die dritte Periode der ersten Schieberegistereinheit ASG1 Perioden sind, in denen die mit der ersten Schieberegistereinheit ASG1 verbundene Gate-Leitung aktiviert ist.
Da der erste Kondensator C1 in der ersten Schieberegistereinheit ASG1 geladen wird, wenn das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist und das zweite Taktsignal CLK2 auf einem hohen Pegel ist, um zu gewährleisten, dass der fünfte Transistor T5 in der ersten Schieberegistereinheit ASG1 stabil eingeschaltet werden kann, überlappt sich die Periode, in der das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist, mit der Periode, in der das zweite Taktsignal CLK2 auf einem hohen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, um den ersten Kondensator C1 in der ersten Schieberegistereinheit ASG1 auf die Spannung zu laden, bei welcher der fünfte Transistor T5 in der ersten Schieberegistereinheit ASG1 stabil eingeschaltet werden kann.
In 6a ist in einer ersten Periode der zweiten Schieberegistereinheit ASG2 das zweite Initial-Triggersignal STV2, das über den Vorwärtswahlsignalanschluss GN-1 derselben empfangen wird, auf einem hohen Pegel, und der erste Transistor T1 in der zweiten Schieberegistereinheit ASG2 ist eingeschaltet, und inzwischen ist das dritte Taktsignal CLK3, das über den Vorwärts-Abtastsignalanschluss FWIN derselben empfangen wird, auf einem hohen Pegel, so dass der erste Kondensator C1 in der zweiten Schieberegistereinheit ASG2 anfängt geladen zu werden, und wenn der erste Kondensator C1 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der zweiten Schieberegistereinheit ASG2, also der fünfte Transistor T5, eingeschaltet werden kann, wird der fünfte Transistor T5 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der zweiten Schieberegistereinheit ASG2 empfangene Signal, also das erste Taktsignal CLK1, wird vom Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 über den fünften Transistor T5 abgegeben, und in der ersten Periode der zweiten Schieberegistereinheit ASG2 ist das erste Taktsignal CLK1 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 ein Tiefpegelsignal abgibt; und wenn das erste Taktsignal CLK1 vom Tiefpegel auf den Hochpegel wechselt, geht die zweite Schieberegistereinheit ASG2 von der ersten Periode auf eine zweite Periode über. In der zweiten Periode der zweiten Schieberegistereinheit ASG2 ist das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel, und der erste Transistor T1 in der zweiten Schieberegistereinheit ASG2 ist ausgeschaltet, doch da der erste Kondensator C1 das Spannungssignal am Pull-up-Knoten P2 in der zweiten Schieberegistereinheit ASG2 speichert, ist der fünfte Transistor T5 in der zweiten Schieberegistereinheit ASG2 noch immer eingeschaltet, und da das erste Taktsignal CLK1 in dieser Periode auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 ein Hochpegelsignal ab, und ein Bootstrap-Effekt des ersten Kondensators C1 sorgt für eine weitere Verstärkung des Potentials am Pull-up-Knoten P2 der zweiten Schieberegistereinheit ASG2; und wenn das erste Taktsignal CLK1 von Hochpegel auf Tiefpegel wechselt, geht die zweite Schieberegistereinheit ASG2 von der zweiten Periode auf eine dritte Periode über. In der dritten Periode der zweiten Schieberegistereinheit ASG2 ist das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel, so dass der erste Transistor T1 in der zweiten Schieberegistereinheit ASG2 ausgeschaltet wird, doch infolge der Speicherfunktion des ersten Kondensators C1 in der zweiten Schieberegistereinheit ASG2 ist der fünfte Transistor T5 in der zweiten Schieberegistereinheit ASG2 noch immer eingeschaltet, und da das erste Taktsignal CLK1 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 ein Tiefpegelsignal ab, wenn der Rückwärtswahlsignalanschluss GN+1 der zweiten Schieberegistereinheit ASG2 ein Hochpegelsignal empfängt und der Rückwärts-Abtastsignalanschluss BWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUT4 der vierten Schieberegistereinheit ASG4 gibt ein Hochpegelsignal ab (wenn das dritte Taktsignal CLK3 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUT4 der vierten Schieberegistereinheit ASG4 ein Hochpegelsignal ab), und das Rückwärts-Abtastsignal BW ist auf einem tiefen Pegel (das Rückwärts-Abtastsignal BW ist in 6a immer auf einem tiefen Pegel), der erste Kondensator C1 in der zweiten Schieberegistereinheit ASG2 wird entladen, und wenn er entladen wird, bis die Spannung am Gate des fünften Transistors T5 in der zweiten Schieberegistereinheit ASG2 unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann, wird der fünfte Transistor T5 in der zweiten Schieberegistereinheit ASG2 ausgeschaltet, und die dritte Periode der zweiten Schieberegistereinheit ASG2 endet, wobei die erste Periode, die zweite Periode und die dritte Periode der zweiten Schieberegistereinheit ASG2 Perioden sind, in denen die mit der zweiten Schieberegistereinheit ASG2 verbundene Gate-Leitung aktiviert ist.
Da der erste Kondensator C1 in der zweiten Schieberegistereinheit ASG2 geladen wird, wenn das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist und das dritte Taktsignal CLK3 auf einem hohen Pegel ist, um zu gewährleisten, dass der fünfte Transistor T5 in der zweiten Schieberegistereinheit ASG2 stabil eingeschaltet werden kann, überlappt sich Periode, in der das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist, mit der Periode, in der das dritte Taktsignal CLK3 auf einem hohen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, um den ersten Kondensator C1 in der zweiten Schieberegistereinheit ASG2 auf die Spannung zu laden, bei der der fünfte Transistor T5 in der zweiten Schieberegistereinheit ASG2 stabil eingeschaltet werden kann.
In 6a ist in einer ersten Periode der q-ten (q=3,4,...,N) Schieberegistereinheit ASGq der Ausgangsanschluss GOUTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2, der über den Vorwärtswahlsignalanschluss GN-1 derselben empfangen wird, auf einem hohen Pegel (wenn das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GoutTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2 ein Hochpegelsignal ab), und der erste Transistor T1 in der q-ten Schieberegistereinheit ASGq ist eingeschaltet, und inzwischen ist das mod((q-2)/4)-te Taktsignal CLK mod((q-2)/4), das über den Vorwärts-Abtastsignalanschluss FWIN derselben empfangen wird, auf einem hohen Pegel, so dass der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq anfängt geladen zu werden, und wenn der erste Kondensator C1 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der q-ten Schieberegistereinheit ASGq, also der fünfte Transistor T5, eingeschaltet werden kann, wird der fünfte Transistor T5 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der q-ten Schieberegistereinheit ASGq empfangene Signal, also das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4), wird vom Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq über den fünften Transistor T5 abgegeben, und in der ersten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal abgibt; und in der ersten Periode der q-ten Schieberegistereinheit ASGq kann der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq nur dann geladen werden, wenn das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist und das mod((q-2)/4)-te Taktsignal CLK mod((q-2)/4) auf einem hohen Pegel ist; um also zu gewährleisten, dass der fünfte Transistor T5 in der q-ten Schieberegistereinheit ASGq stabil eingeschaltet werden kann, muss sich die Periode, in der das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist, mit der Periode, in der das mod((q-3)/4)-te Taktsignal CLK mod((q-2)/4) auf einem hohen Pegel ist, um eine Zeitdauer nicht unter der ersten festgelegten Zeitdauer überlappen, wobei die erste festgelegte Zeitdauer jene Zeitdauer ist, die erforderlich ist, um den ersten Kondensator C1 in der q-ten Schieberegistereinheit ASGq auf die Spannung zu laden, bei der der fünfte Transistor T5 derselben stabil eingeschaltet werden kann; und wobei eine Periode, in der der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq geladen werden kann, eine in 6a durch einen Punktkreis markierte Zeitdauer ist; und nachdem das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) von Hochpegel auf Tiefpegel gewechselt hat, wird der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq nicht weiter geladen, sondern kann nur die Speicherfunktion ausüben, auch wenn das mod((q-2)/4)-te Taktsignal CLK mod((q-2)/4) auf einem hohen Pegel ist, und nachdem das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) vom Tiefpegel auf den Hochpegel gewechselt ist, endet die erste Periode der q-ten Schieberegistereinheit ASGq, und die q-te Schieberegistereinheit ASGq geht in eine zweite Periode über. In der zweiten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem tiefen Pegel, und der erste Transistor T1 in der q-ten Schieberegistereinheit ASGq wird ausgeschaltet, und unabhängig davon, ob das mod((q-2)/4)-te Taktsignal CLK mod((q-2)/4) auf einem hohen Pegel oder einem tiefen Pegel ist, kann das Signal am Pull-up-Knoten Pq in der q-ten Schieberegistereinheit ASGq nur ein solches am ersten Kondensator C1 in der q-ten Schieberegistereinheit ASGq gespeichertes Signal sein, das den fünften Transistor T5 in der q-ten Schieberegistereinheit ASGq eingeschaltet haben kann, und da das mod((q-1])/4)-te Taktsignal CLK mod((q-1)/4) in dieser Periode auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Hochpegelsignal ab, und ein Bootstrap-Effekt des ersten Kondensators C1 sorgt dafür, dass das Potential am Pull-up-Knoten Pq der q-ten Schieberegistereinheit ASGq zusätzlich verstärkt wird. Nachdem das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) von Hochpegel auf Tiefpegel gewechselt hat, endet die zweite Periode der q-ten Schieberegistereinheit ASGq, und die q-te Schieberegistereinheit ASGq geht in eine dritte Periode über. In der dritten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem tiefen Pegel, und der erste Transistor T1 in der q-ten Schieberegistereinheit ASGq wird ausgeschaltet, doch infolge der Speicherfunktion des ersten Kondensators C1 in der q-ten Schieberegistereinheit ASGq ist der fünfte Transistor T5 in der q-ten Schieberegistereinheit ASGq noch immer eingeschaltet, und da das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal ab, und wenn der Rückwärtswahlsignalanschluss GN+1 der q-ten Schieberegistereinheit ASGq ein Hochpegelsignal empfängt und der Rückwärts-Abtastsignalanschluss BWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2 gibt ein Hochpegelsignal ab (wenn das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2 ein Hochpegelsignal ab) und das Rückwärts-Abtastsignal BW ist auf einem tiefen Pegel (das Rückwärts-Abtastsignal BW ist in 6a immer auf einem tiefen Pegel), wird der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq entladen, und wenn er entladen wird, bis die Spannung am Gate des fünften Transistors T5 in der q-ten Schieberegistereinheit ASGq unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann, wird der fünfte Transistor T5 in der q-ten Schieberegistereinheit ASGq ausgeschaltet, und die dritte Periode der q-ten Schieberegistereinheit ASGq endet.
Da in 6a das über den Rückwärtswahlsignalanschluss GN+1 der (N-1)-ten Schieberegistereinheit ASGN-1 empfangene Signal das erste Initial-Triggersignal STV1 ist, das auf einem hohen Pegel ist, um so den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeiten auf einem tiefen Pegel ist, ist der Rückwärtswahlsignalanschluss GN+1 der (N-1)-ten Schieberegistereinheit ASGN-1 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeitpunkten auf dem tiefen Pegel, damit der zweite Transistor T2 in der (N-1)-ten Schieberegistereinheit ASGN-1 nicht eingeschaltet werden kann, so dass der erste Kondensator C1 in der (N-1)-ten Schieberegistereinheit ASGN-1 nicht über den zweiten Transistor T2 entladen werden kann, so dass der fünfte Transistor T5 in der (N-1)-ten Schieberegistereinheit ASGN-1 nicht ausgeschaltet werden kann; und vom fünften Transistor T5 in der (N-1)-ten Schieberegistereinheit ASGN-1 kann das Signal am Gate derselben (d. h. das am ersten Kondensator C1 gespeicherte Signal) über den dritten Transistor T3 in der (N-1)-ten Schieberegistereinheit ASGN-1 abgegeben werden, damit dieser nur dann ausgeschaltet wird, wenn der Reset-Signalanschluss RSTIN in der (N-1)-ten Schieberegistereinheit ASGN-1 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der vierte Transistor T4 in der (N-1)-ten Schieberegistereinheit ASGN-1 eingeschaltet, so dass die mit der (N-1)-ten Schieberegistereinheit ASGN-1 verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der (N-1)-ten Schieberegistereinheit ASGN-1 erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Da in 6a das über den Rückwärtswahlsignalanschluss GN+1 der N-ten Schieberegistereinheit ASGN empfangene Signal das zweite Initial-Triggersignal STV2 ist, das auf einem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Rückwärtswahlsignalanschluss GN+1 der N-ten Schieberegistereinheit ASGN erst dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der zweite Transistor T2 in der N-ten Schieberegistereinheit ASGN nicht eingeschaltet werden kann, so dass der erste Kondensator C1 in der N-ten Schieberegistereinheit ASGN nicht über zweiten Transistor T2 entladen werden kann, so dass der fünfte Transistor T5 in der N-ten Schieberegistereinheit ASGN nicht ausgeschaltet werden kann; und vom fünften Transistor T5 in der N-ten Schieberegistereinheit ASGN kann das Signal am Gate derselben (d.h. das im ersten Kondensator C1 gespeicherte Signal) über den dritten Transistor T3 in der N-ten Schieberegistereinheit ASGN abgegeben werden, um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der N-ten Schieberegistereinheit ASGN ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der vierte Transistor T4 in der N-ten Schieberegistereinheit ASGN eingeschaltet, so dass die mit der N-ten Schieberegistereinheit ASGN verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der N-ten Schieberegistereinheit ASGN erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Wenn in 6a der Reset-Signalanschluss RSTIN jeder Schieberegistereinheit ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist auf einem hohen Pegel), empfängt das Gate des fünften Transistors T5 darin ein Tiefpegelsignal, so dass der fünfte Transistor T5 ausgeschaltet wird, und die mit jeder Schieberegistereinheit verbundene Gate-Leitung empfängt auch ein Tiefpegelsignal, um damit den Einfluss eines Restsignals nach dem Ende des Abtastens des vorangehenden Frames auf den nachfolgenden Frame zu eliminieren.
Insbesondere die erste Periode, die zweite Periode und die dritte Periode der q-ten Schieberegistereinheit ASGq sind Perioden, in denen die mit der q-ten Schieberegistereinheit ASGq verbundene Gate-Leitung aktiviert ist.
In 6b ist in einer ersten Periode der N-ten (N ist ein ganzzahliges Vielfaches von 4) Schieberegistereinheit ASGN das über den Rückwärtswahlsignalanschluss GN+1 derselben empfangene zweite Initial-Triggersignal STV2 auf einem hohen Pegel, und der zweite Transistor T2 in der N-ten Schieberegistereinheit ASGN ist eingeschaltet, und inzwischen ist das über die Rückwärts-Abtastsignalanschluss BWIN derselben empfangene Rückwärts-Abtastsignal BW auf einem hohen Pegel (das Rückwärts-Abtastsignal BW ist in 6b immer auf einem hohen Pegel), so dass der erste Kondensator C1 in der N-ten Schieberegistereinheit ASGN anfängt geladen zu werden, und wenn der erste Kondensator C1 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der N-ten Schieberegistereinheit ASGN, also der fünfte Transistor T5, eingeschaltet werden kann, wird der fünfte Transistor T5 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der N-ten Schieberegistereinheit ASGN empfangene Signal, d.h. das dritte Taktsignal CLK3, wird vom Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN über den fünften Transistor T5 abgegeben, und in der ersten Periode der N-ten Schieberegistereinheit ASGN ist das dritte Taktsignal CLK3 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN ein Tiefpegelsignal abgibt; und wenn das dritte Taktsignal CLK3 vom Tiefpegel auf den Hochpegel wechselt, geht die N-te Schieberegistereinheit ASGN von der ersten Periode auf eine zweite Periode über. In der zweiten Periode der N-ten Schieberegistereinheit ASGN ist das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel, so dass der zweite Transistor T2 in der N-ten Schieberegistereinheit ASGN ausgeschaltet wird, doch da der erste Kondensator C1 das Spannungssignal am Pull-up-Knoten P2 in der N-ten Schieberegistereinheit ASGN speichert, ist der fünfte Transistor T5 in der N-ten Schieberegistereinheit ASGN noch immer eingeschaltet, und da das dritte Taktsignal CLK3 in dieser Periode auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN ein Hochpegelsignal ab, und ein Bootstrap-Effekt des ersten Kondensators C1 sorgt für eine zusätzliche Verstärkung des Potentials am Pull-up-Knoten PN der N-ten Schieberegistereinheit ASGN; und wenn das dritte Taktsignal CLK3 von Hochpegel auf Tiefpegel wechselt, geht die N-te Schieberegistereinheit ASGN von der zweiten Periode auf eine dritte Periode über. In der dritten Periode der N-ten Schieberegistereinheit ASGN ist das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel, so dass der zweite Transistor T2 in der N-ten Schieberegistereinheit ASGN ausgeschaltet wird, doch infolge der Speicherfunktion des ersten Kondensators C1 in der N-ten Schieberegistereinheit ASGN ist der fünfte Transistor T5 in der N-ten Schieberegistereinheit ASGN noch immer eingeschaltet, und da das dritte Taktsignal CLK3 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN ein Tiefpegelsignal ab, wenn der Vorwärtswahlsignalanschluss GN-1 der N-ten Schieberegistereinheit ASGN ein Hochpegelsignal empfängt, und der Vorwärts-Abtastsignalanschluss FWIN derselben empfängt ein Tiefpegelsignal, das heißt, der Ausgangsanschluss GOUTN-2 der (N-2)-ten Schieberegistereinheit ASGN-2 gibt ein Hochpegelsignal ab (wenn das erste Taktsignal CLK1 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTN-2 der (N-2)-ten Schieberegistereinheit ASGN-2 ein Hochpegelsignal ab), und das zweite Taktsignal CLK2 ist auf einem tiefen Pegel, der erste Kondensator C1 in der N-ten Schieberegistereinheit ASGN wird entladen, und wenn er entladen wird, bis die Spannung am Gate des fünften Transistors T5 in der N-ten Schieberegistereinheit ASGN unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann, wird der fünfte Transistor T5 in der N-ten Schieberegistereinheit ASGN ausgeschaltet, und die dritte Periode der N-ten Schieberegistereinheit ASGN endet, wobei die erste Periode, die zweite Periode und die dritte Periode der N-ten Schieberegistereinheit ASGN Perioden sind, in denen die mit der N-ten Schieberegistereinheit ASGN verbundene Gate-Leitung aktiviert ist.
Da der erste Kondensator C1 in der N-ten Schieberegistereinheit ASGN entladen wird, wenn das erste Taktsignal CLK1 auf einem hohen Pegel ist und das zweite Taktsignal CLK2 auf einem tiefen Pegel ist, um zu gewährleisten, dass der fünfte Transistor T5 in der N-ten Schieberegistereinheit ASGN ausgeschaltet werden kann, überlappt sich die Periode, in der das erste Taktsignal CLK1 auf einem hohen Pegel ist, mit der Periode, in der das zweite Taktsignal CLK2 auf einem tiefen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, den ersten Kondensator C1 in der N-ten Schieberegistereinheit ASGN auf die Spannung zu entladen, bei der der fünfte Transistor T5 in der N-ten Schieberegistereinheit ASGN ausgeschaltet werden kann.
In 6b ist in einer ersten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 das erste Initial-Triggersignal STV1, das über den Rückwärtswahlsignalanschluss GN+1 derselben empfangen wird, auf einem hohen Pegel, und der zweite Transistor T2 in der (N-1)-ten Schieberegistereinheit ASGN-1 wird eingeschaltet, und inzwischen ist das Rückwärts-Abtastsignal BW, das über den Rückwärts-Abtastsignalanschluss BWIN derselben empfangen wird, auf einem hohen Pegel (das Rückwärts-Abtastsignal BW ist in 6b immer auf einem hohen Pegel), so dass der erste Kondensator C1 in der (N-1)-ten Schieberegistereinheit ASGN-1 anfängt geladen zu werden, und wenn der erste Kondensator C1 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit ASGN-1, also der fünfte Transistor T5, eingeschaltet werden kann, wird der fünfte Transistor T5 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der (N-1)-ten Schieberegistereinheit ASGN-1 empfangene Signal, also das zweite Taktsignal CLK2, wird vom Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 über den fünften Transistor T5 abgegeben, und in der ersten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 ist das zweite Taktsignal CLK2 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Tiefpegelsignal abgibt; und wenn das zweite Taktsignal CLK2 vom Tiefpegel auf den Hochpegel wechselt, geht die (N-1)-te Schieberegistereinheit ASGN-1 von der ersten Periode auf eine zweite Periode über. In der zweiten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 ist das erste Initial-Triggersignal STV1 auf einem tiefen Pegel, so dass der zweite Transistor T2 in der (N-1)-ten Schieberegistereinheit ASGN-1 ausgeschaltet wird, doch infolge der Speicherfunktion des ersten Kondensators C1 ist der fünfte Transistor T5 in der (N-1)-ten Schieberegistereinheit ASGN-1 noch immer eingeschaltet, und da das zweite Taktsignal CLK2 in dieser Periode auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Hochpegelsignal ab, und ein Bootstrap-Effekt des ersten Kondensators C1 sorgt für eine zusätzliche Verstärkung des Potentials am Pull-up-Knoten PN-1 der (N-1)-ten Schieberegistereinheit ASGN-1; und wenn das zweite Taktsignal CLK2 von Hochpegel auf Tiefpegel wechselt, geht die (N-1)-te Schieberegistereinheit ASGN-1 von der zweiten Periode auf eine dritte Periode über. In der dritten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 ist das erste Initial-Triggersignal STV1 auf einem tiefen Pegel, so dass der zweite Transistor T2 in der (N-1)-ten Schieberegistereinheit ASGN-1 ausgeschaltet wird, doch infolge der Speicherfunktion des ersten Kondensators C1 in der (N-1)-ten Schieberegistereinheit ASGN-1 ist der fünfte Transistor T5 in der (N-1)-ten Schieberegistereinheit ASGN-1 noch immer eingeschaltet, und da das zweite Taktsignal CLK2 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Tiefpegelsignal ab, wenn der Vorwärtswahlsignalanschluss GN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Hochpegelsignal empfängt und der Vorwärts-Abtastsignalanschluss FWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUTN-3 der (N-3)-ten Schieberegistereinheit ASGN-3 gibt ein Hochpegelsignal ab (wenn das nullte Taktsignal CLK0 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTN-3 der (N-3)-ten Schieberegistereinheit ASGN-3 ein Hochpegelsignal ab), und das erste Taktsignal CLK1 ist auf einem tiefen Pegel (eine Periode, die in 6b durch einen Punktkreis markiert ist), der erste Kondensator C1 in der (N-1)-ten Schieberegistereinheit ASGN-1 wird entladen, und wenn er entladen wird, bis die Spannung am Gate des fünften Transistors T5 in der (N-1)-ten Schieberegistereinheit ASGN-1 unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann, wird der fünfte Transistor T5 in der (N-1)-ten Schieberegistereinheit ASGN-1 ausgeschaltet und die dritte Periode der (N-1)-ten Schieberegistereinheit ASGN-1 endet, wobei die erste Periode, die zweite Periode und die dritte Periode der (N-1)-ten Schieberegistereinheit ASGN-1 Perioden sind, in denen die mit der (N-1)-ten Schieberegistereinheit ASGN-1 verbundene Gate-Leitung aktiviert ist.
Da der erste Kondensator C1 in der (N-1)-ten Schieberegistereinheit ASGN-1 entladen wird, wenn das nullte Taktsignal CLK0 auf einem hohen Pegel ist und das erste Taktsignal CLK1 auf einem tiefen Pegel ist, um zu gewährleisten, dass der fünfte Transistor T5 in der (N-1)-ten Schieberegistereinheit ASGN-1 ausgeschaltet werden kann, überlappt sich die Periode, in der das nullte Taktsignal CLK0 auf einem hohen Pegel ist, mit der Periode, in der das erste Taktsignal CLK1 auf einem tiefen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, um den ersten Kondensator C1 in der (N-1)-ten Schieberegistereinheit ASGN-1 auf die Spannung zu entladen, bei der der fünfte Transistor T5 in der (N-1)-ten Schieberegistereinheit ASGN-1 ausgeschaltet werden kann.
In 6b ist in einer ersten Periode der q-ten (q=1,2,3,4,...,N-2) Schieberegistereinheit ASGq der Ausgangsanschluss GOUTq+2 der über den Rückwärtswahlsignalanschluss GN+1 derselben empfangenen (q+2)-ten Schieberegistereinheit ASGq+2 auf einem hohen Pegel (wenn das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2 ein Hochpegelsignal ab), und das über den Rückwärts-Abtastsignalanschluss BWIN derselben empfangene Rückwärts-Abtastsignal BW ist auf einem hohen Pegel, der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq wird geladen, und wenn der erste Kondensator C1 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der q-ten Schieberegistereinheit ASGq, also der fünfte Transistor T5, eingeschaltet werden kann, wird der fünfte Transistor T5 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der q-ten Schieberegistereinheit ASGq empfangene Signal, also das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4), wird vom Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq über den fünften Transistor T5 abgegeben, und in der ersten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal abgibt; und nachdem das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) von Hochpegel auf Tiefpegel wechselt, wird der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq nicht mehr geladen, sondern kann nur die Speicherfunktion ausüben, auch wenn das Rückwärts-Abtastsignal BW auf einem hohen Pegel ist, und nachdem das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) vom Tiefpegel auf den Hochpegel wechselt, endet die erste Periode der q-ten Schieberegistereinheit ASGq, und die q-te Schieberegistereinheit ASGq geht in eine zweite Periode über. In der zweiten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem tiefen Pegel, der zweite Transistor T2 in der q-ten Schieberegistereinheit ASGq wird ausgeschaltet, und das Signal am Pull-up-Knoten Pq in der q-ten Schieberegistereinheit ASGq kann nur ein solches am ersten Kondensator C1 in der q-ten Schieberegistereinheit ASGq gespeichertes Signal sein, das den fünften Transistor T5 in der q-ten Schieberegistereinheit ASGq eingeschaltet haben kann, und da das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) in dieser Periode auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Hochpegelsignal ab, und ein Bootstrap-Effekt des ersten Kondensators C1 sorgt für eine zusätzliche Verstärkung des Potentials am Pull-up-Knoten Pq der q-ten Schieberegistereinheit ASGq. Nachdem das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) von Hochpegel auf Tiefpegel wechselt, endet die zweite Periode der q-ten Schieberegistereinheit ASGq, und die q-te Schieberegistereinheit ASGq geht in eine dritte Periode über. In der dritten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem tiefen Pegel, und der zweite Transistor T2 in der q-ten Schieberegistereinheit ASGq wird ausgeschaltet, doch infolge der Speicherfunktion des ersten Kondensators C1 in der q-ten Schieberegistereinheit ASGq ist der fünfte Transistor T5 in der q-ten Schieberegistereinheit ASGq noch immer eingeschaltet, und da das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal ab, und wenn der Vorwärtswahlsignalanschluss GN-1 der q-ten Schieberegistereinheit ASGq ein Hochpegelsignal empfängt und der Vorwärts-Abtastsignalanschluss FWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2 ein Hochpegelsignal abgibt (wenn das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2 ein Hochpegelsignal ab) und das mod((q-2)/4)-te Taktsignal CLK mod((q-2)/4), das über den Taktblock-Signalanschluss CLKBIN der (q-1)-ten Schieberegistereinheit ASGq-1 empfangen wird, auf einem tiefen Pegel ist, wird der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq entladen, und wenn er entladen wird, bis die Spannung am Gate des fünften Transistors T5 in der q-ten Schieberegistereinheit ASGq unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann, wird der fünfte Transistor T5 in der q-ten Schieberegistereinheit ASGq ausgeschaltet, und die dritte Periode der q-ten Schieberegistereinheit ASGq endet.
Da in 6b in der dritten Periode der q-ten Schieberegistereinheit ASGq der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq erst dann entladen werden kann, wenn das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist und das mod((q-2)/4)-te Taktsignal CLK mod((q-2)/4) auf einem tiefen Pegel ist, um zu gewährleisten, dass der fünfte Transistor T5 in der q-ten Schieberegistereinheit ASGq ausgeschaltet werden kann, überlappt sich die Periode, in der das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist, mit der Periode, in das mod((q-3)/4)-te Taktsignal CLK mod((q-2)/4) auf einem tiefen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, um den ersten Kondensator C1 in der q-ten Schieberegistereinheit ASGq zu entladen, bis die Spannung am Gate des fünften Transistors T5 darin unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann, wobei eine Periode, in der der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq entladen werden kann, eine Periode ist, die in 6b mit einer Punktlinienellipse markiert ist.
Da in 6b das über den Vorwärtswahlsignalanschluss GN-1 der ersten SchieberegistereinheitASG1 empfangene Signal das erste Initial-Triggersignal STV1 ist, das auf einem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Vorwärtswahlsignalanschluss GN-1 der ersten Schieberegistereinheit ASG1 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der erste Transistor T1 in der ersten Schieberegistereinheit ASG1 nicht eingeschaltet werden kann, so dass der erste Kondensator C1 in der ersten Schieberegistereinheit ASG1 nicht über den ersten Transistor T1 entladen werden kann, so dass der fünfte Transistor T5 in der ersten Schieberegistereinheit ASG1 nicht ausgeschaltet werden kann; und vom fünften Transistor T5 in der ersten Schieberegistereinheit ASG1 kann das Signal am Gate derselben (d.h. das im ersten Kondensator C1 gespeicherte Signal) über den dritten Transistor T3 in der ersten Schieberegistereinheit ASG1 abgegeben werden, um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der ersten Schieberegistereinheit ASG1 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der vierte Transistor T4 in der ersten Schieberegistereinheit ASG1 eingeschaltet, so dass die mit der ersten Schieberegistereinheit ASG1 verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der ersten Schieberegistereinheit ASG1 erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Da in 6b das über den Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 empfangene Signal das zweite Initial-Triggersignal STV2 ist, das auf einem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der erste Transistor T1 in der zweiten Schieberegistereinheit ASG2 nicht eingeschaltet werden kann, so dass der erste Kondensator C1 in der zweiten Schieberegistereinheit ASG2 nicht über den ersten Transistor T1 entladen werden kann, so dass der fünfte Transistor T5 in der zweiten Schieberegistereinheit ASG2 nicht ausgeschaltet werden kann; und vom fünften Transistor T5 in der zweiten Schieberegistereinheit ASG2 kann das Signal am Gate derselben (d.h. das im ersten Kondensator C1 gespeicherte Signal) über den dritten Transistor T3 in der zweiten Schieberegistereinheit ASG2 abgegeben werden, um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der zweiten Schieberegistereinheit ASG2 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der vierte Transistor T4 in der zweiten Schieberegistereinheit ASG2 eingeschaltet, so dass die mit der zweiten Schieberegistereinheit verbundene Gate-Leitung ASG2 ein Tiefpegelsignal empfängt. Somit emdet die dritte Periode der zweiten Schieberegistereinheit ASG2 erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Wenn in 6b in jeder der Schieberegistereinheiten der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist auf einem hohen Pegel), empfängt das Gate des fünften Transistors T5 darin ein Tiefpegelsignal, so dass der fünfte Transistor T5 ausgeschaltet wird, und die mit jeder Schieberegistereinheit verbundene Gate-Leitung empfängt auch ein Tiefpegelsignal, um damit den Einfluss eines Restsignals nach dem Ende des Abtastens des vorangehenden Frames auf den nachfolgenden Frame zu eliminieren.
Insbesondere die erste Periode, die zweite Periode und die dritte Periode der q-ten Schieberegistereinheit ASGq sind Perioden, in denen die mit der q-ten Schieberegistereinheit ASGq verbundene Gate-Leitung aktiviert ist.
Ferner können die entsprechenden Taktsignale auch als Rückwärts-Abtastsignale BWs in einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der Erfindung wiederverwendet werden, und die Gate-Treiber-Vorrichtung kann gemäß Darstellung in 7 strukturiert sein, wobei die Anzahl N der Schieberegistereinheiten in der in 7 dargestellten Gate-Treiber-Vorrichtung ein ganzzahliges Vielfaches von 4 ist. Die Gate-Treiber-Vorrichtung in 7 unterscheidet sich von der Gate-Treiber-Vorrichtung in 3 insofern als eigens eine Übertragungsleitung angeordnet werden muss, um die über die jeweiligen Registereinheiten in der in 3 dargestellten Gate-Treiber-Vorrichtung empfangenen Rückwärts-Abtastsignale zu übertragen, und die Taktsignale können als Rückwärts-Abtastsignale wiederverwendet werden, die über die entsprechenden Registereinheiten in der in 7 dargestellten Gate-Treiber-Vorrichtung empfangen werden. Die Taktsignale können als die Rückwärts-Abtastsignale wiederverwendet werden, die über die entsprechenden Registereinheiten in der in 7 dargestellten Gate-Treiber-Vorrichtung empfangen werden, insbesondere wie folgt: das über den Rückwärts-Abtastsignalanschluss BWIN jeder Schieberegistereinheit, abgesehen von den letzten zwei Schieberegistereinheiten, empfangene Signal entspricht dem über den Taktblock-Signalanschluss CLKBIN der auf die Schieberegistereinheit nächstfolgenden Schieberegistereinheit empfangenen Signal, der Rückwärts-Abtastsignalanschluss BWIN der (N-1)-ten Schieberegistereinheit ASGN-1 empfängt das nullte Taktsignal CLK0, und der Rückwärts-Abtastsignalanschluss BWIN der N-ten Schieberegistereinheit ASGN empfängt das erste Taktsignal CLK1; und
Beim Rückwärts-Abtasten überlappt sich eine Periode, in der das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist, mit der Periode, in der das nullte Taktsignal CLK0 auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit ASGN-1 auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des nullten Taktsignals CLK0, und eine Periode, in der das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das erste Taktsignal CLK1 auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der N-ten Schieberegistereinheit ASGN auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des ersten Taktsignals CLK1.
Die Zahl N der Schieberegistereinheiten in der in 7 dargestellten Gate-Treiber-Vorrichtung ist ein ganzzahliges Vielfaches von 4, wodurch das Abtasten von der ersten Schieberegistereinheit ASG1 zur N-ten Schieberegistereinheit ASGN im Vorwärts-Abtasten ebenso wie das Abtasten von der N-ten Schieberegistereinheit ASGN zur ersten Schieberegistereinheit ASG1 im Rückwärts-Abtasten sichergestellt ist, um zu verhindern, dass das Abtasten gleichzeitig von der ersten Schieberegistereinheit ASG1 und der (N-1)-ten Schieberegistereinheit ASGN-1 gestartet wird und/oder das Abtasten gleichzeitig von der zweiten Schieberegistereinheit ASG2 und der N-ten Schieberegistereinheit ASGN gestartet wird.
Die entsprechenden Schieberegistereinheiten in der in 7 dargestellten Gate-Treiber-Vorrichtung können jeweils wie die in 5 dargestellte Schieberegistereinheit strukturiert sein oder können alternativ wie eine Schieberegistereinheit in einer anderen Struktur ausgeführt sein. Die Schieberegistereinheiten in der Gate-Treiber-Vorrichtung sind so lange nicht in ihrer Struktur eingeschränkt, wie das Abtasten mit dem in 7 dargestellten Verbindungsplan durchgeführt werden kann.
Die operativen Zeitvorgaben der in 7 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten und Rückwärts-Abtasten werden nachstehend exemplarisch beschrieben, wobei die jeweiligen Schieberegistereinheiten in der in 7 dargestellten Gate-Treiber-Vorrichtung jeweils wie die in 5 dargestellte Schieberegistereinheit strukturiert sind. 8a illustriert ein operatives Zeitdiagramm der in 7 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten, und 8b illustriert ein operatives Zeitdiagramm der in 7 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten, wobei 8a ein operatives Zeitdiagramm nur der ersten vier Schieberegistereinheiten in der Gate-Treiber-Vorrichtung und 8b ein operatives Zeitdiagramm nur der letzten vier Schieberegistereinheiten in der Gate-Treiber-Vorrichtung darstellt.
Ein Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 8a in einer ersten Periode ist gleich dem Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 6a in der ersten Periode; und ein Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 8a in einer zweiten Periode ist gleich dem Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 6a in der zweiten Periode.
Wie in 8a dargestellt, ist in einer dritten Periode der ersten Schieberegistereinheit ASG1 das erste Initial-Triggersignal STV1 auf einem tiefen Pegel, so dass der erste Transistor T1 in der ersten Schieberegistereinheit ASG1 ausgeschaltet wird, doch infolge der Speicherfunktion des ersten Kondensators C1 in der ersten Schieberegistereinheit ASG1 ist der fünfte Transistor T5 in der ersten Schieberegistereinheit ASG1 noch immer eingeschaltet, und da das nullte Taktsignal CLK0 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 ein Tiefpegelsignal ab, wenn der Rückwärtswahlsignalanschluss GN+1 der ersten Schieberegistereinheit ASG1 ein Hochpegelsignal empfängt und der Rückwärts-Abtastsignalanschluss BWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUT3 der dritten Schieberegistereinheit ASG3 gibt ein Hochpegelsignal ab (wenn das zweite Taktsignal CLK2 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUT3 der dritten Schieberegistereinheit ASG3 ein Hochpegelsignal ab) und das erste Taktsignal CLK1 ist auf einem tiefen Pegel, der erste Kondensator C1 in der ersten Schieberegistereinheit ASG1 wird entladen, und wenn er entladen wird, bis die Spannung am Gate des fünften Transistors T5 in der ersten Schieberegistereinheit ASG1 unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann, wird der fünfte Transistor T5 in der ersten Schieberegistereinheit ASG1 ausgeschaltet, und die dritte Periode der ersten Schieberegistereinheit ASG1 endet, wobei die erste Periode, die zweite Periode und die dritte Periode der ersten Schieberegistereinheit ASG1 Perioden sind, in denen die mit der ersten Schieberegistereinheit ASG1 verbundene Gate-Leitung aktiviert ist.
Da in 8a der erste Kondensator C1 in der ersten Schieberegistereinheit ASG1 entladen wird, wenn das zweite Taktsignal CLK2 auf einem hohen Pegel ist und das erste Taktsignal CLK1 auf einem tiefen Pegel ist, um zu gewährleisten, dass der fünfte Transistor T5 in der ersten Schieberegistereinheit ASG1 ausgeschaltet werden kann, überlappt sich die Periode, in der das zweite Taktsignal CLK2 auf einem hohen Pegel ist, mit der Periode, in der das erste Taktsignal CLK1 auf einem tiefen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, um den ersten Kondensator C1 in der ersten Schieberegistereinheit ASG1 zu entladen, bis die Spannung am Gate des fünften Transistors T5 in der ersten Schieberegistereinheit ASG1 unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann.
Ein Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 8a in einer ersten Periode ist gleich dem Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 6a in der ersten Periode; und ein Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 8a in einer zweiten Periode ist gleich dem Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 6a in der zweiten Periode.
Wie in 8a dargestellt, ist in einer dritten Periode der zweiten Schieberegistereinheit ASG2 das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel, und der erste Transistor T1 in der zweiten Schieberegistereinheit ASG2 ist ausgeschaltet, doch infolge der Speicherfunktion des ersten Kondensators C1 in der zweiten Schieberegistereinheit ASG2 ist der fünfte Transistor T5 in der zweiten Schieberegistereinheit ASG2 noch immer eingeschaltet, und da das erste Taktsignal CLK1 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 ein Tiefpegelsignal ab, wenn der Rückwärtswahlsignalanschluss GN+1 der zweiten Schieberegistereinheit ASG2 ein Hochpegelsignal empfängt und der Rückwärts-Abtastsignalanschluss BWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUT4 der vierten Schieberegistereinheit ASG4 gibt ein Hochpegelsignal ab (wenn das dritte Taktsignal CLK3 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUT4 der vierten Schieberegistereinheit ASG4 ein Hochpegelsignal ab) und das zweite Taktsignal CLK2 ist auf einem tiefen Pegel, der erste Kondensator C1 in der zweiten Schieberegistereinheit ASG2 wird entladen, und wenn er entladen wird, bis die Spannung am Gate des fünften Transistors T5 in der zweiten Schieberegistereinheit ASG2 unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann, wird der fünfte Transistor T5 in der zweiten Schieberegistereinheit ASG2 ausgeschaltet, und die dritte Periode der zweiten Schieberegistereinheit ASG2 endet, wobei die erste Periode, die zweite Periode und die dritte Periode der zweiten Schieberegistereinheit ASG2 Perioden sind, in denen die mit der zweiten Schieberegistereinheit ASG2 verbundene Gate-Leitung aktiviert ist.
Da der erste Kondensator C1 in der zweiten Schieberegistereinheit ASG2 entladen wird, wenn das dritte Taktsignal CLK3 auf einem hohen Pegel ist und das zweite Taktsignal CLK2 auf einem tiefen Pegel ist, um zu gewährleisten, dass der fünfte Transistor T5 in der zweiten Schieberegistereinheit ASG2 ausgeschaltet werden kann, überlappt sich die Periode, in der das dritte Taktsignal CLK3 auf einem hohen Pegel ist, mit der Periode, in der das zweite Taktsignal CLK2 auf einem tiefen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, um den ersten Kondensator C1 in der zweiten Schieberegistereinheit ASG2 zu entladen, bis die Spannung am Gate des fünften Transistors T5 in der zweiten Schieberegistereinheit ASG2 unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann.
Ein Funktionsprinzip der q-ten (q=3,4,...,N) Schieberegistereinheit ASGq in 8a in einer ersten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 6a in der ersten Periode; und ein Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 8a in einer zweiten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 6a in der zweiten Periode.
Wie in 8a dargestellt, ist in einer dritten Periode der q-ten Schieberegistereinheit ASGq das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem tiefen Pegel, und der erste Transistor T1 in der q-ten Schieberegistereinheit ASGq ist ausgeschaltet, doch infolge der Speicherfunktion des ersten Kondensators C1 in der q-ten Schieberegistereinheit ASGq ist der fünfte Transistor T5 in der q-ten Schieberegistereinheit ASGq noch immer eingeschaltet, und da das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal ab, und wenn der Rückwärtswahlsignalanschluss GN+1 der q-ten Schieberegistereinheit ASGq ein Hochpegelsignal empfängt und der Rückwärts-Abtastsignalanschluss BWIN derselben ein Tiefpegelsignal empfängt, das heißt, wenn der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2 ein Hochpegelsignal abgibt (wenn das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2 ein Hochpegelsignal ab) und das mod(q/4)-te Taktsignal CLK mod(q/4) auf einem tiefen Pegel ist, wird der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq entladen, und wenn er entladen wird, bis die Spannung am Gate des fünften Transistors T5 in der q-ten Schieberegistereinheit ASGq unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann, wird der fünfte Transistor T5 in der q-ten Schieberegistereinheit ASGq ausgeschaltet, und die dritte Periode der q-ten Schieberegistereinheit ASGq endet.
Ein Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 8a in einer dritten Periode ist gleich dem Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 6a in der dritten Periode; und ein Funktionsprinzip der N-ten Schieberegistereinheit ASGN-1 in 8a in einer dritten Periode ist gleich dem Funktionsprinzip der N-ten Schieberegistereinheit ASGN-1 in 6a in der dritten Periode.
Wenn in 8a bei jeder Schieberegistereinheit der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist auf einem hohen Pegel), empfängt das Gate des fünften Transistors T5 darin ein Tiefpegelsignal, so dass der fünfte Transistor T5 ausgeschaltet wird, und die mit jeder Schieberegistereinheit verbundene Gate-Leitung empfängt auch ein Tiefpegelsignal, um damit den Einfluss eines Restsignals nach dem Ende des Abtastens des vorangehenden Frames auf den nachfolgenden Frame zu eliminieren.
Insbesondere die erste Periode, die zweite Periode und die dritte Periode der q-ten Schieberegistereinheit ASGq sind Perioden, in denen die mit der q-ten Schieberegistereinheit ASGq verbundene Gate-Leitung aktiviert ist.
Da der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq in 8a entladen wird, wenn das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist und das mod(q/4)-te Taktsignal CLK mod(q/4) auf einem tiefen Pegel ist, um zu gewährleisten, dass der fünfte Transistor T5 in der q-ten Schieberegistereinheit ASGq ausgeschaltet werden kann, überlappt sich die Periode, in der das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist, mit der Periode, in der das mod(q/4)-te Taktsignal CLK mod(q/4) auf einem tiefen Pegel ist, um eine Zeitdauer (eine Periode, die in 8a durch eine durchgezogene Ellipse markiert ist, ist eine Periode, in der der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq entladen werden kann) nicht unter der Zeitdauer, die erforderlich ist, um den ersten Kondensator C1 in der q-ten Schieberegistereinheit ASGq zu entladen, bis die Spannung am Gate des fünften Transistors T5 in der q-ten Schieberegistereinheit ASGq unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann.
In 8b ist in einer ersten Periode der N-ten (N ist ein ganzzahliges Vielfaches von 4) Schieberegistereinheit ASGN das zweite Initial-Triggersignal STV2, das durch den Rückwärtswahlsignalanschluss GN+1 derselben empfangen wird, auf einem hohen Pegel, und der zweite Transistor T2 in der N-ten Schieberegistereinheit ASGN ist eingeschaltet, und inzwischen ist das Rückwärts-Abtastsignal BW, das durch den Rückwärts-Abtastsignalanschluss BWIN derselben empfangen wird, also das erste Taktsignal CLK1, auf einem hohen Pegel, so dass der erste Kondensator C1 in der N-ten Schieberegistereinheit ASGN anfängt geladen zu werden, und wenn der erste Kondensator C1 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der N-ten Schieberegistereinheit ASGN, also der fünfte Transistor T5, eingeschaltet werden kann, wird der fünfte Transistor T5 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der N-ten Schieberegistereinheit ASGN empfangene Signal, d.h. das dritte Taktsignal CLK3, wird vom Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN über den fünften Transistor T5 abgegeben, und in der ersten Periode der N-ten Schieberegistereinheit ASGN ist das dritte Taktsignal CLK3 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN ein Tiefpegelsignal abgibt; und wenn das dritte Taktsignal CLK3 vom Tiefpegel auf den Hochpegel wechselt, geht die N-te Schieberegistereinheit ASGN von der ersten Periode auf eine zweite Periode über.
Da in 8b der erste Kondensator C1 in der N-ten Schieberegistereinheit ASGN geladen wird, wenn das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist und das erste Taktsignal CLK1 auf einem hohen Pegel ist, um zu gewährleisten, dass der fünfte Transistor T5 in der N-ten Schieberegistereinheit ASGN stabil eingeschaltet werden kann, überlappt sich die Periode, in der das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist, mit der Periode, in der das erste Taktsignal CLK1 auf einem hohen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, um den ersten Kondensator C1 in der N-ten Schieberegistereinheit ASGN auf die Spannung zu laden, bei der der fünfte Transistor T5 in der N-ten Schieberegistereinheit ASGN eingeschaltet werden kann.
Ein Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 8b in einer zweiten Periode ist gleich dem Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 6b in der zweiten Periode; und ein Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 8b in einer dritten Periode ist gleich dem Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 6b in der dritten Periode.
In 8b ist in einer ersten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 das erste Initial-Triggersignal STV1, das über den Rückwärtswahlsignalanschluss GN+1 derselben empfangen wird, auf einem hohen Pegel, und der zweite Transistor T2 in der (N-1)-ten Schieberegistereinheit ASGN-1 ist eingeschaltet, und inzwischen ist das Rückwärts-Abtastsignal BW, das über den Rückwärts-Abtastsignalanschluss BWIN derselben empfangen wird, also das nullte Taktsignal CLK0, auf einem hohen Pegel, so dass der erste Kondensator C1 in der (N-1)-ten Schieberegistereinheit ASGN-1 anfängt geladen zu werden, und wenn der erste Kondensator C1 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit ASGN-1, also der fünfte Transistor T5, eingeschaltet werden kann, wird der fünfte Transistor T5 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der (N-1)-ten Schieberegistereinheit ASGN-1 empfangene Signal, also das zweite Taktsignal CLK2, wird vom Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 über den fünften Transistor T5 abgegeben, und in der ersten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 ist das zweite Taktsignal CLK2 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Tiefpegelsignal abgibt; und wenn das zweite Taktsignal CLK2 vom Tiefpegel auf den Hochpegel wechselt, geht die (N-1)-te Schieberegistereinheit ASGN-1 von der ersten Periode auf eine zweite Periode über.
Da in 8b der erste Kondensator C1 in der (N-1)-ten Schieberegistereinheit ASGN-1 geladen wird, wenn das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist und das nullte Taktsignal CLK0 auf einem hohen Pegel ist, um zu gewährleisten, dass der fünfte Transistor T5 in der (N-1)-ten Schieberegistereinheit ASGN-1 stabil eingeschaltet werden kann, überlappt sich die Periode, in der das erste Initial-Triggersignal STV auf einem hohen Pegel ist, mit der Periode, in der das nullte Taktsignal CLK0 auf einem hohen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, um den ersten Kondensator C1 in der (N-1)-ten Schieberegistereinheit ASGN-1 auf die Spannung zu laden, bei der der fünfte Transistor T5 in der (N-1)-ten Schieberegistereinheit ASGN-1 stabil eingeschaltet werden kann.
Ein Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 8b in einer zweiten Periode ist gleich dem Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 6b in der zweiten Periode; und ein Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 8b in einer dritten Periode ist gleich dem Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 6b in der dritten Periode.
In 8b ist in einer ersten Periode der q-ten (q=1,2,3,4,...,N-2) Schieberegistereinheit ASGq der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2, der über den Rückwärtswahlsignalanschluss GN+1 derselben empfangen wird, auf einem hohen Pegel (wenn das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2 ein Hochpegelsignal ab), und das mod(q/4)-te Taktsignal CLK mod(q/4), das über den Rückwärts-Abtastsignalanschluss BWIN derselben empfangen wird, ist auf einem hohen Pegel, der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq wird geladen, und wenn der erste Kondensator C1 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der q-ten Schieberegistereinheit ASGq, also der fünfte Transistor T5, eingeschaltet werden kann, wird der fünfte Transistor T5 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der q-ten Schieberegistereinheit ASGq empfangene Signal, also das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4), wird vom Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq über den fünften Transistor T5 abgegeben, und in der ersten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal abgibt; und nachdem das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) von Hochpegel auf Tiefpegel wechselt, wird der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq nicht weiter geladen, sondern kann nur die Speicherfunktion ausüben, auch wenn das mod(q/4)-te Taktsignal CLK mod(q/4) auf einem hohen Pegel ist, und nachdem das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) vom Tiefpegel auf den Hochpegel wechselt, endet die erste Periode der q-ten Schieberegistereinheit ASGq, und die q-te Schieberegistereinheit ASGq geht in eine zweite Periode über.
Da in 8b in der ersten Periode der q-ten Schieberegistereinheit ASGq der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq nur dann geladen werden kann, wenn das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist und das mod(q/4)-te Taktsignal CLK mod(q/4) auf einem hohen Pegel ist, um zu gewährleisten, dass der fünfte Transistor T5 in der q-ten Schieberegistereinheit ASGq stabil eingeschaltet werden kann, überlappt sich die Periode, in der das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist, mit der Periode, in der das mod(q/4)-te Taktsignal CLK mod(q/4) auf einem hohen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, um den ersten Kondensator C1 in der q-ten Schieberegistereinheit ASGq auf die Spannung zu laden, bei der der fünfte Transistor T5 darin stabil eingeschaltet werden kann; und wobei eine Periode, in der der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq geladen werden kann, eine Periode ist, die in 8b durch einen Punktkreis markiert ist.
Ein Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 8b in einer zweiten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 6b in der zweiten Periode; und ein Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 8b in einer dritten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 6b in der dritten Periode.
Da in 8b das über den Vorwärtswahlsignalanschluss GN-1 der ersten SchieberegistereinheitASG1 empfangene Signal das erste Initial-Triggersignal STV1 ist, das auf einem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Vorwärtswahlsignalanschluss GN-1 der ersten Schieberegistereinheit ASG1 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der erste Transistor T1 in der ersten Schieberegistereinheit ASG1 nicht eingeschaltet werden kann, so dass der erste Kondensator C1 in der ersten Schieberegistereinheit ASG1 nicht über den ersten Transistor T1 entladen werden kann, so dass der fünfte Transistor T5 in der ersten Schieberegistereinheit ASG1 nicht ausgeschaltet werden kann; und vom fünften Transistor T5 in der ersten Schieberegistereinheit ASG1 kann das Signal am Gate derselben (d.h. das im ersten Kondensator C1 gespeicherte Signal) über den dritten Transistor T3 in der ersten Schieberegistereinheit ASG1 abgegeben werden, um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der ersten Schieberegistereinheit ASG1 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der vierte Transistor T4 in der ersten Schieberegistereinheit ASG1 eingeschaltet, so dass die mit der ersten Schieberegistereinheit ASG1 verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der ersten Schieberegistereinheit ASG1 nur dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Da in 8b das über den Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 empfangene Signal das zweite Initial-Triggersignal STV2 ist, das auf einem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf einem tiefen Pegel, so dass der erste Transistor T1 in der zweiten Schieberegistereinheit ASG2 nicht eingeschaltet werden kann, so dass der erste Kondensator C1 in der zweiten Schieberegistereinheit ASG2 nicht über den ersten Transistor T1 entladen werden kann, so dass der fünfte Transistor T5 in der zweiten Schieberegistereinheit ASG2 nicht ausgeschaltet werden kann; und vom fünften Transistor T5 in der zweiten Schieberegistereinheit ASG2 kann das Signal am Gate derselben (d.h. das im ersten Kondensator C1 gespeicherte Signal) über den dritten Transistor T3 in der zweiten Schieberegistereinheit ASG2 abgegeben werden, um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der zweiten Schieberegistereinheit ASG2 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, ist der vierte Transistor T4 in der zweiten Schieberegistereinheit ASG2 eingeschaltet, so dass die mit der zweiten Schieberegistereinheit verbundene Gate-Leitung ASG2 ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der zweiten Schieberegistereinheit ASG2 erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Wenn in 8b bei jeder Schieberegistereinheit der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist auf einem hohen Pegel), empfängt das Gate des fünften Transistors T5 darin ein Tiefpegelsignal, so dass der fünfte Transistor T5 ausgeschaltet wird, und die mit jeder Schieberegistereinheit verbundene Gate-Leitung empfängt auch ein Tiefpegelsignal, um damit den Einfluss eines Restsignals nach dem Ende des Abtastens des vorangehenden Frames auf den nachfolgenden Frame zu eliminieren.
Insbesondere die erste Periode, die zweite Periode und die dritte Periode der q-ten Schieberegistereinheit ASGq sind Perioden, in denen die mit der q-ten Schieberegistereinheit ASGq verbundene Gate-Leitung aktiviert ist.
Zudem kann dasselbe Signal als erstes Initial-Triggersignal und zweites Initial-Triggersignal verwendet werden, die von der in 7 dargestellten Gate-Treiber-Vorrichtung verwendet werden, und dazu ist hier eine Struktur der Gate-Treiber-Vorrichtung wie in 6 dargestellt. Die Struktur der in 9 dargestellten Gate-Treiber-Vorrichtung unterscheidet sich von der Struktur der in 7 dargestellten Gate-Treiber-Vorrichtung nur darin, dass der Vorwärtswahlsignalanschluss GN-1 in der ersten Schieberegistereinheit ASG1 in der in 7 dargestellten Gate-Treiber-Vorrichtung das erste Initial-Triggersignal STV1 empfängt, der Vorwärtswahlsignalanschluss GN-1 in der zweiten Schieberegistereinheit ASG2 das zweite Initial-Triggersignal STV2 empfängt, der Rückwärtswahlsignalanschluss GN+1 in der (N-1)-ten Schieberegistereinheit ASGN-1 das erste Initial-Triggersignal STV1 empfängt und der Rückwärtswahlsignalanschluss GN+1 in der N-ten Schieberegistereinheit ASGN das zweite Initial-Triggersignal STV2 empfängt; und der Vorwärtswahlsignalanschluss GN-1 in der ersten Schieberegistereinheit ASG1, der Vorwärtswahlsignalanschluss GN-1 in der zweiten Schieberegistereinheit ASG2, der Rückwärtswahlsignalanschluss GN+1 in der (N-1)-ten Schieberegistereinheit ASGN-1 und der Rückwärtswahlsignalanschluss GN+1 in der N-ten Schieberegistereinheit ASGN in der in 9 dargestellten Gate-Treiber-Vorrichtung empfangen jeweils dasselbe Signal, d. h. ein Initial-Triggersignal STV.
Die Zahl N der Schieberegistereinheiten in der in 9 dargestellten Gate-Treiber-Vorrichtung ist ebenfalls ein ganzzahliges Vielfaches von 4, was das Abtasten von der ersten Schieberegistereinheit ASG1 zur N-ten Schieberegistereinheit ASGN im Vorwärts-Abtasten sowie das Abtasten von der N-ten Schieberegistereinheit ASGN zur ersten Schieberegistereinheit ASG1 im Rückwärts-Abtasten sicherstellt, um damit zu verhindern, dass das Abtasten gleichzeitig von der ersten Schieberegistereinheit ASG1 und der (N-1)-ten Schieberegistereinheit ASGN-1 und/oder das Abtasten gleichzeitig von der zweiten Schieberegistereinheit ASG2 und der N-ten Schieberegistereinheit ASGN gestartet wird.
Die entsprechenden Schieberegistereinheiten in der in 9 dargestellten Gate-Treiber-Vorrichtung können jeweils wie die in 5 dargestellte Schieberegistereinheit strukturiert sein oder können alternativ wie eine Schieberegistereinheit in einer anderen Struktur ausgeführt sein. Die Schieberegistereinheiten in der Gate-Treiber-Vorrichtung sind so lange nicht in ihrer Struktur eingeschränkt, als das Abtasten mit dem in 9 dargestellten Verbindungsplan ausgeführt werden kann.
Die operativen Zeitgaben der in 9 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten und Rückwärts-Abtasten werden nachstehend exemplarisch beschrieben, wobei die jeweiligen Schieberegistereinheiten in der in 9 dargestellten Gate-Treiber-Vorrichtung jeweils strukturiert sind wie die in 5 dargestellte Schieberegistereinheit. In 10a ist ein operatives Zeitdiagramm der in 9 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten dargestellt, und in 10b ist ein operatives Zeitdiagramm der in 9 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten dargestellt.
Im Vorwärts-Abtasten durch die in 9 dargestellte Gate-Treiber-Vorrichtung (d.h. das Zeitdiagramm in 10a) ist ein Funktionsprinzip der m-ten (m=1,2,...,N) Schieberegistereinheit darin gleich dem Funktionsprinzip der m-ten Schieberegistereinheit in der in 8a dargestellten Gate-Treiber-Vorrichtung, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann. Im Rückwärts-Abtasten durch die in 9 dargestellte Gate-Treiber-Vorrichtung (d.h. das Zeitdiagramm in 10b) ist ein Funktionsprinzip der m-ten Schieberegistereinheit darin gleich dem Funktionsprinzip der m-ten Schieberegistereinheit in der in 8b dargestellten Gate-Treiber-Vorrichtung, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann.
Zudem kann ferner ein erstes Pull-down-Modul zu der Struktur der in 4 dargestellten Schieberegistereinheit hinzugefügt werden, und die Struktur der Schieberegistereinheit mit dem hinzugefügten ersten Pull-down-Modul ist wie in 11 dargestellt, wobei ein Taktsignalanschluss zu jeder der Schieberegistereinheiten mit dem hinzugefügten ersten Pull-down-Modul hinzugefügt wird. Wie in 11 dargestellt, ist ein erster Anschluss des ersten Pull-down-Moduls 44 der Taktblock-Signalanschluss CLKBIN jeder Schieberegistereinheit, ein zweiter Anschluss des ersten Pull-down-Moduls 44 ist mit dem zweiten Anschluss des ersten Ausgangsmoduls 42 verbunden, ein dritter Anschluss des ersten Pull-down-Moduls 44 ist mit dem dritten Anschluss des ersten Ausgangsmoduls 42 verbunden, ein vierter Anschluss des ersten Pull-down-Moduls 44 ist der Tiefpegelsignalanschluss VGLIN der Schieberegistereinheit, und ein fünfter Anschluss des ersten Pull-down-Moduls 44 ist der Taktsignalanschluss CLKIN der Schieberegistereinheit; und das erste Pull-down-Modul 44 ist dazu konfiguriert, ein Tiefpegelsignal, das über den vierten Anschluss desselben empfangen wird, über den zweiten Anschluss bzw. den dritten Anschluss desselben abzugeben, wenn der zweite Anschluss desselben auf einem tiefen Pegel und das Taktblocksignal CLKB auf einem hohen Pegel ist, und das Tiefpegelsignal VGL, das über den vierten Anschluss desselben empfangen wird, über den dritten Anschluss desselben abzugeben, wenn der Taktsignalanschluss CLKIN auf einem hohen Pegel ist.
Wenn die entsprechenden Schieberegistereinheiten in der Gate-Treiber-Vorrichtung jeweils wie die in 11 dargestellte Schieberegistereinheit strukturiert sind, empfängt der Taktsignalanschluss der k-ten (k=1,2,...,N) Schieberegistereinheit in der Gate-Treiber-Vorrichtung das mod((mod((k-1)/4)+2)/4)-te Taktsignal.
Ferner kann die in 11 dargestellte Schieberegistereinheit wie eine in 12 dargestellte Schaltstruktur strukturiert sein. Wie in 12 dargestellt, umfasst das erste Pull-down-Modul 44 einen zweiten Kondensator C2, einen sechsten Transistor T6, einen siebenten Transistor T7, einen achten Transistor T8 und einen neunten Transistor T9; ein erster Pol des sechsten Transistors T6 ist der zweite Anschluss des ersten Pull-down-Moduls 44, ein Gate des sechsten Transistors T6 ist mit dem zweiten Kondensator C2 verbunden, ein zweiter Pol des sechsten Transistors T6 ist der vierte Anschluss des ersten Pull-down-Moduls 44, und ein Anschluss des zweiten Kondensators C2 ohne Verbindung mit dem Gate des sechsten Transistors T6 ist der erste Anschluss des ersten Pull-down-Moduls 44; ein erster Pol des siebenten Transistors T7 ist mit dem Gate des sechsten Transistors T6 verbunden, ein Gate des siebenten Transistors T7 ist der zweite Anschluss des ersten Pull-down-Moduls 44, und ein zweiter Pol des siebenten Transistors T7 ist der vierte Anschluss des ersten Pull-down-Moduls 44; ein erster Pol des achten Transistors T8 ist der dritte Anschluss des ersten Pull-down-Moduls 44, ein Gate des achten Transistors T8 ist mit dem Gate des sechsten Transistors T6 verbunden, und ein zweiter Pol des achten Transistors T8 ist der vierte Anschluss des ersten Pull-down-Moduls 44; ein erster Pol des neunten Transistors T9 ist der dritte Anschluss des ersten Pull-down-Moduls 44, ein Gate des neunten Transistors T9 ist der fünfte Anschluss des ersten Pull-down-Moduls 44, und ein zweiter Pol des neunten Transistors T9 ist der vierte Anschluss des ersten Pull-down-Moduls 44; der sechste Transistor T6 ist dazu konfiguriert, eingeschaltet zu werden, um den zweiten Anschluss des ersten Pull-down-Moduls 44, also den Pull-up-Knoten P, auf den tiefen Pegel herabzusetzen, wenn das Gate desselben auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn das Gate desselben auf einem tiefen Pegel ist; der siebente Transistor T7 ist dazu konfiguriert, eingeschaltet zu werden, um den Pegel am Gate des sechsten Transistors T6 auf den tiefen Pegel herabzusetzen, wenn der zweite Anschluss des ersten Pull-down-Moduls 44, also der Pull-up-Knoten P, auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn der zweite Anschluss des ersten Pull-down-Moduls 44 auf einem tiefen Pegel ist; der achte Transistor T8 ist dazu konfiguriert, eingeschaltet zu werden, um den Ausgangsanschluss GOUT der Schieberegistereinheit auf den tiefen Pegel herabzusetzen, wenn das Gate derselben auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn das Gate derselben auf einem tiefen Pegel ist; und der neunte Transistor T9 ist dazu konfiguriert, eingeschaltet zu werden, um den Ausgangsanschluss GOUT der Schieberegistereinheit auf den tiefen Pegel herabzusetzen, wenn der Taktsignalanschluss CLKIN auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn der Taktsignalanschluss CLKIN auf einem tiefen Pegel ist.
Insbesondere das Gate des sechsten Transistors T6 und das Gate des achten Transistors T8 können nur dann auf dem hohen Pegel sein, wenn der Pull-up-Knoten P auf einem tiefen Pegel ist und der Taktblockanschluss CLKBIN auf einem hohen Pegel ist.
Der Schaltkreis in 12 abgesehen vom ersten Pull-down-Modul 44 ist strukturell gleich dem Schaltkreis in 5, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann.
Wenn beim Vorwärts-Abtasten die entsprechenden Schieberegistereinheiten in der Gate-Treiber-Vorrichtung jeweils das erste Pull-down-Modul umfassen, wird ein Tiefpegelsignal über die mit den entsprechenden Schieberegistereinheiten in der Gate-Treiber-Vorrichtung, abgesehen von den letzten zwei Schieberegistereinheiten, verbundenen Gate-Leitungen nicht von einem Taktsignal am hohen Pegel in der Periode beeinflusst, in der die Gate-Leitungen derselben deaktiviert sind. Wenn beim Rückwärts-Abtasten die entsprechenden Schieberegistereinheiten in der Gate-Treiber-Vorrichtung jeweils das erste Pull-down-Modul umfassen, dann wird ein Tiefpegelsignal über die mit den entsprechenden Schieberegistereinheiten in der Gate-Treiber-Vorrichtung, abgesehen von der ersten Schieberegistereinheit und der zweiten Schieberegistereinheit, verbundenen Gate-Leitungen nicht von einem Taktsignal am hohen Pegel in der Periode beeinflusst, in der die Gate-Leitungen desselben deaktiviert sind.
Wenn die entsprechenden Schieberegistereinheiten in der in 3 dargestellten Gate-Treiber-Vorrichtung gemäß Darstellung in 12 strukturiert sind, sind ihre Zeitdiagramme im Vorwärts-Abtasten noch immer gemäß Darstellung in 6a, und ihre Zeitdiagramme beim Rückwärts-Abtasten sind noch immer gemäß Darstellung in 6b. Wenn die entsprechenden Schieberegistereinheiten in der in 7 dargestellten Gate-Treiber-Vorrichtung gemäß Darstellung in 12 strukturiert sind, sind ihre Zeitdiagramme im Vorwärts-Abtasten noch immer gemäß Darstellung in 8a, und ihre Zeitdiagramme im Rückwärts-Abtasten sind noch immer gemäß Darstellung in 8b. Wenn die entsprechenden Schieberegistereinheiten in der in 9 dargestellten Gate-Treiber-Vorrichtung gemäß Darstellung in 12 strukturiert sind, sind ihre Zeitdiagramme im Vorwärts-Abtasten noch immer gemäß Darstellung in 10a, und ihre Zeitdiagramme im Rückwärts-Abtasten sind noch immer gemäß Darstellung in 10b.
Ein Ausführungsbeispiel der Erfindung schafft eine Gate-Treiber-Vorrichtung gemäß Darstellung in 13 mit N Schieberegistereinheiten, wobei:
Ein Vorwärtswahlsignalanschluss GN-1 der p-ten Schieberegistereinheit ASGp einen Signalausgang durch die (p-2)-tes Schieberegistereinheit ASGp-2 empfängt, wobei p=3,4,...,N, und ein Rückwärtswahlsignalanschluss GN+1 der r-ten Schieberegistereinheit ASGr einen Signalausgang durch die (r+2)-te Schieberegistereinheit ASGr+2 empfängt, wobei r=1,2,...,N-2; ein Vorwärtswahlsignalanschluss GN-1 der ersten Schieberegistereinheit ASG1 ein erstes Initial-Triggersignal STV1 empfängt und ein Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 ein zweites Initial-Triggersignal STV2 empfängt; und wenn N eine gerade Zahl ist, empfängt ein Rückwärtswahlsignalanschluss GN+1 der (N-1)-ten Schieberegistereinheit ASGN-1 das erste Initial-Triggersignal STV1, und ein Rückwärtswahlsignalanschluss GN+1 der N-ten Schieberegistereinheit ASGN empfängt das zweite Initial-Triggersignal STV2; und wenn N eine ungerade Zahl ist, empfängt der Rückwärtswahlsignalanschluss GN+1 der N-ten Schieberegistereinheit ASGN das erste Initial-Triggersignal STV1, und der Rückwärtswahlsignalanschluss GN+1 der (N-1)-ten Schieberegistereinheit ASGN-1 empfängt das zweite Initial-Triggersignal STV2; ein Tiefpegelsignalanschluss VGLIN jeder Schieberegistereinheit empfängt ein Tiefpegelsignal; und ein Reset-Signalanschluss RSTIN jeder Schieberegistereinheit empfängt ein Reset-Signal RST, das nach Beendigung des Abtastens eines vorangehenden Frames und vor dem Start des Abtastens eines aktuellen Frames auf einem hohen Pegel ist und beim Abtasten des aktuellen Frames auf einem tiefen Pegel ist;
Ein Taktblock-Signalanschluss CLKBIN der k-ten Schieberegistereinheit ASGk empfängt ein mod((k-1)/4)-tes Taktsignal CLK mod((k-1)/4), wobei k=1,2,...,N ist; ein Signal, das über einen Rückwärts-Abtastsignalanschluss BWIN jeder Schieberegistereinheit, abgesehen von den letzten zwei Schieberegistereinheiten, empfangen wird, ist gleich dem über den Taktblock-Signalanschluss CLKBIN der auf die Schieberegistereinheit nächstfolgenden Schieberegistereinheit empfangenen Signal, ein Rückwärts-Abtastsignalanschluss BWIN der (N-1)-ten Schieberegistereinheit ASGN-1 empfängt ein mod((mod((N-2)/4)+2)/4)-tes Taktsignal CLK mod((mod((N-2)/4)+2)/4), und ein Rückwärts-Abtastsignalanschluss BWIN der N-ten Schieberegistereinheit ASGN empfängt ein mod((mod((N-1)/4)+2)/4)-tes Taktsignal CLK mod((mod((N-1)/4)+2)/4); wenn das nullte Taktsignal auf einem hohen Pegel ist, ist das zweite Taktsignal CLK2 auf einem tiefen Pegel, und wenn das zweite Taktsignal CLK2 auf einem hohen Pegel ist, ist das nullte Taktsignal CLK0 auf einem tiefen Pegel; wenn das erste Taktsignal CLK1 auf einem hohen Pegel ist, ist das dritte Taktsignal CLK3 auf einem tiefen Pegel, und wenn das dritte Taktsignal CLK3 auf einem hohen Pegel ist, ist das erste Taktsignal CLK1 auf einem tiefen Pegel; und eine Periode, in der das n-te Taktsignal CLKn auf einem hohen Pegel ist, überlappt sich mit einer Periode, in der das (n+1)-te Taktsignal CLKn+1 auf einem hohen Pegel ist, um eine Zeitdauer nicht unter einer zweiten festgelegten Zeitdauer, wobei n=0,1 ,2,3, und wenn n+1>3, ist das (n+1)-te Taktsignal CLKn+1 ein mod((n+1)/4)-tes Taktsignal CLK mod((n+1)/4); und
Wenn im Rückwärts-Abtasten N eine ungerade Zahl ist, überlappt sich eine Periode, in der das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist, mit der Periode, in der das mod((mod((N-1)/4)+2)/4)-te Taktsignal CLK mod((mod((N-1)/4)+2)/4) auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der N-ten Schieberegistereinheit ASGN auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-1)/4)+2)/4)-ten Taktsignals CLK mod((mod((N-1)/4)+2)/4); und eine Periode, in der das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das mod((mod((N-2)/4)+2)/4)-te Taktsignal CLK mod((mod((N-2)/4)+2)/4) auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit ASGN-1 auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-2)/4)+2)/4)-ten Taktsignals CLK mod((mod((N-2)/4)+2)/4); und wenn N eine gerade Zahl ist, überlappt sich die Periode, in der das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist, mit der Periode, in der das mod((mod((N-2)/4)+2)/4)-te Taktsignal CLK mod((mod((N-2)/4)+2)/4) auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, um das Gate des Transistors der Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit ASGN-1 auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-2)/4)+2)/4)-ten Taktsignals CLK mod((mod((N-2)/4)+2)/4), und die Periode, in der das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das mod((mod((N-1)/4)+2)/4)-te Taktsignal CLK mod((mod((N-1)/4)+2)/4) auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, um das Gate des Transistors der Treiber-Gate-Leitung in der N-ten Schieberegistereinheit ASGN auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-1)/4)+2)/4)-ten Taktsignals CLK mod((mod((N-1)/4)+2)/4).
Die entsprechenden Schieberegistereinheiten in der in 13 dargestellten Gate-Treiber-Vorrichtung können jeweils wie die in 5 dargestellte Schieberegistereinheit strukturiert sein, oder sie können wie die in 12 dargestellte Schieberegistereinheit strukturiert sein. Wenn die entsprechenden Schieberegistereinheiten in der in 13 dargestellten Gate-Treiber-Vorrichtung jeweils wie die in 12 dargestellte Schieberegistereinheit strukturiert sein können, umfassen die entsprechenden Schieberegistereinheiten zusätzlich einen Taktsignalanschluss. Unabhängig davon, ob die entsprechenden Schieberegistereinheiten in der in 13 dargestellten Gate-Treiber-Vorrichtung jeweils wie die in 5 dargestellte Schieberegistereinheit strukturiert sind oder wie die in 12 dargestellte Schieberegistereinheit strukturiert sind, sind sämtliche ihrer Zeitdiagramme im Vorwärts-Abtasten gleich, und sämtliche ihrer Zeitdiagramme im Rückwärts-Abtasten sind ebenfalls gleich.
Die operativen Bedingungen der in 13 dargestellten Gate-Treiber-Vorrichtung beim Vorwärts-Abtasten und beim Rückwärts-Abtasten werden nachstehend exemplarisch beschrieben, wobei die jeweiligen Schieberegistereinheiten in der in 13 dargestellten Gate-Treiber-Vorrichtung jeweils wie die in 5 dargestellte Schieberegistereinheit strukturiert sind. Ein operatives Zeitdiagramm der in 13 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten ist wie in 14a dargestellt, wobei 14a ein operatives Zeitdiagramm nur der ersten vier Schieberegistereinheiten in den Gate-Schieberegistereinheiten in der Gate-Treiber-Vorrichtung darstellt, und 14b stellt ein operatives Zeitdiagramm nur der letzten vier Schieberegistereinheiten in den Gate-Schieberegistereinheiten in der Gate-Treiber-Vorrichtung dar. Ein operatives Zeitdiagramm der in 13 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten ist wie in 14b dargestellt. Es wird angenommen, dass N Schieberegistereinheiten in der in 13 dargestellten Gate-Treiber-Vorrichtung enthalten sind, und ein Funktionsprinzip der Gate-Treiber-Vorrichtung wird nachstehend exemplarisch beschrieben, wobei N ein ganzzahliges Vielfaches von 4 ist. Ein Funktionsprinzip der Gate-Treiber-Vorrichtung, wobei N eine Ganzzahl - aber kein ganzzahliges Vielfaches von 4 - ist, ist gleich dem Funktionsprinzip der Gate-Treiber-Vorrichtung, bei der N ein ganzzahliges Vielfaches von 4 ist, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann.
In 14a ist in einer ersten Periode der ersten Schieberegistereinheit ASG1 das erste Initial-Triggersignal STV1, das über den Vorwärtswahlsignalanschluss GN-1 derselben empfangen wurde, auf einem hohen Pegel, und der erste Transistor T1 in der ersten Schieberegistereinheit ASG1 ist eingeschaltet, und inzwischen ist der Vorwärts-Abtastsignalanschluss FW, der über den Vorwärts-Abtastsignalanschluss FWIN derselben empfangen wird, auf einem hohen Pegel (der Vorwärts-Abtastsignalanschluss FW ist in 14a immer auf einem hohen Pegel), so dass der erste Kondensator C1 in der ersten Schieberegistereinheit ASG1 anfängt geladen zu werden, und wenn der erste Kondensator C1 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der ersten Schieberegistereinheit ASG1, also der fünfte Transistor T5, eingeschaltet werden kann, wird der fünfte Transistor T5 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der ersten Schieberegistereinheit ASG1 empfangene Signal, also das nullte Taktsignal CLK0, wird vom Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 über den fünften Transistor T5 abgegeben, und in der ersten Periode der ersten Schieberegistereinheit ASG1 ist das nullte Taktsignal CLK0 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 ein Tiefpegelsignal abgibt; und wenn das nullte Taktsignal CLK0 vom Tiefpegel auf den Hochpegel wechselt, geht die erste Schieberegistereinheit ASG1 von der ersten Periode auf eine zweite Periode über.
Ein Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 14a in einer zweiten Periode ist gleich dem Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 8a in der zweiten Periode; und ein Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 14a in einer dritten Periode ist gleich dem Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 8a in der dritten Periode.
In 14a ist in einer ersten Periode der zweiten Schieberegistereinheit ASG2 das zweite Initial-Triggersignal STV2, das über den Vorwärtswahlsignalanschluss GN-1 derselben empfangen wird, auf einem hohen Pegel, und der erste Transistor T1 in der zweiten Schieberegistereinheit ASG2 ist eingeschaltet, und inzwischen ist der Vorwärts-Abtastsignalanschluss FW, der über den Vorwärts-Abtastsignalanschluss FWIN derselben empfangen wird, auf einem hohen Pegel (der Vorwärts-Abtastsignalanschluss FW ist in 14a immer auf einem hohen Pegel), so dass der erste Kondensator C1 in der zweiten Schieberegistereinheit ASG2 anfängt geladen zu werden, und wenn der erste Kondensator C1 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der zweiten Schieberegistereinheit ASG2, also der fünfte Transistor T5, eingeschaltet werden kann, wird der fünfte Transistor T5 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der zweiten Schieberegistereinheit ASG2 empfangene Signal, also das erste Taktsignal CLK1, wird vom Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 über den fünften Transistor T5 abgegeben, und in der ersten Periode der zweiten Schieberegistereinheit ASG2 ist das erste Taktsignal CLK1 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 ein Tiefpegelsignal abgibt; und wenn das erste Taktsignal CLK1 vom Tiefpegel auf den Hochpegel wechselt, geht die zweite Schieberegistereinheit ASG2 von der ersten Periode auf eine zweite Periode über.
Ein Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 14a in einer zweiten Periode ist gleich dem Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 8a in der zweiten Periode; und ein Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 14a in einer dritten Periode ist gleich dem Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 8a in der dritten Periode.
Wenn in 14a in einer ersten Periode der q-ten (q=3,4,...,N) Schieberegistereinheit ASGq der Ausgangsanschluss GOUTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2, der über den Vorwärtswahlsignalanschluss GN-1 derselben empfangen wird, auf einem hohen Pegel ist (wenn das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GoutTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2 ein Hochpegelsignal ab) und das über den Vorwärts-Abtastsignalanschluss FWIN derselben empfangene Vorwärts-Abtastsignal FW auf einem hohen Pegel ist (das Vorwärts-Abtastsignal FW ist in 14a immer auf einem hohen Pegel), wird der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq geladen, und wenn der erste Kondensator C1 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der q-ten Schieberegistereinheit ASGq, also der fünfte Transistor T5, eingeschaltet werden kann, wird der fünfte Transistor T5 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der q-ten Schieberegistereinheit ASGq empfangene Signal, also das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4), wird vom Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq über den fünften Transistor T5 abgegeben, und in der ersten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal abgibt.
Ein Funktionsprinzip der q-ten (q=3,4,... ,N) Schieberegistereinheit ASGq in 14a in einer zweiten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 8a in der zweiten Periode; und ein Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 14a in einer dritten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 8a in der dritten Periode.
Wenn in 14a in jeder der Schieberegistereinheiten der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist auf einem hohen Pegel), empfängt das Gate des fünften Transistors T5 darin ein Tiefpegelsignal, so dass der fünfte Transistor T5 ausgeschaltet wird, und die mit jeder Schieberegistereinheit verbundene Gate-Leitung empfängt auch ein Tiefpegelsignal, um damit den Einfluss eines Restsignals nach dem Ende des Abtastens des vorangehenden Frames auf den nachfolgenden Frame zu eliminieren.
Insbesondere die erste Periode, die zweite Periode und die dritte Periode der q-ten Schieberegistereinheit ASGq sind Perioden, in denen die mit der q-ten Schieberegistereinheit ASGq verbundene Gate-Leitung aktiviert ist.
Ein Funktionsprinzip der N-ten (N ist ein ganzzahliges Vielfaches von 4) Schieberegistereinheit ASGN in 14b in einer ersten Funktionsperiode ist gleich dem Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 8b in der ersten Funktionsperiode; und ein Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 14b in einer zweiten Funktionsperiode ist gleich dem Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 8b in der zweiten Funktionsperiode.
In 14b ist in der dritten Periode der N-ten Schieberegistereinheit ASGN das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel, so dass der zweite Transistor T2 in der N-ten Schieberegistereinheit ASGN ausgeschaltet wird, doch infolge der Speicherfunktion des ersten Kondensators C1 in der N-ten Schieberegistereinheit ASGN ist der fünfte Transistor T5 in der N-ten Schieberegistereinheit ASGN noch immer eingeschaltet, und da das dritte Taktsignal CLK3 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN ein Tiefpegelsignal ab, wenn der Vorwärtswahlsignalanschluss GN-1 der N-ten Schieberegistereinheit ASGN ein Hochpegelsignal empfängt und der Vorwärts-Abtastsignalanschluss FWIN derselben ein Tiefpegelsignal empfängt, das heißt, wenn der Ausgangsanschluss GOUTN-2 der (N-2)-ten Schieberegistereinheit ASGN-2 ein Hochpegelsignal abgibt (wenn das erste Taktsignal CLK1 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTN-2 der (N-2)-ten Schieberegistereinheit ASGN-2 ein Hochpegelsignal ab) und das Vorwärtswahlsignal FW auf einem tiefen Pegel ist (das Vorwärtswahlsignal FW in 14b ist immer auf einem tiefen Pegel), wird der erste Kondensator C1 in der N-ten Schieberegistereinheit ASGN entladen, und wenn er entladen wird, bis die Spannung am Gate des fünften Transistors T5 in der N-ten Schieberegistereinheit ASGN unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann, wird der fünfte Transistor T5 in der N-ten Schieberegistereinheit ASGN ausgeschaltet, und die dritte Periode der N-ten Schieberegistereinheit ASGN endet, wobei die erste Periode, die zweite Periode und die dritte Periode der N-ten Schieberegistereinheit ASGN Perioden sind, in denen die mit der N-ten Schieberegistereinheit ASGN verbundene Gate-Leitung aktiviert ist.
Ein Funktionsprinzip der (N-1)-ten (N ist ein ganzzahliges Vielfaches von 4) Schieberegistereinheit ASGN-1 in 14b in einer ersten Funktionsperiode ist gleich dem Funktionsprinzip der N-1)-ten Schieberegistereinheit ASGN-1 in 8b in der ersten Funktionsperiode; und ein Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 14b in einer zweiten Funktionsperiode ist gleich dem Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 8b in der zweiten Funktionsperiode.
In 14b ist in einer dritten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 das erste Initial-Triggersignal STV1 auf einem tiefen Pegel, so dass der zweite Transistor T2 in der (N-1)-ten Schieberegistereinheit ASGN-1 ausgeschaltet wird, doch infolge der Speicherfunktion des ersten Kondensators C1 in der (N-1)-ten Schieberegistereinheit ASGN-1 ist der fünfte Transistor T5 in der (N-1)-ten Schieberegistereinheit ASGN-1 noch immer eingeschaltet, und da das zweite Taktsignal CLK2 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Tiefpegelsignal ab, wenn der Vorwärtswahlsignalanschluss GN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Hochpegelsignal empfängt und der Vorwärts-Abtastsignalanschluss FWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUTN-3 der (N-3)-ten Schieberegistereinheit ASGN-3 gibt ein Hochpegelsignal ab (wenn das nullte Taktsignal CLK0 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTN-3 der (N-3)-ten Schieberegistereinheit ASGN-3 ein Hochpegelsignal ab) und das Vorwärtswahlsignal FW ist auf einem tiefen Pegel (das Vorwärtswahlsignal FW ist in 14b immer auf einem tiefen Pegel), der erste Kondensator C1 in der (N-1)-ten Schieberegistereinheit ASGN-1 wird entladen, und wenn er entladen wird, bis die Spannung am Gate des fünften Transistors T5 in der (N-1)-ten Schieberegistereinheit ASGN-1 unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann, wird der fünfte Transistor T5 in der (N-1)-ten Schieberegistereinheit ASGN-1 ausgeschaltet, und die dritte Periode der (N-1)-ten Schieberegistereinheit ASGN-1 endet, wobei die erste Periode, die zweite Periode und die dritte Periode der (N-1)-ten Schieberegistereinheit ASGN-1 Perioden sind, in denen die mit der (N-1)-ten Schieberegistereinheit ASGN-1 verbundene Gate-Leitung aktiviert ist.
Ein Funktionsprinzip der q-ten (q=1 ,2,3,4,... ,N-2, wobei N ein ganzzahliges Vielfaches ist) Schieberegistereinheit ASGq in 14b in einer ersten Funktionsperiode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 8b in der ersten Funktionsperiode; und ein Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 14b in einer zweiten Funktionsperiode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 8b in der zweiten Funktionsperiode.
In 14b ist in einer dritten Periode der q-ten Schieberegistereinheit ASGq das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem tiefen Pegel, und der zweite Transistor T2 in der q-ten Schieberegistereinheit ASGq wird ausgeschaltet, doch infolge der Speicherfunktion des ersten Kondensators C1 in der q-ten Schieberegistereinheit ASGq ist der fünfte Transistor T5 in der q-ten Schieberegistereinheit ASGq noch immer eingeschaltet, und da das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal ab, und wenn der Vorwärtswahlsignalanschluss GN-1 der q-ten Schieberegistereinheit ASGq ein Hochpegelsignal empfängt und der Vorwärts-Abtastsignalanschluss FWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2 gibt ein Hochpegelsignal ab (wenn das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2 ein Hochpegelsignal ab) und das Vorwärtswahlsignal FW ist auf einem tiefen Pegel (das Vorwärtswahlsignal FW ist in 14b zu diesem Zeitpunkt immer auf einem tiefen Pegel), der erste Kondensator C1 in der q-ten Schieberegistereinheit ASGq wird entladen, und wenn er entladen wird, bis die Spannung am Gate des fünften Transistors T5 in der q-ten Schieberegistereinheit ASGq unter der Spannung ist, bei der der fünfte Transistor T5 eingeschaltet werden kann, wird der fünfte Transistor T5 in der q-ten Schieberegistereinheit ASGq ausgeschaltet, und die dritte Periode der q-ten Schieberegistereinheit ASGq endet.
Da in 14b das über den Vorwärtswahlsignalanschluss GN-1 der ersten SchieberegistereinheitASG1 empfangene Signal das erste Initial-Triggersignal STV1 ist, das auf einem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Vorwärtswahlsignalanschluss GN-1 der ersten Schieberegistereinheit ASG1 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der erste Transistor T1 in der ersten Schieberegistereinheit ASG1 nicht eingeschaltet werden kann, so dass der erste Kondensator C1 in der ersten Schieberegistereinheit ASG1 nicht über den ersten Transistor T1 entladen werden kann, so dass der fünfte Transistor T5 in der ersten Schieberegistereinheit ASG1 nicht ausgeschaltet werden kann; und vom fünften Transistor T5 in der ersten Schieberegistereinheit ASG1 kann das Signal am Gate derselben (d.h. das im ersten Kondensator C1 gespeicherte Signal) über den dritten Transistor T3 in der ersten Schieberegistereinheit ASG1 abgegeben werden, um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der ersten Schieberegistereinheit ASG1 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der vierte Transistor T4 in der ersten Schieberegistereinheit ASG1 eingeschaltet, so dass die mit der ersten Schieberegistereinheit ASG1 verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der ersten Schieberegistereinheit ASG1 erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Da in 14b das über den Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 empfangene Signal das zweite Initial-Triggersignal STV2 ist, das auf einem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der erste Transistor T1 in der zweiten Schieberegistereinheit ASG2 nicht eingeschaltet werden kann, so dass der erste Kondensator C1 in der zweiten Schieberegistereinheit ASG2 nicht über den ersten Transistor T1 entladen werden kann, so dass der fünfte Transistor T5 in der zweiten Schieberegistereinheit ASG2 nicht ausgeschaltet werden kann; und vom fünften Transistor T5 in der zweiten Schieberegistereinheit ASG2 kann das Signal am Gate derselben (d.h. das im ersten Kondensator C1 gespeicherte Signal) über den dritten Transistor T3 in der zweiten Schieberegistereinheit ASG2 abgegeben werden, um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der zweiten Schieberegistereinheit ASG2 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der vierte Transistor T4 in der zweiten Schieberegistereinheit ASG2 eingeschaltet, so dass die mit der zweiten Schieberegistereinheit verbundene Gate-Leitung ASG2 ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der zweiten Schieberegistereinheit ASG2 nur dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Wenn in 14b in jeder der Schieberegistereinheiten der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist auf einem hohen Pegel), empfängt das Gate des fünften Transistors T5 darin ein Tiefpegelsignal so dass der fünfte Transistor T5 ausgeschaltet wird, und die mit jeder Schieberegistereinheit verbundene Gate-Leitung empfängt auch ein Tiefpegelsignal, um damit einen Einfluss eines Restsignals nach dem Ende des Abtastens des vorangehenden Frames auf den nachfolgenden Frame zu eliminieren.
Insbesondere die erste Periode, die zweite Periode und die dritte Periode der q-ten Schieberegistereinheit ASGq sind Perioden, in denen die mit der q-ten Schieberegistereinheit ASGq verbundene Gate-Leitung aktiviert ist.
Zudem kann dasselbe Signal als erstes Initial-Triggersignal und zweites Initial-Triggersignal verwendet werden, die von der in 13 dargestellten Gate-Treiber-Vorrichtung benutzt werden, und zu diesem Zeitpunkt ist eine Struktur der Gate-Treiber-Vorrichtung so wie in 15 dargestellt. Die Struktur der in 15 dargestellten Gate-Treiber-Vorrichtung unterscheidet sich von der Struktur der in 13 dargestellten Gate-Treiber-Vorrichtung nur darin, dass der Vorwärtswahlsignalanschluss GN-1 in der ersten Schieberegistereinheit ASG1 in der in 13 dargestellten Gate-Treiber-Vorrichtung das erste Initial-Triggersignal STV1 empfängt, der Vorwärtswahlsignalanschluss GN-1 in der zweiten Schieberegistereinheit ASG2 das zweite Initial-Triggersignal STV2 empfängt, der Rückwärtswahlsignalanschluss GN+1 in der (N-1)-ten Schieberegistereinheit ASGN-1 das erste Initial-Triggersignal STV1 empfängt und der Rückwärtswahlsignalanschluss GN+1 in der N-ten Schieberegistereinheit ASGN das zweite Initial-Triggersignal STV2 empfängt; und der Vorwärtswahlsignalanschluss GN-1 in der ersten Schieberegistereinheit ASG1, der Vorwärtswahlsignalanschluss GN-1 in der zweiten Schieberegistereinheit ASG2, der Rückwärtswahlsignalanschluss GN+1 in der (N-1)-ten Schieberegistereinheit ASGN-1 und der Rückwärtswahlsignalanschluss GN+1 in der N-ten Schieberegistereinheit ASGN in der in 15 dargestellten Gate-Treiber-Vorrichtung empfangen alle dasselbe Signal, d. h. ein Initial-Triggersignal STV.
Die Zahl N der Schieberegistereinheiten in der in 15 dargestellten Gate-Treiber-Vorrichtung ist ebenfalls ein ganzzahliges Vielfaches von 4, womit das Abtasten von der ersten Schieberegistereinheit ASG1 zur N-ten Schieberegistereinheit ASGN im Vorwärts-Abtasten sowie das Abtasten von der N-ten Schieberegistereinheit ASGN zur ersten Schieberegistereinheit ASG1 im Rückwärts-Abtasten sichergestellt werden kann, um zu verhindern, dass das Abtasten gleichzeitig von der ersten Schieberegistereinheit ASG1 und der (N-1)-ten Schieberegistereinheit ASGN-1 und/oder das Abtasten gleichzeitig von der zweiten Schieberegistereinheit ASG2 und der N-ten Schieberegistereinheit ASGN gestartet wird.
Die entsprechenden Schieberegistereinheiten in der in 15 dargestellten Gate-Treiber-Vorrichtung können jeweils wie die in 5 dargestellte Schieberegistereinheit strukturiert sein oder können wie die in 12 dargestellte Schieberegistereinheit strukturiert sein oder können alternativ wie eine Schieberegistereinheit in einer anderen Struktur ausgeführt sein. Die Schieberegistereinheiten in der Gate-Treiber-Vorrichtung sind so lange nicht in ihrer Struktur eingeschränkt, als das Abtasten mit dem in 15 dargestellten Verbindungsplan durchgeführt werden kann.
Die operativen Zeitgaben der in 15 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten und Rückwärts-Abtasten werden nachstehend exemplarisch beschrieben, wobei die jeweiligen Schieberegistereinheiten in der in 15 dargestellten Gate-Treiber-Vorrichtung jeweils wie die in 5 dargestellte Schieberegistereinheit strukturiert sind. 16a illustriert ein operatives Zeitdiagramm der in 15 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten, und 16b illustriert ein operatives Zeitdiagramm der in 15 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten.
Im Vorwärts-Abtasten durch die in 15 dargestellte Gate-Treiber-Vorrichtung (vgl. das Zeitdiagramm in 16a) ist ein Funktionsprinzip der m-ten (m=1,2,...,N) Schieberegistereinheit darin gleich dem Funktionsprinzip der m-ten Schieberegistereinheit in der in 14a dargestellten Gate-Treiber-Vorrichtung, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann. Im Rückwärts-Abtasten durch die in 15 dargestellten Gate-Treiber-Vorrichtung (vgl. das Zeitdiagramm in 16b) ist ein Funktionsprinzip der m-ten Schieberegistereinheit darin gleich dem Funktionsprinzip der m-ten Schieberegistereinheit in der in 14b dargestellten Gate-Treiber-Vorrichtung, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann.
Ein Ausführungsbeispiel der Erfindung schafft eine Gate-Treiber-Vorrichtung gemäß Darstellung in 17 einschließlich N Schieberegistereinheiten, wobei gilt:
Ein Vorwärtswahlsignalanschluss GN-1 der p-ten Schieberegistereinheit ASGp empfängt einen Signalausgang durch die (p-2)-te Schieberegistereinheit ASGp-2, wobei p=3,4,...,N, und ein Rückwärtswahlsignalanschluss GN+1 der r-ten Schieberegistereinheit ASGr empfängt einen Signalausgang durch die (r+2)-te Schieberegistereinheit ASGr+2, wobei r=1,2,...,N-2; ein Vorwärtswahlsignalanschluss GN-1 der ersten Schieberegistereinheit ASG1 empfängt ein erstes Initial-Triggersignal STV1, und ein Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 empfängt ein zweites Initial-Triggersignal STV2; und wenn N eine gerade Zahl ist, dann empfängt ein Rückwärtswahlsignalanschluss GN+1 der (N-1)-ten Schieberegistereinheit ASGN-1 das erste Initial-Triggersignal STV1, und ein Rückwärtswahlsignalanschluss GN+1 der N-ten Schieberegistereinheit ASGN empfängt das zweite Initial-Triggersignal STV2; und wenn N eine ungerade Zahl ist, dann empfängt der Rückwärtswahlsignalanschluss GN+1 der N-ten Schieberegistereinheit ASGN das erste Initial-Triggersignal STV1, und der Rückwärtswahlsignalanschluss GN+1 der (N-1)-ten Schieberegistereinheit ASGN-1 empfängt das zweite Initial-Triggersignal STV2; und ein Taktblock-Signalanschluss CLKBIN der k-ten Schieberegistereinheit ASGk empfängt ein mod((k-1)/4)-tes Taktsignal CLKmod((k-1)/4), wobei k=1,2, ... , N;
Ein Reset-Signalanschluss RSTIN jeder Schieberegistereinheit empfängt ein Reset-Signal RST, das nach Beendigung des Abtastens eines vorangehenden Frames und vor dem Start des Abtastens eines aktuellen Frames auf einem hohen Pegel ist und beim Abtasten des aktuellen Frames auf einem tiefen Pegel ist; und ein Initial-Trigger-Signalanschluss STVIN jeder Schieberegistereinheit in der Gate-Treiber-Vorrichtung empfängt das erste Initial-Triggersignal STV1 oder das zweite Initial-Triggersignal STV2; wenn das Reset-Signal RST auf einem hohen Pegel ist, sind das erste Initial-Triggersignal STV1 und das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel, wenn das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist, ist das Reset-Signal RST auf einem tiefen Pegel, und wenn das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist, ist das Reset-Signal RST auf einem tiefen Pegel; und in der in 17 dargestellten Gate-Treiber-Vorrichtung empfangen die Initial-Trigger-Signalanschlüsse STVINs der jeweiligen Schieberegistereinheiten das erste Initial-Triggersignal STV1;
Im Vorwärts-Abtasten durch die in 17 dargestellte Gate-Treiber-Vorrichtung sind die entsprechenden Schieberegistereinheiten jeweils dazu konfiguriert, ein Gate eines Transistors einer Treiber-Gate-Leitung darin durch ein Hochpegelsignal zu laden, das von einem Vorwärts-Abtastsignalanschluss FWIN empfangen wird, bis der Transistor stabil eingeschaltet ist, wenn der Vorwärtswahlsignalanschluss GN-1 ein Hochpegelsignal empfängt und der Vorwärts-Abtastsignalanschluss FWIN das Hochpegelsignal empfängt; das über den Taktblock-Signalanschluss CLKBIN empfangene Signal abzugeben, nachdem der Transistor stabil eingeschaltet ist; und das Gate des Transistors der Treiber-Gate-Leitung darin durch ein Tiefpegelsignal zu entladen, das über einen Rückwärts-Abtastsignalanschluss BWIN empfangen wird, bis der Transistor stabil ausgeschaltet ist, wenn der Rückwärtswahlsignalanschluss GN+1 ein Hochpegelsignal empfängt und der Rückwärts-Abtastsignalanschluss BWIN das Tiefpegelsignal empfängt;
Im Rückwärts-Abtasten durch die in 17 dargestellte Gate-Treiber-Vorrichtung sind die entsprechenden Schieberegistereinheiten jeweils dazu konfiguriert, das Gate des Transistors der Treiber-Gate-Leitung darin durch ein Hochpegelsignal über den Rückwärts-Abtastsignalanschluss BWIN zu laden, bis der Transistor stabil eingeschaltet ist, wenn der Rückwärtswahlsignalanschluss GN+1 ein Hochpegelsignal empfängt und der Rückwärts-Abtastsignalanschluss BWIN das Hochpegelsignal empfängt; das über den Taktblock-Signalanschluss CLKBIN empfangene Signal abzugeben, nachdem der Transistor stabil eingeschaltet ist; und das Gate des Transistors der Treiber-Gate-Leitung darin durch ein Tiefpegelsignal über den Vorwärts-Abtastsignalanschluss FWIN zu entladen, bis der Transistor stabil ausgeschaltet ist, wenn der Vorwärtswahlsignalanschluss GN-1 ein Hochpegelsignal empfängt und der Vorwärts-Abtastsignalanschluss FWIN das Tiefpegelsignal empfängt; und
Die entsprechenden Schieberegistereinheiten in der in 17 dargestellten Gate-Treiber-Vorrichtung sind jeweils dazu konfiguriert, das Potential am Gate des Transistors der Treiber-Gate-Leitung darin durch das über den Initial-Trigger-Signalanschluss STVIN empfangene Signal herabzusetzen und das Signal über den Initial-Trigger-Signalanschluss STVIN abzugeben, wenn der Reset-Signalanschluss RSTIN auf einem hohen Pegel ist.
Die entsprechenden Schieberegistereinheiten in der in 17 dargestellten Gate-Treiber-Vorrichtung können jeweils wie die in 18 dargestellte Schieberegistereinheit strukturiert sein oder können natürlich wie eine Schieberegistereinheit in einer anderen Struktur ausgeführt sein, und die Schieberegistereinheiten in der Gate-Treiber-Vorrichtung sind so lange nicht in ihrer Struktur eingeschränkt, solange das Abtasten mit dem in 17 dargestellten Verbindungsplan durchgeführt werden kann. Die in 18 dargestellte Schieberegistereinheit umfasst ein zweites Treibermodul 181, ein zweites Ausgangsmodul 182 und ein zweites Resetmodul 183, wobei gilt:
Ein erster Anschluss des zweiten Treibermoduls 181 ist der Vorwärts-Abtastsignalanschluss FWIN der Schieberegistereinheit, ein zweiter Anschluss des zweiten Treibermoduls 181 ist der Vorwärtswahlsignalanschluss GN-1 der Schieberegistereinheit, ein dritter Anschluss des zweiten Treibermoduls 181 ist der Rückwärts-Abtastsignalanschluss BWIN der Schieberegistereinheit, ein vierter Anschluss des zweiten Treibermoduls 181 ist der Rückwärtswahlsignalanschluss GN+1 der Schieberegistereinheit, und ein fünfter Anschluss des zweiten Treibermoduls 181 ist mit einem zweiten Anschluss des zweiten Ausgangsmoduls 182 verbunden; ein erster Anschluss des zweiten Ausgangsmoduls 182 ist der Taktblock-Signalanschluss CLKBIN der Schieberegistereinheit, und ein dritter Anschluss des zweiten Ausgangsmoduls 182 ist der Ausgangsanschluss GOUT der Schieberegistereinheit; und ein erster Anschluss des zweiten Resetmoduls 183 ist mit dem zweiten Anschluss des zweiten Ausgangsmoduls 182 verbunden, ein zweiter Anschluss des zweiten Resetmoduls 183 ist der Reset-Signalanschluss RSTIN der Schieberegistereinheit, ein dritter Anschluss des zweiten Resetmoduls 183 ist der Initial-Trigger-Signalanschluss STVIN der Schieberegistereinheit, und ein vierter Anschluss des zweiten Resetmoduls 183 ist der dritte Anschluss des zweiten Ausgangsmoduls 182, wobei ein Knoten, wo der fünfte Anschluss des zweiten Treibermoduls 181, der zweite Anschluss des zweiten Ausgangsmoduls 182 und der erste Anschluss und der dritte Anschluss des zweiten Resetmoduls 183 verbunden sind, ein Pull-up-Knoten P ist;
Das zweite Treibermodul 181 ist dazu konfiguriert, das über den Vorwärts-Abtastsignalanschluss FWIN durch seinen fünften Anschluss empfangene Signal abzugeben, wenn der Vorwärtswahlsignalanschluss GN-1 auf einem hohen Pegel ist; und das über den Rückwärts-Abtastsignalanschluss BWIN durch seinen fünften Anschluss empfangene Signal abzugeben, wenn der Rückwärtswahlsignalanschluss GN+1 auf einem hohen Pegel ist;
Das zweite Resetmodul 183 ist dazu konfiguriert, das über den Initial-Trigger-Signalanschluss STVIN der Schieberegistereinheit empfangene Signal durch den ersten Anschluss bzw. den vierten Anschluss derselben abzugeben, wenn der Reset-Signalanschluss RSTIN auf einem hohen Pegel ist; und
Der zweite Ausgangsmodul 182 ist dazu konfiguriert, nach Empfang eines Hochpegelsignals durch seinen zweiten Anschluss das Hochpegelsignal zu speichern und das über den Taktblock-Signalanschluss CLKBIN empfangene Signal durch den Ausgangsanschluss GOUT der Schieberegistereinheit abzugeben; und nach Empfang eines Tiefpegelsignal durch seinen zweiten Anschluss das Tiefpegelsignal zu speichern, ohne das über den Taktblock-Signalanschluss CLKBIN empfangene Signal durch den Ausgangsanschluss GOUT der Schieberegistereinheit abzugeben.
Zudem kann das zweite Treibermodul 181 in 18 gemäß Darstellung in 19 strukturiert sein, wobei das zweite Treibermodul 181 einen zehnten Transistor T10 und einen elften Transistor T11 umfasst; ein erster Pol des zehnten Transistors T10 der erste Anschluss des zweiten Treibermoduls 181 ist, ein Gate des zehnten Transistors T10 der zweite Anschluss des zweiten Treibermoduls 181 ist und ein zweiter Pol des zehnten Transistors T10 der fünfte Anschluss des zweiten Treibermoduls 181 ist; ein erster Pol des elften Transistors T11 der fünfte Anschluss des zweiten Treibermoduls 181 ist, ein Gate des elften Transistors T11 der vierte Anschluss des zweiten Treibermoduls 181 ist und ein zweiter Pol des elften Transistors T11 der dritte Anschluss des zweiten Treibermoduls 181 ist; wobei der zehnte Transistor T10 dazu konfiguriert ist, eingeschaltet zu werden, um das über den Vorwärts-Abtastsignalanschluss FWIN empfangene Signal auf den fünften Anschluss des zweiten Treibermoduls 181 zu übertragen, wenn der Vorwärtswahlsignalanschluss GN-1 auf einem hohen Pegel ist; und ausgeschaltet zu werden, ohne das über den Vorwärts-Abtastsignalanschluss FWIN empfangene Signal weiter auf den fünften Anschluss des zweiten Treibermoduls 181 zu übertragen, wenn der Vorwärtswahlsignalanschluss GN-1 auf einem tiefen Pegel ist; und wobei der elfte Transistor T11 dazu konfiguriert ist, eingeschaltet zu werden, um das über den Rückwärts-Abtastsignalanschluss BWIN empfangene Signal auf den fünften Anschluss des zweiten Treibermoduls 181 zu übertragen, wenn der Rückwärtswahlsignalanschluss GN+1 auf einem hohen Pegel ist; und ausgeschaltet zu werden, ohne das Signal weiter über den Rückwärts-Abtastsignalanschluss BWIN auf den fünften Anschluss des zweiten Treibermoduls 181 zu übertragen, wenn der Rückwärtswahlsignalanschluss GN+1 auf einem tiefen Pegel ist.
Ferner kann das zweite Resetmodul 183 in 18 gemäß Darstellung in 19 strukturiert sein, wobei das zweite Resetmodul 183 einen zwölften Transistor T12 und einen dreizehnten Transistor T13 umfasst; ein erster Pol des zwölften Transistors T12 der erste Anschluss des zweiten Resetmoduls 183 ist, ein Gate des zwölften Transistors T12 der zweite Anschluss des zweiten Resetmoduls 183 ist, ein zweiter Pol des zwölften Transistors T12 der dritte Anschluss des zweiten Resetmoduls 183 ist; ein erster Pol des dreizehnten Transistors T13 der dritte Anschluss des zweiten Resetmoduls 183 ist, ein Gate des dreizehnten Transistors T13 der zweite Anschluss des zweiten Resetmoduls 183 ist und ein zweiter Pol des dreizehnten Transistors T13 der vierte Anschluss des zweiten Resetmoduls 183 ist; wobei der zwölfte Transistor T12 dazu konfiguriert ist, eingeschaltet zu werden, um das über den Initial-Trigger-Signalanschluss STVIN der Schieberegistereinheit empfangene Signal zum ersten Anschluss des zweiten Resetmoduls 183 zu übertragen, wenn der Reset-Signalanschluss RSTIN auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN auf einem tiefen Pegel ist; und wobei der dreizehnte Transistor T13 dazu konfiguriert ist, eingeschaltet zu werden, um das über den Initial-Trigger-Signalanschluss STVIN der Schieberegistereinheit empfangene Signal auf den vierten Anschluss des zweiten Resetmoduls 183 zu übertragen, wenn der Reset-Signalanschluss RSTIN auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN auf einem tiefen Pegel ist.
Ferner kann das zweite Ausgangsmodul 182 in 18 gemäß Darstellung in 19 strukturiert sein, wobei das zweite Ausgangsmodul 182 einen vierzehnten Transistor T14 und einen dritten Kondensator C3 umfasst; wobei ein erster Pol des vierzehnten Transistors T14 der erste Anschluss des zweiten Ausgangsmoduls 182 ist, ein Gate des vierzehnten Transistors T14 mit dem dritten Kondensator C3 verbunden ist, das Gate des vierzehnten Transistors T14 der zweite Anschluss des zweiten Ausgangsmoduls 182 ist, ein zweiter Pol des vierzehnten Transistors T14 der dritte Anschluss des zweiten Ausgangsmoduls 182 ist und ein Anschluss des dritten Kondensator C3 ohne Verbindung mit dem Gate des vierzehnten Transistors T14 der dritte Anschluss des zweiten Ausgangsmoduls 182 ist; wobei der vierzehnte Transistor T14 dazu konfiguriert ist, eingeschaltet zu werden, um das über den Taktblock-Signalanschluss CLKBIN empfangene Signal auf den Ausgangsanschluss GOUT der Schieberegistereinheit zu übertragen, wenn das Gate derselben auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn das Gate derselben auf einem hohen Pegel; und wobei der dritte Kondensator C3 dazu konfiguriert ist, das Signal am Gate des vierzehnten Transistors T14 zu speichern.
Die operativen Bedingungen der in 17 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten und Rückwärts-Abtasten werden nachstehend exemplarisch beschrieben, wobei die jeweiligen Schieberegistereinheiten in der in 17 dargestellten Gate-Treiber-Vorrichtung jeweils strukturiert sind wie die in 19 dargestellte Schieberegistereinheit. Ein operatives Zeitdiagramm der in 17 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten ist wie in 20a dargestellt, und ein operatives Zeitdiagramm der in 17 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten ist wie in 20b dargestellt, wobei 20a ein operatives Zeitdiagramm nur der ersten vier Schieberegistereinheiten in den Gate-Schieberegistereinheiten in der Gate-Treiber-Vorrichtung darstellt und 20b ein operatives Zeitdiagramm nur der letzten vier Schieberegistereinheiten in den Gate-Schieberegistereinheiten in der Gate-Treiber-Vorrichtung darstellt. N Schieberegistereinheiten werden in der in 17 dargestellten Gate-Treiber-Vorrichtung angenommen, und ein Funktionsprinzip der Gate-Treiber-Vorrichtung wird nachstehend exemplarisch beschrieben, wobei N ein ganzzahliges Vielfaches von 4 ist. Ein Funktionsprinzip der Gate-Treiber-Vorrichtung mit N als Ganzzahl, abgesehen von einem ganzzahligen Vielfachen von 4, gleicht dem Funktionsprinzip der Gate-Treiber-Vorrichtung mit N als ganzzahligem Vielfachen von 4, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann.
In 20a ist in einer ersten Periode der ersten Schieberegistereinheit ASG1 das erste Initial-Triggersignal STV1, das über den Vorwärtswahlsignalanschluss GN-1 derselben empfangen wird, auf einem hohen Pegel, und der zehnte Transistor T10 in der ersten Schieberegistereinheit ASG1 ist eingeschaltet, und inzwischen ist der Vorwärts-Abtastsignalanschluss FW, der über den Vorwärts-Abtastsignalanschluss FWIN derselben empfangen wird, auf einem hohen Pegel (der Vorwärts-Abtastsignalanschluss FW ist in 20a immer auf einem hohen Pegel), so dass der dritte Kondensator C3 in der ersten Schieberegistereinheit ASG1 anfängt geladen zu werden, und wenn der dritte Kondensator C3 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der ersten Schieberegistereinheit ASG1, also der vierzehnte Transistor T14, eingeschaltet werden kann, wird der vierzehnte Transistor T14 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der ersten Schieberegistereinheit ASG1 empfangene Signal, also das nullte Taktsignal CLK0, wird vom Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 über den vierzehnten Transistor T14 abgegeben, und in der ersten Periode der ersten Schieberegistereinheit ASG1 ist das nullte Taktsignal CLK0 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 ein Tiefpegelsignal abgibt; und wenn das nullte Taktsignal CLK0 vom Tiefpegel auf den Hochpegel wechselt, geht die erste Schieberegistereinheit ASG1 von der ersten Periode auf eine zweite Periode über. In der zweiten Periode der ersten Schieberegistereinheit ASG1 ist das erste Initial-Triggersignal STV1 auf einem tiefen Pegel, so dass der zehnte Transistor T10 in der ersten Schieberegistereinheit ASG1 ausgeschaltet wird, doch da der dritte Kondensator C3 das Spannungssignal am Pull-up-Knoten P1 in der ersten Schieberegistereinheit ASG1 speichert, ist der vierzehnte Transistor T14 in der ersten Schieberegistereinheit ASG1 noch immer eingeschaltet, und da das nullte Taktsignal CLK0 in dieser Periode auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 ein Hochpegelsignal ab, und ein Bootstrap-Effekt des dritten Kondensators C3 sorgt für eine zusätzliche Verstärkung des Potentials am Pull-up-Knoten P1 der ersten Schieberegistereinheit ASG1; und wenn das nullte Taktsignal CLK0 von Hochpegel auf Tiefpegel wechselt, geht die erste Schieberegistereinheit ASG1 von der zweiten Periode auf eine dritte Periode über. In der dritten Periode der ersten Schieberegistereinheit ASG1 ist das erste Initial-Triggersignal STV1 auf einem tiefen Pegel, so dass der zehnte Transistor T10 in der ersten Schieberegistereinheit ASG1 ausgeschaltet wird, doch infolge der Speicherfunktion des dritten Kondensators C3 in der ersten Schieberegistereinheit ASG1 ist der vierzehnte Transistor T14 in der ersten Schieberegistereinheit ASG1 noch immer eingeschaltet, und da das nullte Taktsignal CLK0 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 ein Tiefpegelsignal ab, wenn der Rückwärtswahlsignalanschluss GN+1 der ersten Schieberegistereinheit ASG1 ein Hochpegelsignal empfängt und der Rückwärts-Abtastsignalanschluss BWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUT3 der dritten Schieberegistereinheit ASG3 gibt ein Hochpegelsignal ab (wenn das zweite Taktsignal CLK2 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUT3 der dritten Schieberegistereinheit ASG3 ein Hochpegelsignal ab) und das Rückwärts-Abtastsignal BW ist auf einem tiefen Pegel (das Rückwärts-Abtastsignal BW ist in 20a immer auf einem tiefen Pegel), wird der dritte Kondensator C3 in der ersten Schieberegistereinheit ASG1 entladen, und wenn er entladen wird, bis die Spannung am Gate des vierzehnten Transistors T14 in der ersten Schieberegistereinheit ASG1 unter der Spannung ist, auf der der vierzehnte Transistor T14 eingeschaltet werden kann, wird der vierzehnte Transistor T14 in der ersten Schieberegistereinheit ASG1 ausgeschaltet, und die dritte Periode der ersten Schieberegistereinheit ASG1 endet, wobei die erste Periode, die zweite Periode und die dritte Periode der ersten Schieberegistereinheit ASG1 Perioden sind, in denen die mit der ersten Schieberegistereinheit ASG1 verbundene Gate-Leitung aktiviert ist.
In 20a ist in einer ersten Periode der zweiten Schieberegistereinheit ASG2 das zweite Initial-Triggersignal STV2, das über den Vorwärtswahlsignalanschluss GN-1 derselben empfangen wird, auf einem hohen Pegel, und der zehnte Transistor T10 in der zweiten Schieberegistereinheit ASG2 wird eingeschaltet, und inzwischen ist das Vorwärts-Abtastsignal FW, das über den Vorwärts-Abtastsignalanschluss FWIN derselben empfangen wird, auf einem hohen Pegel (das Vorwärts-Abtastsignal FW ist in 20a immer auf einem hohen Pegel), so dass der dritte Kondensator C3 in der zweiten Schieberegistereinheit ASG2 anfängt geladen zu werden, und wenn der dritte Kondensator C3 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der zweiten Schieberegistereinheit ASG2, also der vierzehnte Transistor T14, eingeschaltet werden kann, wird der vierzehnte Transistor T14 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der zweiten Schieberegistereinheit ASG2 empfangene Signal, also das erste Taktsignal CLK1, wird vom Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 über den vierzehnten Transistor T14 abgegeben, und in der ersten Periode der zweiten Schieberegistereinheit ASG2 ist das erste Taktsignal CLK1 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 ein Tiefpegelsignal abgibt; und wenn das erste Taktsignal CLK1 vom Tiefpegel auf den Hochpegel wechselt, geht die zweite Schieberegistereinheit ASG2 von der ersten Periode auf eine zweite Periode über. In der zweiten Periode der zweiten Schieberegistereinheit ASG2 ist das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel, und der zehnte Transistor T10 in der zweiten Schieberegistereinheit ASG2 wird ausgeschaltet, doch da der dritte Kondensator C3 das Spannungssignal am Pull-up-Knoten P2 in der zweiten Schieberegistereinheit ASG2 speichert, ist der vierzehnte Transistor T14 in der zweiten Schieberegistereinheit ASG2 noch immer eingeschaltet, und da das erste Taktsignal CLK1 in dieser Periode auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 ein Hochpegelsignal ab, und ein Bootstrap-Effekt des dritten Kondensators C3 sorgt für eine zusätzliche Verstärkung des Potentials am Pull-up-Knoten P2 der zweiten Schieberegistereinheit ASG2; und wenn das erste Taktsignal CLK1 von Hochpegel auf Tiefpegel wechselt, geht die zweite Schieberegistereinheit ASG2 von der zweiten Periode auf eine dritte Periode über. In der dritten Periode der zweiten Schieberegistereinheit ASG2 ist das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel, so dass der zehnte Transistor T10 in der zweiten Schieberegistereinheit ASG2 ausgeschaltet wird, doch infolge der Speicherfunktion des dritten Kondensators C3 in der zweiten Schieberegistereinheit ASG2 ist der vierzehnte Transistor T14 in der zweiten Schieberegistereinheit ASG2 noch immer eingeschaltet, und da das erste Taktsignal CLK1 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 ein Tiefpegelsignal ab, wenn der Rückwärtswahlsignalanschluss GN+1 der zweiten Schieberegistereinheit ASG2 ein Hochpegelsignal empfängt und der Rückwärts-Abtastsignalanschluss BWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUT4 der vierten Schieberegistereinheit ASG4 ein Hochpegelsignal abgibt (wenn das dritte Taktsignal CLK3 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUT4 der vierten Schieberegistereinheit ASG4 ein Hochpegelsignal ab) und das Rückwärts-Abtastsignal BW auf einem tiefen Pegel ist (das Rückwärts-Abtastsignal BW ist in 20a immer auf einem tiefen Pegel), wird der dritte Kondensator C3 in der zweiten Schieberegistereinheit ASG2 entladen, und wenn er entladen wird, bis die Spannung am Gate des vierzehnten Transistors T14 in der zweiten Schieberegistereinheit ASG2 unter der Spannung ist, bei der der vierzehnte Transistor T14 eingeschaltet werden kann, wird der vierzehnte Transistor T14 in der zweiten Schieberegistereinheit ASG2 ausgeschaltet, und die dritte Periode der zweiten Schieberegistereinheit ASG2 endet, wobei die erste Periode, die zweite Periode und die dritte Periode der zweiten Schieberegistereinheit ASG2 Perioden sind, in denen das mit der zweiten Schieberegistereinheit ASG2 verbundene Gate-Leitung aktiviert ist.
Wenn in 20a in einer ersten Periode der q-ten (q=3,4,...,N) Schieberegistereinheit ASGq der Ausgangsanschluss GOUTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2, der über den Vorwärtswahlsignalanschluss GN-1 derselben empfangen wird, auf einem hohen Pegel ist (wenn das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GoutTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2 ein Hochpegelsignal ab) und das Vorwärts-Abtastsignal FW, das über den Vorwärts-Abtastsignalanschluss FWIN derselben empfangen wird, auf einem hohen Pegel ist (das Vorwärts-Abtastsignal FW ist in 20a immer auf einem hohen Pegel), wird der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq geladen, und wenn der dritte Kondensator C3 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der q-ten Schieberegistereinheit ASGq, also der vierzehnte Transistor T14, eingeschaltet werden kann, wird der vierzehnte Transistor T14 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der q-ten Schieberegistereinheit ASGq empfangene Signal, also das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4), wird vom Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq über den vierzehnten Transistor T14 abgegeben, und in der ersten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal abgibt; und nachdem das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) vom Tiefpegel auf den Hochpegel wechselt, endet die erste Periode der q-ten Schieberegistereinheit ASGq, und die q-te Schieberegistereinheit ASGq geht in eine zweite Periode über. In der zweiten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem tiefen Pegel, und der zehnte Transistor T10 in der q-ten Schieberegistereinheit ASGq ist ausgeschaltet, und das Signal am Pull-up-Knoten Pq in der q-ten Schieberegistereinheit ASGq kann nur ein solches Signal sein, das im dritten Kondensator C3 in der q-ten Schieberegistereinheit ASGq gespeichert ist, der den vierzehnten Transistor T14 in der q-ten Schieberegistereinheit ASGq eingeschalten haben kann, und da das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) in dieser Periode auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Hochpegelsignal ab, und ein Bootstrap-Effekt des dritten Kondensators C3 sorgt für eine zusätzliche Verstärkung des Potentials am Pull-up-Knoten Pq der q-ten Schieberegistereinheit ASGq. Nachdem das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) von Hochpegel auf Tiefpegel wechselt, endet die zweite Periode der q-ten Schieberegistereinheit ASGq, und die q-te Schieberegistereinheit ASGq geht in eine dritte Periode über. In der dritten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem tiefen Pegel, und der zehnte Transistor T10 in der q-ten Schieberegistereinheit ASGq ist ausgeschaltet, doch infolge der Speicherfunktion des dritten Kondensators C3 in der q-ten Schieberegistereinheit ASGq ist der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq noch immer eingeschaltet, und da das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal ab, und wenn der Rückwärtswahlsignalanschluss GN+1 der q-ten Schieberegistereinheit ASGq ein Hochpegelsignal empfängt und der Rückwärts-Abtastsignalanschluss BWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2 ein Hochpegelsignal abgibt (wenn das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2 ein Hochpegelsignal ab) und das Rückwärts-Abtastsignal BW auf einem tiefen Pegel ist (das Rückwärts-Abtastsignal BW ist in 20a immer auf einem tiefen Pegel), wird der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq entladen, und wenn er entladen wird, bis die Spannung am Gate des vierzehnten Transistors T14 in der q-ten Schieberegistereinheit ASGq unter der Spannung ist, bei der der vierzehnte Transistor T14 eingeschaltet werden kann, wird der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq ausgeschaltet, und die dritte Periode der q-ten Schieberegistereinheit ASGq endet.
Insbesondere die erste Periode, die zweite Periode und die dritte Periode der q-ten Schieberegistereinheit ASGq sind Perioden, in denen die mit der q-ten Schieberegistereinheit ASGq verbundene Gate-Leitung aktiviert ist.
Da in 20a das über den Rückwärtswahlsignalanschluss GN+1 der (N-1)-ten Schieberegistereinheit ASGN-1 empfangene Signal das erste Initial-Triggersignal STV1 ist, das auf dem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Rückwärtswahlsignalanschluss GN+1 der (N-1)-ten Schieberegistereinheit ASGN-1 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der elfte Transistor T11 in der (N-1)-ten Schieberegistereinheit ASGN-1 nicht eingeschaltet werden kann, so dass der dritte Kondensator C3 in der (N-1)-ten Schieberegistereinheit ASGN-1 nicht über den elften Transistor T11 entladen werden kann, so dass der vierzehnte Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 nicht ausgeschaltet werden kann; und vom vierzehnten Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 kann das Signal am Gate derselben (d. h. das im dritten Kondensator C3 gespeicherte Signal) über den zwölften Transistor T12 in der (N-1)-ten Schieberegistereinheit ASGN-1 abgegeben werden, um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der (N-1)-ten Schieberegistereinheit ASGN-1 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der dreizehnte Transistor T13 in der (N-1)-ten Schieberegistereinheit ASGN-1 eingeschaltet, so dass die mit der (N-1)-ten Schieberegistereinheit ASGN-1 verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der (N-1)-ten Schieberegistereinheit ASGN-1 erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Da in 20a das über den Rückwärtswahlsignalanschluss GN+1 der N-ten Schieberegistereinheit ASGN empfangene Signal das zweite Initial-Triggersignal STV2 ist, das auf dem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Rückwärtswahlsignalanschluss GN+1 der N-ten Schieberegistereinheit ASGN erst dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der elfte Transistor T11 in der N-ten Schieberegistereinheit ASGN nicht eingeschaltet werden kann, so dass der dritte Kondensator C3 in der N-ten Schieberegistereinheit ASGN über den elften Transistor T11 nicht entladen werden kann, so dass vierzehnte Transistor T14 in der N-ten Schieberegistereinheit ASGN nicht ausgeschaltet werden kann; und vom vierzehnten Transistor T14 in der N-ten Schieberegistereinheit ASGN kann das Signal am Gate derselben (also das im dritten Kondensator C3 gespeicherte Signal) über den zwölften Transistor T12 in der N-ten Schieberegistereinheit ASGN abgegeben werden, um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der N-ten Schieberegistereinheit ASGN ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der dreizehnte Transistor T13 in der N-ten Schieberegistereinheit ASGN eingeschaltet, so dass die mit der N-ten Schieberegistereinheit ASGN verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der N-ten Schieberegistereinheit ASGN erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Wenn in 20a in jeder der Schieberegistereinheiten der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist auf einem hohen Pegel), wird das Gate des vierzehnten Transistors T14 darin mit dem Initial-Trigger-Signalanschluss STVIN verbunden, und da das erste Initial-Triggersignal STV1 und das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel sind, wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der vierzehnte Transistor T14 ausgeschaltet, und die mit jeder Schieberegistereinheit verbundene Gate-Leitung empfängt auch ein Tiefpegelsignal, um damit den Einfluss eines Restsignals nach dem Ende des Abtastens des vorangehenden Frames auf den nachfolgenden Frame zu eliminieren. Somit können das Reset-Signal, das erste Initial-Triggersignal und das zweite Initial-Triggersignal anstelle eines Tiefpegelsignals benutzt werden.
In 20b ist in einer ersten Periode der N-ten (N ist ein ganzzahliges Vielfaches von 4) Schieberegistereinheit ASGN das zweite Initial-Triggersignal STV2, das über den Rückwärtswahlsignalanschluss GN+1 derselben empfangen wird, auf einem hohen Pegel, und der elfte Transistor T11 in der N-ten Schieberegistereinheit ASGN wird eingeschaltet, und inzwischen ist das Rückwärts-Abtastsignal BW, das über den Rückwärts-Abtastsignalanschluss BWIN derselben empfangen wird, auf einem hohen Pegel (das Rückwärts-Abtastsignal BW ist in 20b immer auf einem hohen Pegel), so dass der dritte Kondensator C3 in der N-ten Schieberegistereinheit ASGN anfängt geladen zu werden, und wenn der dritte Kondensator C3 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der N-ten Schieberegistereinheit ASGN, also der vierzehnte Transistor T14, eingeschaltet werden kann, wird der vierzehnte Transistor T14 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der N-ten Schieberegistereinheit ASGN empfangene Signal, d.h. das dritte Taktsignal CLK3, wird vom Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN über den vierzehnten Transistor T14 abgegeben, und in der ersten Periode der N-ten Schieberegistereinheit ASGN ist das dritte Taktsignal CLK3 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN ein Tiefpegelsignal abgibt; und wenn das dritte Taktsignal CLK3 vom Tiefpegel auf den Hochpegel wechselt, geht die N-te Schieberegistereinheit ASGN von der ersten Periode auf eine zweite Periode über. In der zweiten Periode der N-ten Schieberegistereinheit ASGN ist das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel, so dass der elfte Transistor T11 in der N-ten Schieberegistereinheit ASGN ausgeschaltet wird, doch da der dritte Kondensator C3 das Spannungssignal am Pull-up-Knoten P2 in der N-ten Schieberegistereinheit ASGN speichert, ist der vierzehnte Transistor T14 in der N-ten Schieberegistereinheit ASGN noch immer eingeschaltet, und da das dritte Taktsignal CLK3 in dieser Periode auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN ein Hochpegelsignal ab, und ein Bootstrap-Effekt des dritten Kondensators C3 sorgt für eine zusätzliche Verstärkung des Potentials am Pull-up-Knoten PN der N-ten Schieberegistereinheit ASGN; und wenn das dritte Taktsignal CLK3 von Hochpegel auf Tiefpegel wechselt, geht die N-te Schieberegistereinheit ASGN von der zweiten Periode auf eine dritte Periode über. In der dritten Periode der N-ten Schieberegistereinheit ASGN ist das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel, so dass der elfte Transistor T11 in der N-ten Schieberegistereinheit ASGN ausgeschaltet wird, doch infolge der Speicherfunktion des dritten Kondensators C3 in der N-ten Schieberegistereinheit ASGN ist der vierzehnte Transistor T14 in der N-ten Schieberegistereinheit ASGN noch immer eingeschaltet, und da das dritte Taktsignal CLK3 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN ein Tiefpegelsignal ab, wenn der Vorwärtswahlsignalanschluss GN-1 der N-ten Schieberegistereinheit ASGN ein Hochpegelsignal empfängt und der Vorwärts-Abtastsignalanschluss FWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUTN-2 der (N-2)-ten Schieberegistereinheit ASGN-2 ein Hochpegelsignal abgibt (wenn das erste Taktsignal CLK1 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTN-2 der (N-2)-ten Schieberegistereinheit ASGN-2 ein Hochpegelsignal ab) und der Vorwärts-Abtastsignal FW auf einem tiefen Pegel ist (das Vorwärts-Abtastsignal FW ist in 20b immer auf einem tiefen Pegel), wird der dritte Kondensator C3 in der N-ten Schieberegistereinheit ASGN entladen, und wenn er entladen wird, bis die Spannung am Gate des vierzehnten Transistors T14 in der N-ten Schieberegistereinheit ASGN unter der Spannung ist, bei der der vierzehnte Transistor T14 eingeschaltet werden kann, wird der vierzehnte Transistor T14 in der N-ten Schieberegistereinheit ASGN ausgeschaltet, und die dritte Periode der N-ten Schieberegistereinheit ASGN endet, wobei die erste Periode, die zweite Periode und die dritte Periode der N-ten Schieberegistereinheit ASGN Perioden sind, in denen die mit der N-ten Schieberegistereinheit ASGN verbundene Gate-Leitung aktiviert ist.
In 20b ist in einer ersten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 das erste Initial-Triggersignal STV1, das über den Rückwärtswahlsignalanschluss GN+1 derselben empfangen wird, auf einem hohen Pegel, und der elfte Transistor T11 in der (N-1)-ten Schieberegistereinheit ASGN-1 ist eingeschaltet, und inzwischen ist das Rückwärts-Abtastsignal BW, das über den Rückwärts-Abtastsignalanschluss BWIN derselben empfangen wird, auf einem hohen Pegel (das Rückwärts-Abtastsignal BW ist in 20b immer auf einem hohen Pegel), so dass der dritte Kondensator C3 in der (N-1)-ten Schieberegistereinheit ASGN-1 anfängt geladen zu werden, und wenn der dritte Kondensator C3 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit ASGN-1, also der vierzehnte Transistor T14, eingeschaltet werden kann, wird der vierzehnte Transistor T14 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der N-1)-ten Schieberegistereinheit ASGN-1 empfangene Signal, also das zweite Taktsignal CLK2, wird vom Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 über den vierzehnten Transistor T14 abgegeben, und in der ersten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 ist das zweite Taktsignal CLK2 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Tiefpegelsignal abgibt; und wenn das zweite Taktsignal CLK2 vom Tiefpegel auf den Hochpegel wechselt, geht die (N-1)-te Schieberegistereinheit ASGN-1 von der ersten Periode auf eine zweite Periode über. In der zweiten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 ist das erste Initial-Triggersignal STV1 auf einem tiefen Pegel, so dass der elfte Transistor T11 in der (N-1)-ten Schieberegistereinheit ASGN-1 ausgeschaltet wird, doch infolge der Speicherfunktion des dritten Kondensators C3 ist der vierzehnte Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 noch immer eingeschaltet, und da das zweite Taktsignal CLK2 in dieser Periode auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Hochpegelsignal ab, und ein Bootstrap-Effekt des dritten Kondensators C3 sorgt für eine zusätzliche Verstärkung des Potentials am Pull-up-Knoten PN-1 der (N-1)-ten Schieberegistereinheit ASGN-1; und wenn das zweite Taktsignal CLK2 von Hochpegel auf Tiefpegel wechselt, geht die (N-1)-te Schieberegistereinheit ASGN-1 von der zweiten Periode auf eine dritte Periode über. In der dritten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 ist das erste Initial-Triggersignal STV1 auf einem tiefen Pegel, so dass der elfte Transistor T11 in der (N-1)-ten Schieberegistereinheit ASGN-1 ausgeschaltet wird, doch infolge der Speicherfunktion des dritten Kondensators C3 in der (N-1)-ten Schieberegistereinheit ASGN-1 ist der vierzehnte Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 noch immer eingeschaltet, und da das zweite Taktsignal CLK2 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Tiefpegelsignal ab, wenn der Vorwärtswahlsignalanschluss GN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Hochpegelsignal empfängt und der Vorwärts-Abtastsignalanschluss FWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUTN-3 der (N-3)-ten Schieberegistereinheit ASGN-3 ein Hochpegelsignal abgibt (wenn das nullte Taktsignal CLK0 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTN-3 der (N-3)-ten Schieberegistereinheit ASGN-3 ein Hochpegelsignal ab) und der Vorwärts-Abtastsignal FW auf einem tiefen Pegel ist (der Vorwärts-Abtastsignal FW ist in 20b auf einem tiefen Pegel), wird der dritte Kondensator C3 in der (N-1)-ten Schieberegistereinheit ASGN-1 entladen, und wenn er entladen wird, bis die Spannung am Gate des vierzehnten Transistors T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 unter der Spannung ist, bei der der vierzehnte Transistor T14 eingeschaltet werden kann, wird der vierzehnte Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 ausgeschaltet, und die dritte Periode der (N-1)-ten Schieberegistereinheit ASGN-1 endet, wobei die erste Periode, die zweite Periode und die dritte Periode der (N-1)-ten Schieberegistereinheit ASGN-1 Perioden sind, in denen die mit der (N-1)-ten Schieberegistereinheit ASGN-1 verbundene Gate-Leitung aktiviert ist.
Wenn in 20b in einer ersten Periode der q-ten (q=1,2,3,4,...,N-2) Schieberegistereinheit ASGq der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2, die über den Rückwärtswahlsignalanschluss GN+1 derselben empfangen wird, auf einem hohen Pegel ist (wenn das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2 ein Hochpegelsignal ab) und das Rückwärts-Abtastsignal BW über den Rückwärts-Abtastsignalanschluss BWIN derselben auf einem hohen Pegel ist, wird der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq geladen, und wenn der dritte Kondensator C3 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der q-ten Schieberegistereinheit ASGq, also der vierzehnte Transistor T14, eingeschaltet werden kann, wird der vierzehnte Transistor T14 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der q-ten Schieberegistereinheit ASGq empfangene Signal, also das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4), wird vom Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq über den vierzehnten Transistor T14 abgegeben, und in der ersten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal abgibt; und nachdem das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) von Hochpegel auf Tiefpegel wechselt, wird der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq nicht weiter geladen, sondern kann nur die Speicherfunktion ausüben, auch wenn das Rückwärts-Abtastsignal BW auf einem hohen Pegel ist, und nachdem das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) vom Tiefpegel auf den Hochpegel wechselt, endet die erste Periode der q-ten Schieberegistereinheit ASGq, und die q-te Schieberegistereinheit ASGq geht in eine zweite Periode über. In der zweiten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem tiefen Pegel, der elfte Transistor T11 in der q-ten Schieberegistereinheit ASGq wird ausgeschaltet und das Signal am Pull-up-Knoten Pq in der q-ten Schieberegistereinheit ASGq kann nur ein solches Signal sein, das im dritten Kondensator C3 in der q-ten Schieberegistereinheit ASGq gespeichert ist, die den vierzehnten Transistor T14 in der q-ten Schieberegistereinheit ASGq eingeschaltet haben kann, und da das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) in dieser Periode auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Hochpegelsignal ab, und ein Bootstrap-Effekt des dritten Kondensators C3 sorgt für eine zusätzliche Verstärkung des Potentials am Pull-up-Knoten Pq der q-ten Schieberegistereinheit ASGq. Nachdem das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) von Hochpegel auf Tiefpegel wechselt, endet die zweite Periode der q-ten Schieberegistereinheit ASGq, und die q-te Schieberegistereinheit ASGq geht in eine dritte Periode über. In der dritten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem tiefen Pegel, und der elfte Transistor T11 in der q-ten Schieberegistereinheit ASGq wird ausgeschaltet, doch infolge der Speicherfunktion des dritten Kondensators C3 in der q-ten Schieberegistereinheit ASGq ist der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq noch immer eingeschaltet, und da das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal ab, und wenn der Vorwärtswahlsignalanschluss GN-1 der q-ten Schieberegistereinheit ASGq ein Hochpegelsignal empfängt und der Vorwärts-Abtastsignalanschluss FWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2 ein Hochpegelsignal abgibt (wenn das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2 ein Hochpegelsignal ab) und das Vorwärts-Abtastsignal FW auf einem tiefen Pegel ist, wird der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq entladen, und wenn er entladen wird, bis die Spannung am Gate des vierzehnten Transistors T14 in der q-ten Schieberegistereinheit ASGq unter der Spannung ist, bei der der vierzehnte Transistor T14 eingeschaltet werden kann, wird der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq ausgeschaltet, und die dritte Periode der q-ten Schieberegistereinheit ASGq endet.
Insbesondere die erste Periode, die zweite Periode und die dritte Periode der q-ten Schieberegistereinheit ASGq sind Perioden, in denen die mit der q-ten Schieberegistereinheit ASGq verbundene Gate-Leitung aktiviert ist.
Da in 20b das über den Vorwärtswahlsignalanschluss GN-1 der ersten SchieberegistereinheitASG1 empfangene Signal das erste Initial-Triggersignal STV1 ist, das auf dem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Vorwärtswahlsignalanschluss GN-1 der ersten Schieberegistereinheit ASG1 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der zehnte Transistor T10 in der ersten Schieberegistereinheit ASG1 nicht eingeschaltet werden kann, so dass der dritte Kondensator C3 in der ersten Schieberegistereinheit ASG1 nicht über den zehnten Transistor T10 entladen werden kann, so dass der vierzehnte Transistor T14 in der ersten Schieberegistereinheit ASG1 nicht ausgeschaltet werden kann; und vom vierzehnten Transistor T14 in der ersten Schieberegistereinheit ASG1 kann das Signal am Gate derselben (also das am dritten Kondensator C3 gespeicherte Signal) über den zwölften Transistor T12 in der ersten Schieberegistereinheit ASG1 abgegeben werden, um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der ersten Schieberegistereinheit ASG1 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der dreizehnte Transistor T13 in der ersten Schieberegistereinheit ASG1 eingeschaltet, so dass die mit der ersten Schieberegistereinheit ASG1 verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der ersten Schieberegistereinheit ASG1 nur dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Da in 20b das über den Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 empfangene Signal das zweite Initial-Triggersignal STV2 ist, das auf dem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der zehnte Transistor T10 in der zweiten Schieberegistereinheit ASG2 nicht eingeschaltet werden kann, so dass der dritte Kondensator C3 in der zweiten Schieberegistereinheit ASG2 nicht über den zehnten Transistor T10 entladen werden kann, so dass der vierzehnte Transistor T14 in der zweiten Schieberegistereinheit ASG2 nicht ausgeschaltet werden kann; und vom vierzehnten Transistor T14 in der zweiten Schieberegistereinheit ASG2 kann das Signal am Gate derselben (also das am dritten Kondensator C3 gespeicherte Signal) über den zwölften Transistor T12 in der zweiten Schieberegistereinheit ASG2 abgegeben werden, um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der zweiten Schieberegistereinheit ASG2 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der dreizehnte Transistor T13 in der zweiten Schieberegistereinheit ASG2 eingeschaltet, so dass die mit der zweiten Schieberegistereinheit verbundene Gate-Leitung ASG2 ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der zweiten Schieberegistereinheit ASG2 erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Wenn in 20b in jeder der Schieberegistereinheiten der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist auf einem hohen Pegel), wird das Gate des vierzehnten Transistors T14 darin mit dem Initial-Trigger-Signalanschluss STVIN verbunden, und da das erste Initial-Triggersignal STV1 und das zweite Initial-Triggersignal STV2 auf dem tiefen Pegel sind, wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der vierzehnte Transistor T14 ausgeschaltet, und die mit jeder Schieberegistereinheit verbundene Gate-Leitung empfängt auch ein Tiefpegelsignal, um damit den Einfluss eines Restsignals nach dem Ende des Abtastens des vorangehenden Frames auf den nachfolgenden Frame zu eliminieren.
Ferner können entsprechende Taktsignale auch als Vorwärts-Abtastsignale FWs in einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der Erfindung wiederverwendet werden, und die Gate-Treiber-Vorrichtung kann gemäß Darstellung in 21 strukturiert sein. Die Gate-Treiber-Vorrichtung in 21 unterscheidet sich von der Gate-Treiber-Vorrichtung in 17 darin, dass eigens eine Übertragungsleitung angeordnet werden muss, um die über die entsprechenden Registereinheiten in der in 17 dargestellten Gate-Treiber-Vorrichtung empfangenen Vorwärts-Abtastsignale zu übertragen, und die Taktsignale können als die über die entsprechenden Registereinheiten in der in 21 dargestellten Gate-Treiber-Vorrichtung empfangenen Vorwärts-Abtastsignals wiederverwendet werden. Die Taktsignale können als Vorwärts-Abtastsignale, die über die entsprechenden Registereinheiten in der Gate-Treiber-Vorrichtung empfangen werden, wie folgt wiederverwendet werden: ein von einem Vorwärts-Abtastsignalanschluss FWIN jeder Schieberegistereinheit, abgesehen von den ersten zwei Schieberegistereinheiten, empfangenes Signal ist gleich wie das über den Taktblock-Signalanschluss CLKBIN der der Schieberegistereinheit vorangehenden Schieberegistereinheit empfangene Signal, der Vorwärts-Abtastsignalanschluss FWIN der ersten Schieberegistereinheit ASG1 empfängt das zweite Taktsignal CLK2, und der Vorwärts-Abtastsignalanschluss FWIN der zweiten Schieberegistereinheit ASG2 empfängt das dritte Taktsignal CLK3; und wenn das nullte Taktsignal auf einem hohen Pegel ist, ist das zweite Taktsignal CLK2 auf einem tiefen Pegel, und wenn das zweite Taktsignal CLK2 auf einem hohen Pegel ist, ist das nullte Taktsignal CLK0 auf einem tiefen Pegel; wenn das erste Taktsignal CLK1 auf einem hohen Pegel ist, ist das dritte Taktsignal CLK3 auf einem tiefen Pegel, und wenn das dritte Taktsignal CLK3 auf einem hohen Pegel ist, ist das erste Taktsignal CLK1 auf einem tiefen Pegel; und eine Periode, in der das n-te Taktsignal CLKn auf einem hohen Pegel ist, überlappt sich mit einer Periode, in der das (n+1)-te Taktsignal CLKn+1 auf einem hohen Pegel ist, um eine Zeitdauer nicht unter einer dritten festgelegten Zeitdauer, wobei n=0,1 ,2,3, und wenn n+1>3, ist das (n+1)-te Taktsignal CLKn+1 ein mod((n+1)/4)-tes Taktsignal CLK mod((n+1)/4); und
Im Vorwärts-Abtasten überlappt sich eine Periode, in der das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist, mit der Periode, in der das zweite Taktsignal CLK2 auf einem hohen Pegel ist, um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der ersten Schieberegistereinheit ASG1 auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des zweiten Taktsignals CLK2, und eine Periode, in der das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das dritte Taktsignal CLK3 auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der zweiten Schieberegistereinheit ASG2 auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des dritten Taktsignals CLK3.
Die entsprechenden Schieberegistereinheiten in der in 21 dargestellten Gate-Treiber-Vorrichtung können jeweils wie die in 19 dargestellte Schieberegistereinheit strukturiert sein oder können alternativ als eine Schieberegistereinheit in einer anderen Struktur ausgeführt sein. Die Schieberegistereinheiten in der Gate-Treiber-Vorrichtung sind so lange nicht in ihrer Struktur eingeschränkt wie das Abtasten mit dem in 21 dargestellten Verbindungsplan durchgeführt werden kann.
Nachstehend werden die operativen Zeitgaben der in 21 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten und Rückwärts-Abtasten exemplarisch beschrieben, wobei die jeweiligen Schieberegistereinheiten in der in 21 dargestellten Gate-Treiber-Vorrichtung jeweils wie die in 19 dargestellte Schieberegistereinheit strukturiert sind. In 22a ist ein operatives Zeitdiagramm der in 21 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten dargestellt, und in 22b ist ein operatives Zeitdiagramm der in 21 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten dargestellt, wobei 22a ein operatives Zeitdiagramm nur der ersten vier Schieberegistereinheiten in der Gate-Treiber-Vorrichtung darstellt und 22b ein operatives Zeitdiagramm nur der letzten vier Schieberegistereinheiten in der Gate-Treiber-Vorrichtung darstellt.
In 22a ist in einer ersten Periode der ersten Schieberegistereinheit ASG1 das erste Initial-Triggersignal STV1, das über den Vorwärtswahlsignalanschluss GN-1 derselben empfangen wird, auf einem hohen Pegel, und der zehnte Transistor T10 in der ersten Schieberegistereinheit ASG1 wird eingeschaltet, und inzwischen ist das zweite Taktsignal CLK2, das über den Vorwärts-Abtastsignalanschluss FWIN derselben empfangen wird, auf einem hohen Pegel, so dass der dritte Kondensator C3 in der ersten Schieberegistereinheit ASG1 anfängt geladen zu werden, und wenn der dritte Kondensator C3 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der ersten Schieberegistereinheit ASG1, also der vierzehnte Transistor T14, eingeschaltet werden kann, wird der vierzehnte Transistor T14 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der ersten Schieberegistereinheit ASG1 empfangene Signal, also das nullte Taktsignal CLK0, wird vom Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 über den vierzehnten Transistor T14 abgegeben, und in der ersten Periode der ersten Schieberegistereinheit ASG1 ist das nullte Taktsignal CLK0 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 ein Tiefpegelsignal abgibt; und wenn das nullte Taktsignal CLK0 vom Tiefpegel auf den Hochpegel wechselt, geht die erste Schieberegistereinheit ASG1 von der ersten Periode auf eine zweite Periode über.
Ein Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 22a in einer zweiten Periode ist gleich dem Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 20a in der zweiten Periode; und ein Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 22a in einer dritten Periode ist gleich dem Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 20a in der dritten Periode, wobei die erste Periode, die zweite Periode und die dritte Periode der ersten Schieberegistereinheit ASG1 Perioden sind, in denen die mit der ersten Schieberegistereinheit ASG1 verbundene Gate-Leitung aktiviert ist.
Da der dritte Kondensator C3 in der ersten Schieberegistereinheit ASG1 geladen wird, wenn das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist und das zweite Taktsignal CLK2 auf einem hohen Pegel ist, um zu gewährleisten, dass der vierzehnte Transistor T14 in der ersten Schieberegistereinheit ASG1 stabil eingeschaltet werden kann, überlappt sich die Periode, in der das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist, mit der Periode, in der das zweite Taktsignal CLK2 auf einem hohen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, den dritten Kondensator C3 in der ersten Schieberegistereinheit ASG1 auf die Spannung zu laden, bei der der vierzehnte Transistor T14 in der ersten Schieberegistereinheit ASG1 stabil eingeschaltet werden kann.
In 22a ist in einer ersten Periode der zweiten Schieberegistereinheit ASG2 das zweite Initial-Triggersignal STV2, das über den Vorwärtswahlsignalanschluss GN-1 derselben empfangen wird, auf einem hohen Pegel, und der zehnte Transistor T10 in der zweiten Schieberegistereinheit ASG2 ist eingeschaltet, und inzwischen ist das dritte Taktsignal CLK3, das über den Vorwärts-Abtastsignalanschluss FWIN derselben empfangen wird, auf einem hohen Pegel, so dass der dritte Kondensator C3 in der zweiten Schieberegistereinheit ASG2 anfängt geladen zu werden, und wenn der dritte Kondensator C3 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der zweiten Schieberegistereinheit ASG2, also der vierzehnte Transistor T14, eingeschaltet werden kann, wird der vierzehnte Transistor T14 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der zweiten Schieberegistereinheit ASG2 empfangene Signal, also das erste Taktsignal CLK1, wird vom Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 über den vierzehnten Transistor T14 abgegeben, und in der ersten Periode der zweiten Schieberegistereinheit ASG2 ist das erste Taktsignal CLK1 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 ein Tiefpegelsignal abgibt; und wenn das erste Taktsignal CLK1 vom Tiefpegel auf den Hochpegel wechselt, geht die zweite Schieberegistereinheit ASG2 von der ersten Periode auf eine zweite Periode über.
Ein Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 22a ist in einer zweiten Periode gleich dem Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 20a in der zweiten Periode; und ein Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 22a in einer dritten Periode ist gleich dem Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 20a in der dritten Periode, wobei die erste Periode, die zweite Periode und die dritte Periode der zweiten Schieberegistereinheit ASG2 Perioden sind, in denen das mit der zweiten Schieberegistereinheit ASG2 verbundene Gate-Leitung aktiviert ist.
Da der dritte Kondensator C3 in der zweiten Schieberegistereinheit ASG2 geladen wird, wenn das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist und das dritte Taktsignal CLK3 auf einem hohen Pegel ist, um zu gewährleisten, dass der vierzehnte Transistor T14 in der zweiten Schieberegistereinheit ASG2 stabil eingeschaltet werden kann, überlappt sich die Periode, in der das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist, mit der Periode, in der das dritte Taktsignal CLK3 auf einem hohen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, den dritten Kondensator C3 in der zweiten Schieberegistereinheit ASG2 auf die Spannung zu laden, bei der der vierzehnte Transistor T14 in der zweiten Schieberegistereinheit ASG2 stabil eingeschaltet werden kann.
Wenn in 22a in einer ersten Periode der q-ten (q=3,4,...,N) Schieberegistereinheit ASGq der Ausgangsanschluss GOUTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2, der über den Vorwärtswahlsignalanschluss GN-1 derselben empfangen wird, auf einem hohen Pegel ist (wenn das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GoutTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2 ein Hochpegelsignal ab) und das mod((q-2)/4)-te Taktsignal CLK mod((q-2)/4), das über den Vorwärts-Abtastsignalanschluss FWIN derselben empfangen wird, auf einem hohen Pegel ist, wird der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq geladen, und wenn der dritte Kondensator C3 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der q-ten Schieberegistereinheit ASGq, also der vierzehnte Transistor T14, eingeschaltet werden kann, wird der vierzehnte Transistor T14 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der q-ten Schieberegistereinheit ASGq empfangene Signal, also das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4), wird vom Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq über den vierzehnten Transistor T14 abgegeben, und in der ersten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) auf einem tiefen Pegel; und nachdem das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) von Hochpegel auf Tiefpegel wechselt, endet die erste Periode der q-ten Schieberegistereinheit ASGq, und die q-te Schieberegistereinheit ASGq geht in eine zweite Periode über.
Ein Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 22a in einer zweiten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 20a in der zweiten Periode; und ein Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 22a in einer dritten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 20a in der dritten Periode, wobei die erste Periode, die zweite Periode und die dritte Periode der q-ten Schieberegistereinheit ASGq Perioden sind, in denen die mit der q-ten Schieberegistereinheit ASGq verbundene Gate-Leitung aktiviert ist.
Da nachdem das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) von Hochpegel auf Tiefpegel gewechselt ist, der zehnte Transistor T10 in der q-ten Schieberegistereinheit ASGq ausgeschaltet wird, wird der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq nicht weiter geladen, sondern kann nur die Speicherfunktion ausüben, auch wenn das mod((q-2)/4)-te Taktsignal CLK mod((q-2)/4) auf einem hohen Pegel ist. Das heißt, der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq kann nur dann geladen werden, wenn das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) und das mod((q-2)/4)-te Taktsignal CLK mod((q-2)/4) auf einem hohen Pegel sind; um also zu gewährleisten, dass der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq stabil eingeschaltet werden kann, muss sich die Periode, in der das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist, mit der Periode, in der das mod((q-3)/4)-te Taktsignal CLK mod((q-2)/4) auf einem hohen Pegel ist, um eine Zeitdauer nicht unter der dritten festgelegten Zeitdauer überlappen, wobei die dritte festgelegten Zeitdauer die Zeitdauer ist, die erforderlich ist, den dritten Kondensator C3 in der q-ten Schieberegistereinheit ASGq auf die Spannung zu laden, bei der der vierzehnte Transistor T14 darin stabil eingeschaltet werden kann; und wobei eine Periode, in der der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq geladen werden kann, eine Periode ist, die in 22a durch einen Punktkreis markiert ist.
Da in 22a das über den Rückwärtswahlsignalanschluss GN+1 der (N-1)-ten Schieberegistereinheit ASGN-1 empfangene Signal das erste Initial-Triggersignal STV1 ist, das auf dem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Rückwärtswahlsignalanschluss GN+1 der (N-1)-ten Schieberegistereinheit ASGN-1 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der elfte Transistor T11 in der (N-1)-ten Schieberegistereinheit ASGN-1 nicht eingeschaltet werden kann, so dass der dritte Kondensator C3 in der (N-1)-ten Schieberegistereinheit ASGN-1 nicht über den elften Transistor T11 entladen werden kann, so dass der vierzehnte Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 nicht ausgeschaltet werden kann; und vom vierzehnten Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 kann das Signal am Gate derselben (also das am dritten Kondensator C3 gespeicherte Signal) über den zwölften Transistor T12 in der (N-1)-ten Schieberegistereinheit ASGN-1 abgegeben werden (zu diesem Zeitpunkt ist der Initial-Trigger-Signalanschluss STVIN in der (N-1)-ten Schieberegistereinheit ASGN-1 auf einem tiefen Pegel), um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der (N-1)-ten Schieberegistereinheit ASGN-1 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, ist der dreizehnte Transistor T13 in der (N-1)-ten Schieberegistereinheit ASGN-1 eingeschaltet, so dass die mit der (N-1)-ten Schieberegistereinheit ASGN-1 verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der (N-1)-ten Schieberegistereinheit ASGN-1 nur dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Da in 22a das über den Rückwärtswahlsignalanschluss GN+1 der N-ten Schieberegistereinheit ASGN empfangene Signal das zweite Initial-Triggersignal STV2 ist, das auf dem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Rückwärtswahlsignalanschluss GN+1 der N-ten Schieberegistereinheit ASGN erst dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der elfte Transistor T11 in der N-ten Schieberegistereinheit ASGN nicht eingeschaltet werden kann, so dass der dritte Kondensator C3 in der N-ten Schieberegistereinheit ASGN nicht über den elften Transistor T11 entladen werden kann, so dass der vierzehnte Transistor T14 in der N-ten Schieberegistereinheit ASGN nicht ausgeschaltet werden kann; und vom vierzehnten Transistor T14 in der N-ten Schieberegistereinheit ASGN kann das Signal am Gate derselben (also das am dritten Kondensator C3 gespeicherte Signal) über den zwölften Transistor T12 in der N-ten Schieberegistereinheit ASGN abgegeben werden (zu diesem Zeitpunkt ist der Initial-Trigger-Signalanschluss STVIN in der (N-1)-ten Schieberegistereinheit ASGN-1 auf einem tiefen Pegel), um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der N-ten Schieberegistereinheit ASGN ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der dreizehnte Transistor T13 in der N-ten Schieberegistereinheit ASGN eingeschaltet, so dass die mit der N-ten Schieberegistereinheit ASGN verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der N-ten Schieberegistereinheit ASGN erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Wenn in 22a in jeder Schieberegistereinheit der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist auf einem hohen Pegel), wird das Gate des vierzehnten Transistors T14 darin mit dem Initial-Trigger-Signalanschluss STVIN verbunden, und da das erste Initial-Triggersignal STV1 und das zweite Initial-Triggersignal STV2 auf dem tiefen Pegel sind, wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der vierzehnte Transistor T14 ausgeschaltet, und die mit jeder Schieberegistereinheit verbundene Gate-Leitung empfängt auch ein Tiefpegelsignal, um damit den Einfluss eines Restsignals nach dem Ende des Abtastens des vorangehenden Frames auf den nachfolgenden Frame zu eliminieren. Somit können das Reset-Signal, das erste Initial-Triggersignal und das zweite Initial-Triggersignal anstelle eines Tiefpegelsignals verwendet werden.
Ein Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 22b in einer ersten Periode ist gleich dem Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 20a in der ersten Periode; und ein Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 22b in einer zweiten Periode ist gleich dem Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 20b in der zweiten Periode.
In 22b ist in der dritten Periode der N-ten Schieberegistereinheit ASGN das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel, so dass der elfte Transistor T11 in der N-ten Schieberegistereinheit ASGN ausgeschaltet wird, doch infolge der Speicherfunktion des dritten Kondensators C3 in der N-ten Schieberegistereinheit ASGN ist der vierzehnte Transistor T14 in der N-ten Schieberegistereinheit ASGN noch immer eingeschaltet, und da das dritte Taktsignal CLK3 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN ein Tiefpegelsignal ab, wenn der Vorwärtswahlsignalanschluss GN-1 der N-ten Schieberegistereinheit ASGN ein Hochpegelsignal empfängt und der Vorwärts-Abtastsignalanschluss FWIN derselben ein Tiefpegelsignal empfängt, das heißt, wenn der Ausgangsanschluss GOUTN-2 der (N-2)-ten Schieberegistereinheit ASGN-2 ein Hochpegelsignal abgibt (wenn das erste Taktsignal CLK1 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTN-2 der (N-2)-ten Schieberegistereinheit ASGN-2 ein Hochpegelsignal ab) und das zweite Taktsignal CLK2 auf einem tiefen Pegel ist, wird der dritte Kondensator C3 in der N-ten Schieberegistereinheit ASGN entladen, und wenn er entladen wird, bis die Spannung am Gate des vierzehnten Transistors T14 in der N-ten Schieberegistereinheit ASGN unter der Spannung ist, bei der der vierzehnte Transistor T14 eingeschaltet werden kann, wird der vierzehnte Transistor T14 in der N-ten Schieberegistereinheit ASGN ausgeschaltet, und die dritte Periode der N-ten Schieberegistereinheit ASGN endet, wobei die erste Periode, die zweite Periode und die dritte Periode der N-ten Schieberegistereinheit ASGN Perioden sind, in denen die mit der N-ten Schieberegistereinheit ASGN verbundene Gate-Leitung aktiviert ist.
Da der dritte Kondensator C3 in der N-ten Schieberegistereinheit ASGN entladen wird, wenn das erste Taktsignal CLK1 auf einem hohen Pegel ist und das zweite Taktsignal CLK2 auf einem tiefen Pegel ist, um zu gewährleisten, dass der vierzehnte Transistor T14 in der N-ten Schieberegistereinheit ASGN ausgeschaltet werden kann, überlappt sich die Periode, in der das erste Taktsignal CLK1 auf einem hohen Pegel ist, mit der Periode, in der das zweite Taktsignal CLK2 auf einem tiefen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, den dritten Kondensator C3 in der N-ten Schieberegistereinheit ASGN auf eine Spannung unter der Spannung zu entladen, bei der der vierzehnte Transistor T14 in der N-ten Schieberegistereinheit ASGN ausgeschaltet werden kann.
Ein Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 22b in einer ersten Periode ist gleich dem Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 20a in der ersten Periode; und ein Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 22b in einer zweiten Periode ist gleich dem Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 20b in der zweiten Periode.
In 22b ist in einer dritten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 das erste Initial-Triggersignal STV1 auf einem tiefen Pegel, so dass der elfte Transistor T11 in der (N-1)-ten Schieberegistereinheit ASGN-1 ausgeschaltet wird, doch infolge der Speicherfunktion des dritten Kondensators C3 in der (N-1)-ten Schieberegistereinheit ASGN-1 ist der vierzehnte Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 noch immer eingeschaltet, und da das zweite Taktsignal CLK2 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Tiefpegelsignal ab, wenn der Vorwärtswahlsignalanschluss GN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Hochpegelsignal empfängt, und der Vorwärts-Abtastsignalanschluss FWIN derselben ein Tiefpegelsignal empfängt, das heißt, wenn der Ausgangsanschluss GOUTN-3 der (N-3)-ten Schieberegistereinheit ASGN-3 ein Hochpegelsignal abgibt (wenn das nullte Taktsignal CLK0 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTN-3 der (N-3)-ten Schieberegistereinheit ASGN-3 ein Hochpegelsignal ab) und das erste Taktsignal CLK1 auf einem tiefen Pegel ist, wird der dritte Kondensator C3 in der (N-1)-ten Schieberegistereinheit ASGN-1 entladen, und wenn er entladen wird, bis die Spannung am Gate des vierzehnten Transistors T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 unter der Spannung ist, bei der der vierzehnte Transistor T14 eingeschaltet werden kann, wird der vierzehnte Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 ausgeschaltet, und die dritte Periode der (N-1)-ten Schieberegistereinheit ASGN-1 endet, wobei die erste Periode, die zweite Periode und die dritte Periode der (N-1)-ten Schieberegistereinheit ASGN-1 Perioden sind, in denen die mit der (N-1)-ten Schieberegistereinheit ASGN-1 verbundene Gate-Leitung aktiviert ist.
Da der dritte Kondensator C3 in der (N-1)-ten Schieberegistereinheit ASGN-1 entladen wird, wenn das nullte Taktsignal CLK0 auf einem hohen Pegel ist und das erste Taktsignal CLK1 auf einem tiefen Pegel ist, um zu gewährleisten, dass der vierzehnte Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 ausgeschaltet werden kann, überlappt sich die Periode, in der das nullte Taktsignal CLK0 auf einem hohen Pegel ist, mit der Periode, in der das erste Taktsignal CLK1 auf einem tiefen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, den dritten Kondensator C3 in der (N-1)-ten Schieberegistereinheit ASGN-1 auf eine Spannung unter der Spannung zu entladen, bei der der vierzehnte Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 eingeschaltet werden kann.
Ein Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 22b in einer ersten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 20b in der ersten Periode; und ein Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 22b in einer zweiten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 20b in der zweiten Periode.
In 22b ist in einer dritten Periode der q-ten (q=1,2,3,4,...,N-2) Schieberegistereinheit ASGq das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem tiefen Pegel, und der elfte Transistor T11 in der q-ten Schieberegistereinheit ASGq wird ausgeschaltet, doch infolge der Speicherfunktion des dritten Kondensators C3 in der q-ten Schieberegistereinheit ASGq ist der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq noch immer eingeschaltet, und da das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal ab, und wenn der Vorwärtswahlsignalanschluss GN-1 der q-ten Schieberegistereinheit ASGq ein Hochpegelsignal empfängt und der Vorwärts-Abtastsignalanschluss FWIN derselben ein Tiefpegelsignal empfängt, das heißt, wenn der Ausgangsanschluss GOUTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2 ein Hochpegelsignal abgibt (wenn das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq-2 der (q-2)-ten Schieberegistereinheit ASGq-2 ein Hochpegelsignal ab) und das mod((q-2)/4)-te Taktsignal CLK mod((q-2)/4) auf einem tiefen Pegel ist, wird dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq entladen, und wenn er entladen wird, bis die Spannung am Gate des vierzehnten Transistors T14 in der q-ten Schieberegistereinheit ASGq unter der Spannung ist, bei der der vierzehnte Transistor T14 eingeschaltet werden kann, wird der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq ausgeschaltet, und die dritte Periode der q-ten Schieberegistereinheit ASGq endet, wobei die erste Periode, die zweite Periode und die dritte Periode der q-ten Schieberegistereinheit ASGq Perioden sind, in denen die mit der q-ten Schieberegistereinheit ASGq verbundene Gate-Leitung aktiviert ist.
Da in der dritten Periode der q-ten Schieberegistereinheit ASGq der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq nur entladen werden kann, wenn das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist und das mod((q-2)/4)-te Taktsignal CLK mod((q-2)/4) auf einem tiefen Pegel ist, um zu gewährleisten, dass der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq ausgeschaltet werden kann, überlappt sich die Periode, in der das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem hohen Pegel ist, mit der Periode, in der das mod((q-3)/4)-te Taktsignal CLK mod((q-2)/4) auf einem tiefen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, den dritten Kondensator C3 in der q-ten Schieberegistereinheit ASGq zu entladen, bis die Spannung am Gate des vierzehnten Transistors T14 darin unter der Spannung ist, bei der der vierzehnte Transistor T14 eingeschaltet werden kann, wobei eine Periode, in der der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq entladen werden kann, eine Periode ist, die in 22b mit einer Punktlinienellipse markiert ist.
Da in 22b das über den Vorwärtswahlsignalanschluss GN-1 der ersten SchieberegistereinheitASG1 empfangene Signal das erste Initial-Triggersignal STV1 ist, das auf dem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Vorwärtswahlsignalanschluss GN-1 der ersten Schieberegistereinheit ASG1 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der zehnte Transistor T10 in der ersten Schieberegistereinheit ASG1 nicht eingeschaltet werden kann, so dass der dritte Kondensator C3 in der ersten Schieberegistereinheit ASG1 nicht über den zehnten Transistor T10 entladen werden kann, so dass der vierzehnte Transistor T14 in der ersten Schieberegistereinheit ASG1 nicht ausgeschaltet werden kann; und vom vierzehnten Transistor T14 in der ersten Schieberegistereinheit ASG1 kann das Signal am Gate derselben (also das am dritten Kondensator C3 gespeicherte Signal) über den zwölften Transistor T12 in der ersten Schieberegistereinheit ASG1 (zu diesem Zeitpunkt ist der Initial-Trigger-Signalanschluss STVIN der ersten Schieberegistereinheit ASG1 auf einem tiefen Pegel) abgegeben werden, um so nur dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der ersten Schieberegistereinheit ASG1 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, ist der dreizehnte Transistor T13 in der ersten Schieberegistereinheit ASG1 eingeschaltet, so dass die mit der ersten Schieberegistereinheit ASG1 verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der ersten Schieberegistereinheit ASG1 erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Da in 22b das über den Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 empfangene Signal das zweite Initial-Triggersignal STV2 ist, das auf dem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der zehnte Transistor T10 in der zweiten Schieberegistereinheit ASG2 nicht eingeschaltet werden kann, so dass der dritte Kondensator C3 in der zweiten Schieberegistereinheit ASG2 nicht über den zehnten Transistor T10 entladen werden kann, so dass der vierzehnte Transistor T14 in der zweiten Schieberegistereinheit ASG2 nicht ausgeschaltet werden kann; und vom vierzehnten Transistor T14 in der zweiten Schieberegistereinheit ASG2 kann das Signal am Gate derselben (also das am dritten Kondensator C3 gespeicherte Signal) über den zwölften Transistor T12 in der zweiten Schieberegistereinheit ASG2 abgegeben werden (zu diesem Zeitpunkt ist der Initial-Trigger-Signalanschluss STVIN der zweiten Schieberegistereinheit ASG2 auf einem tiefen Pegel), um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der zweiten Schieberegistereinheit ASG2 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der dreizehnte Transistor T13 in der zweiten Schieberegistereinheit ASG2 eingeschaltet, so dass die mit der zweiten Schieberegistereinheit verbundene Gate-Leitung ASG2 ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der zweiten Schieberegistereinheit ASG2 erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Wenn in 22b in jeder Schieberegistereinheit der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist auf einem hohen Pegel), wird das Gate des vierzehnten Transistors T14 darin mit dem Initial-Trigger-Signalanschluss STVIN verbunden, und da das erste Initial-Triggersignal STV1 und das zweite Initial-Triggersignal STV2 auf dem tiefen Pegel sind, wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der vierzehnte Transistor T14 ausgeschaltet, und die mit jeder Schieberegistereinheit verbundene Gate-Leitung empfängt auch ein Tiefpegelsignal, um damit den Einfluss eines Restsignals nach dem Ende des Abtastens des vorangehenden Frames auf den nachfolgenden Frame zu eliminieren.
Ferner können die entsprechenden Taktsignale in einer Gate-Treiber-Vorrichtung gemäß einem Ausführungsbeispiel der Erfindung als Rückwärts-Abtastsignale BWs wiederverwendet werden, und die Gate-Treiber-Vorrichtung kann gemäß Darstellung in 23 strukturiert sein. Die Gate-Treiber-Vorrichtung in 23 unterscheidet sich von der Gate-Treiber-Vorrichtung in 17 darin, dass eigens eine Übertragungsleitung angeordnet werden muss, um die Rückwärts-Abtastsignale, die über die entsprechenden Registereinheiten in der in 17 dargestellte Gate-Treiber-Vorrichtung empfangen werden, zu übertragen, und die Taktsignale können als Rückwärts-Abtastsignale verwendet werden, die über die entsprechenden Registereinheiten in der in 23 dargestellten Gate-Treiber-Vorrichtung empfangen werden. Die Taktsignale können als Rückwärts-Abtastsignale wiederverwendet werden, die über die entsprechenden Registereinheiten in der in 23 dargestellten Gate-Treiber-Vorrichtung empfangen werden, insbesondere wie folgt: ein über einen Rückwärts-Abtastsignalanschluss BWIN jeder Schieberegistereinheit, abgesehen von den letzten zwei Schieberegistereinheiten, empfangenes Signal ist gleich dem über den Taktblock-Signalanschluss CLKBIN der auf die Schieberegistereinheit nächstfolgenden Schieberegistereinheit empfangenen Signal, ein Rückwärts-Abtastsignalanschluss BWIN der (N-1)-ten Schieberegistereinheit ASGN-1 empfängt ein mod((mod((N-2)/4)+2)/4)-tes Taktsignal CLK mod((mod((N-2)/4)+2)/4), und ein Rückwärts-Abtastsignalanschluss BWIN der N-ten Schieberegistereinheit ASGN empfängt ein mod((mod((N-1)/4)+2)/4)-tes Taktsignal CLK mod((mod((N-1)/4)+2)/4); wenn das nullte Taktsignal auf einem hohen Pegel ist, ist das zweite Taktsignal CLK2 auf einem tiefen Pegel, und wenn das zweite Taktsignal CLK2 auf einem hohen Pegel ist, ist das nullte Taktsignal CLK0 auf einem tiefen Pegel; wenn das erste Taktsignal CLK1 auf einem hohen Pegel ist, ist dritte Taktsignal CLK3 auf einem tiefen Pegel, und wenn das dritte Taktsignal CLK3 auf einem hohen Pegel ist, ist das erste Taktsignal CLK1 auf einem tiefen Pegel; und eine Periode, in der das n-te Taktsignal CLKn auf einem hohen Pegel ist, überlappt sich mit einer Periode, in der das (n+1)-te Taktsignal CLKn+1 auf einem hohen Pegel ist, um eine Zeitdauer nicht unter einer vierten festgelegten Zeitdauer, wobei n=0,1,2,3, und wenn n+1>3, ist das (n+1)-te Taktsignal CLKn+1 ein mod((n+1)/4)-tes Taktsignal CLK mod((n+1)/4); und
Wenn im Rückwärts-Abtasten N eine ungerade Zahl ist, überlappt sich eine Periode, in der das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist, mit der Periode, in der das mod((mod((N-1)/4)+2)/4)-te Taktsignal CLK mod((mod((N-1)/4)+2)/4) auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der N-ten Schieberegistereinheit ASGN auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-1)/4)+2)/4)-ten Taktsignals CLK mod((mod((N-1)/4)+2)/4), und eine Periode, in der das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das mod((mod((N-2)/4)+2)/4)-te Taktsignal CLK mod((mod((N-2)/4)+2)/4) auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit ASGN-1 auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-2)/4)+2)/4)-ten Taktsignals CLK mod((mod((N-2)/4)+2)/4); und wenn N eine gerade Zahl ist, überlappt sich die Periode, in der das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist, mit der Periode, in der das mod((mod((N-2)/4)+2)/4)-te Taktsignal CLK mod((mod((N-2)/4)+2)/4) auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, um das Gate des Transistors der Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit ASGN-1 auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-2)/4)+2)/4)-ten Taktsignals CLK mod((mod((N-2)/4)+2)/4), und die Periode, in der das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das mod((mod((N-1)/4)+2)/4)-te Taktsignal CLK mod((mod((N-1)/4)+2)/4) auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, um das Gate des Transistors der Treiber-Gate-Leitung in der N-ten Schieberegistereinheit ASGN auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-1)/4)+2)/4)-ten Taktsignals CLK mod((mod((N-1)/4)+2)/4).
Die entsprechenden Schieberegistereinheiten in der in 23 dargestellten Gate-Treiber-Vorrichtung können jeweils wie die in 19 dargestellte Schieberegistereinheit strukturiert sein oder alternativ wie eine Schieberegistereinheit in einer anderen Struktur ausgeführt sein. Die Schieberegistereinheiten in der Gate-Treiber-Vorrichtung sind so lange nicht in ihrer Struktur eingeschränkt, solange das Abtasten mit dem in 23 dargestellten Verbindungsplan durchgeführt werden kann.
Die operativen Zeitgaben der in 23 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten und Rückwärts-Abtasten werden nachstehend exemplarisch beschrieben, wobei die jeweiligen Schieberegistereinheiten in der in 23 dargestellten Gate-Treiber-Vorrichtung jeweils wie die in 19 dargestellte Schieberegistereinheit strukturiert sind. 24a illustriert ein operatives Zeitdiagramm der in 23 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten, und 24b illustriert ein operatives Zeitdiagramm der in 23 dargestellten Gate-Treiber-Vorrichtung 23 im Rückwärts-Abtasten, wobei 24a ein operatives Zeitdiagramm nur der ersten vier Schieberegistereinheiten in der Gate-Treiber-Vorrichtung darstellt und 24b ein operatives Zeitdiagramm nur der letzten vier Schieberegistereinheiten in der Gate-Treiber-Vorrichtung darstellt.
Ein Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 24a in einer ersten Periode ist gleich dem Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 20a in der ersten Periode; und ein Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 24a in einer zweiten Periode ist gleich dem Funktionsprinzip der ersten Schieberegistereinheit ASG1 in 20a in der zweiten Periode.
In 24a ist in einer dritten Periode der ersten Schieberegistereinheit ASG1 das erste Initial-Triggersignal STV1 auf einem tiefen Pegel, so dass der zehnte Transistor T10 in der ersten Schieberegistereinheit ASG1 ausgeschaltet wird, doch infolge der Speicherfunktion des dritten Kondensators C3 in der ersten Schieberegistereinheit ASG1 ist der vierzehnte Transistor T14 in der ersten Schieberegistereinheit ASG1 noch immer eingeschaltet, und da das nullte Taktsignal CLK0 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUT1 der ersten Schieberegistereinheit ASG1 ein Tiefpegelsignal ab, wenn der Rückwärtswahlsignalanschluss GN+1 der ersten Schieberegistereinheit ASG1 ein Hochpegelsignal empfängt, und der Rückwärts-Abtastsignalanschluss BWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUT3 der dritten Schieberegistereinheit ASG3 gibt ein Hochpegelsignal ab (wenn das zweite Taktsignal CLK2 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUT3 der dritten Schieberegistereinheit ASG3 ein Hochpegelsignal ab) und das erste Taktsignal CLK1 ist auf einem tiefen Pegel, der dritte Kondensator C3 in der ersten Schieberegistereinheit ASG1 wird entladen, und wenn er entladen wird, bis die Spannung am Gate des vierzehnten Transistors T14 in der ersten Schieberegistereinheit ASG1 unter der Spannung ist, bei der der vierzehnte Transistor T14 eingeschaltet werden kann, wird der vierzehnte Transistor T14 in der ersten Schieberegistereinheit ASG1 ausgeschaltet, und die dritte Periode der ersten Schieberegistereinheit ASG1 endet, wobei die erste Periode, die zweite Periode und die dritte Periode der ersten Schieberegistereinheit ASG1 Perioden sind, in denen die mit der ersten Schieberegistereinheit ASG1 verbundene Gate-Leitung aktiviert ist.
Da der dritte Kondensator C3 in der ersten Schieberegistereinheit ASG1 entladen wird, wenn das zweite Taktsignal CLK2 auf einem hohen Pegel ist und das erste Taktsignal CLK1 auf einem tiefen Pegel ist, um zu gewährleisten, dass der vierzehnte Transistor T14 in der ersten Schieberegistereinheit ASG1 stabil eingeschaltet werden kann, überlappt sich die Periode, in der das zweite Taktsignal CLK2 auf einem hohen Pegel ist, mit der Periode, in der das erste Taktsignal CLK1 auf einem tiefen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, den dritten Kondensator C3 in der ersten Schieberegistereinheit ASG1 auf eine Spannung unter der Spannung zu entladen, bei der der vierzehnte Transistor T14 in der ersten Schieberegistereinheit ASG1 stabil eingeschaltet werden kann.
Ein Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 24a in einer ersten Periode ist gleich dem Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 20a in der ersten Periode; und ein Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 24a in einer zweiten Periode ist gleich dem Funktionsprinzip der zweiten Schieberegistereinheit ASG2 in 20a in der zweiten Periode.
Wie in 24a dargestellt, ist in einer dritten Periode der zweiten Schieberegistereinheit ASG2 das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel, und der zehnte Transistor T10 in der zweiten Schieberegistereinheit ASG2 wird ausgeschaltet, doch infolge der Speicherfunktion des dritten Kondensators C3 in der zweiten Schieberegistereinheit ASG2 ist der vierzehnte Transistor T14 in der zweiten Schieberegistereinheit ASG2 noch immer eingeschaltet, und da das erste Taktsignal CLK1 in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUT2 der zweiten Schieberegistereinheit ASG2 ein Tiefpegelsignal ab, wenn der Rückwärtswahlsignalanschluss GN+1 der zweiten Schieberegistereinheit ASG2 ein Hochpegelsignal empfängt und der Rückwärts-Abtastsignalanschluss BWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUT4 der vierten Schieberegistereinheit ASG4 gibt ein Hochpegelsignal ab (wenn das dritte Taktsignal CLK3 auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUT4 der vierten Schieberegistereinheit ASG4 ein Hochpegelsignal ab) und das zweite Taktsignal CLK2 ist auf einem tiefen Pegel, der dritte Kondensator C3 in der zweiten Schieberegistereinheit ASG2 wird entladen, und wenn er entladen wird, bis die Spannung am Gate des vierzehnten Transistors T14 in der zweiten Schieberegistereinheit ASG2 unter der Spannung ist, bei der der vierzehnte Transistor T14 eingeschaltet werden kann, wird der vierzehnte Transistor T14 in der zweiten Schieberegistereinheit ASG2 ausgeschaltet, und die dritte Periode der zweiten Schieberegistereinheit ASG2 endet, wobei die erste Periode, die zweite Periode und die dritte Periode der zweiten Schieberegistereinheit ASG2 Perioden sind, in denen die mit der zweiten Schieberegistereinheit ASG2 verbundene Gate-Leitung aktiviert ist.
Da der dritte Kondensator C3 in der zweiten Schieberegistereinheit ASG2 entladen wird, wenn das dritte Taktsignal CLK3 auf einem hohen Pegel ist und das zweite Taktsignal CLK2 auf einem tiefen Pegel ist, um zu gewährleisten, dass der vierzehnte Transistor T14 in der zweiten Schieberegistereinheit ASG2 ausgeschaltet werden kann, überlappt sich die Periode, in der das dritte Taktsignal CLK3 auf einem hohen Pegel ist, mit der Periode, in der das zweite Taktsignal CLK2 auf einem tiefen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, den dritten Kondensator C3 in der zweiten Schieberegistereinheit ASG2 zu entladen, bis die Spannung am Gate des vierzehnten Transistors T14 in der zweiten Schieberegistereinheit ASG2 unter der Spannung ist, bei der der vierzehnte Transistor T14 eingeschaltet werden kann.
Ein Funktionsprinzip der q-ten (q=3,4,...,N) Schieberegistereinheit ASGq in 20a in einer ersten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 24a in der ersten Periode; und ein Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 20a in einer zweiten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 24a in der zweiten Periode.
In 24a ist in einer dritten Periode der q-ten Schieberegistereinheit ASGq das mod((q-3)/4)-te Taktsignal CLK mod((q-3)/4) auf einem tiefen Pegel, und der zehnte Transistor T10 in der q-ten Schieberegistereinheit ASGq ist ausgeschaltet, doch infolge der Speicherfunktion des dritten Kondensators C3 in der q-ten Schieberegistereinheit ASGq ist der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq noch immer eingeschaltet, und da das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) in dieser Periode auf einem tiefen Pegel ist, gibt der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal ab, und wenn der Rückwärtswahlsignalanschluss GN+1 der q-ten Schieberegistereinheit ASGq ein Hochpegelsignal empfängt und der Rückwärts-Abtastsignalanschluss BWIN derselben ein Tiefpegelsignal empfängt, das heißt, der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2 ein Hochpegelsignal abgibt (wenn das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2 ein Hochpegelsignal ab) und das mod(q/4)-te Taktsignal CLK mod(q/4) auf einem tiefen Pegel ist, wird der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq entladen, und wenn er entladen wird, bis die Spannung am Gate des vierzehnten Transistors T14 in der q-ten Schieberegistereinheit ASGq unter der Spannung ist, bei der der vierzehnte Transistor T14 eingeschaltet werden kann, wird der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq ausgeschaltet, und die dritte Periode der q-ten Schieberegistereinheit ASGq endet.
Insbesondere die erste Periode, die zweite Periode und die dritte Periode der q-ten Schieberegistereinheit ASGq sind Perioden, in denen die mit der q-ten Schieberegistereinheit ASGq verbundene Gate-Leitung aktiviert ist.
Da in 24a in der dritten Periode der q-ten Schieberegistereinheit ASGq der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq erst dann entladen werden kann, wenn das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist und das mod(q/4)-te Taktsignal CLK mod(q/4) auf einem tiefen Pegel ist, um zu gewährleisten, dass der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq ausgeschaltet werden kann, überlappt sich die Periode, in der das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist, mit der Periode, in der das mod(q/4)-te Taktsignal CLK mod(q/4) auf einem tiefen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, den dritten Kondensator C3 in der q-ten Schieberegistereinheit ASGq auf eine Spannung unter der Spannung zu entladen, bei der der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq eingeschaltet werden kann, wobei eine Periode, in der der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq entladen werden kann, eine Periode ist, die in 24a durch eine Punktlinienellipse markiert ist.
Da in 24a das über den Rückwärtswahlsignalanschluss GN+1 der (N-1)-ten Schieberegistereinheit ASGN-1 empfangene Signal das erste Initial-Triggersignal STV1 ist, das auf dem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Rückwärtswahlsignalanschluss GN+1 der (N-1)-ten Schieberegistereinheit ASGN-1 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der elfte Transistor T11 in der (N-1)-ten Schieberegistereinheit ASGN-1 nicht eingeschaltet werden kann, so dass der dritte Kondensator C3 in der (N-1)-ten Schieberegistereinheit ASGN-1 nicht über den elften Transistor T11 entladen werden kann, so dass der vierzehnte Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 nicht ausgeschaltet werden kann; und vom vierzehnten Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 kann das Signal am Gate derselben (also das am dritten Kondensator C3 gespeicherte Signal) über den zwölften Transistor T12 in der (N-1)-ten Schieberegistereinheit ASGN-1 abgegeben werden (zu diesem Zeitpunkt ist der Initial-Trigger-Signalanschluss STVIN in der (N-1)-ten Schieberegistereinheit ASGN-1 auf einem tiefen Pegel), um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der (N-1)-ten Schieberegistereinheit ASGN-1 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, ist der dreizehnte Transistor T13 in der (N-1)-ten Schieberegistereinheit ASGN-1 eingeschaltet, so dass die mit der (N-1)-ten Schieberegistereinheit ASGN-1 verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der (N-1)-ten Schieberegistereinheit ASGN-1 erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Da in 24a das über den Rückwärtswahlsignalanschluss GN+1 der N-ten Schieberegistereinheit ASGN empfangene Signal das zweite Initial-Triggersignal STV2 ist, das auf dem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Rückwärtswahlsignalanschluss GN+1 der N-ten Schieberegistereinheit ASGN erst dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der elfte Transistor T11 in der N-ten Schieberegistereinheit ASGN nicht eingeschaltet werden kann, so dass der dritte Kondensator C3 in der N-ten Schieberegistereinheit ASGN nicht über den elften Transistor T11 entladen werden kann, so dass der vierzehnte Transistor T14 in der N-ten Schieberegistereinheit ASGN nicht ausgeschaltet werden kann; und vom vierzehnten Transistor T14 in der N-ten Schieberegistereinheit ASGN kann das Signal am Gate derselben (also das am dritten Kondensator C3 gespeicherte Signal) über den zwölften Transistor T12 in der N-ten Schieberegistereinheit ASGN abgegeben werden (zu diesem Zeitpunkt ist das Initial-Trigger-Signalanschluss STVIN in der (N-1)-ten Schieberegistereinheit ASGN-1 auf einem tiefen Pegel), um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der N-ten Schieberegistereinheit ASGN ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der dreizehnte Transistor T13 in der N-ten Schieberegistereinheit ASGN eingeschaltet, so dass die mit der N-ten Schieberegistereinheit ASGN verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der N-ten Schieberegistereinheit ASGN erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Wenn in 24a in jeder Schieberegistereinheit der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist auf einem hohen Pegel), wird das Gate des vierzehnten Transistors T14 darin mit dem Initial-Trigger-Signalanschluss STVIN verbunden, und da das erste Initial-Triggersignal STV1 und das zweite Initial-Triggersignal STV2 auf einem tiefen Pegel sind, wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der vierzehnte Transistor T14 ausgeschaltet, und die mit jeder Schieberegistereinheit verbundene Gate-Leitung empfängt auch ein Tiefpegelsignal, um damit den Einfluss eines Restsignals nach dem Ende des Abtastens des vorangehenden Frames auf den nachfolgenden Frame zu eliminieren. Somit können das Reset-Signal, das erste Initial-Triggersignal und das zweite Initial-Triggersignal anstelle eines Tiefpegelsignals verwendet werden.
In 24b ist in einer ersten Periode der N-ten (N ist ein ganzzahliges Vielfaches von 4) Schieberegistereinheit ASGN das zweite Initial-Triggersignal STV2, das über den Rückwärtswahlsignalanschluss GN+1 derselben empfangen wird, auf einem hohen Pegel, und der elfte Transistor T11 in der N-ten Schieberegistereinheit ASGN ist eingeschaltet, und inzwischen ist das erste Taktsignal CLK1, das über den Rückwärts-Abtastsignalanschluss BWIN derselben empfangen wird, auf einem hohen Pegel, so dass der dritte Kondensator C3 in der N-ten Schieberegistereinheit ASGN anfängt geladen zu werden, und wenn der dritte Kondensator C3 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der N-ten Schieberegistereinheit ASGN, also der vierzehnte Transistor T14, eingeschaltet werden kann, wird der vierzehnte Transistor T14 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der N-ten Schieberegistereinheit ASGN empfangene Signal, d.h. das dritte Taktsignal CLK3, wird vom Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN über den vierzehnten Transistor T14 abgegeben, und in der ersten Periode der N-ten Schieberegistereinheit ASGN ist das dritte Taktsignal CLK3 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTN der N-ten Schieberegistereinheit ASGN ein Tiefpegelsignal abgibt; und wenn das dritte Taktsignal CLK3 vom Tiefpegel auf den Hochpegel wechselt, geht die N-te Schieberegistereinheit ASGN von der ersten Periode auf eine zweite Periode über.
Ein Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 24b in einer zweiten Periode ist gleich dem Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 20a in der zweiten Periode; und ein Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 24b in einer dritten Periode ist gleich dem Funktionsprinzip der N-ten Schieberegistereinheit ASGN in 20b in der dritten Periode.
Da der dritte Kondensator C3 in der N-ten Schieberegistereinheit ASGN entladen wird, wenn das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist und das erste Taktsignal CLK1 auf einem hohen Pegel ist, um zu gewährleisten, dass der vierzehnte Transistor T14 in der N-ten Schieberegistereinheit ASGN stabil eingeschaltet werden kann, überlappt sich die Periode, in der das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist, mit der Periode, in der das erste Taktsignal CLK1 auf einem hohen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, den dritten Kondensator C3 in der N-ten Schieberegistereinheit ASGN auf die Spannung zu laden, bei der der vierzehnte Transistor T14 in der N-ten Schieberegistereinheit ASGN ausgeschaltet werden kann.
In 24b ist in einer ersten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 das erste Initial-Triggersignal STV1, das über den Rückwärtswahlsignalanschluss GN+1 derselben empfangen wird, auf einem hohen Pegel, und der elfte Transistor T11 in der (N-1)-ten Schieberegistereinheit ASGN-1 ist eingeschaltet, und inzwischen ist das nullte Taktsignal CLKO, das über den Rückwärts-Abtastsignalanschluss BWIN derselben empfangen wird, auf einem hohen Pegel, so dass der dritte Kondensator C3 in der (N-1)-ten Schieberegistereinheit ASGN-1 anfängt geladen zu werden, und wenn der dritte Kondensator C3 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit ASGN-1, also der vierzehnte Transistor T14, eingeschaltet werden kann, wird der vierzehnte Transistor T14 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der (N-1)-ten Schieberegistereinheit ASGN-1 empfangene Signal, also das zweite Taktsignal CLK2, wird vom Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 über den vierzehnten Transistor T14 abgegeben, und in der ersten Periode der (N-1)-ten Schieberegistereinheit ASGN-1 ist das zweite Taktsignal CLK2 auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTN-1 der (N-1)-ten Schieberegistereinheit ASGN-1 ein Tiefpegelsignal abgibt; und wenn das zweite Taktsignal CLK2 vom Tiefpegel auf den Hochpegel wechselt, geht die (N-1)-te Schieberegistereinheit ASGN-1 von der ersten Periode auf eine zweite Periode über.
Ein Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 24b in einer zweiten Periode ist gleich dem Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 20a in der zweiten Periode; und ein Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 24b in einer dritten Periode ist gleich dem Funktionsprinzip der (N-1)-ten Schieberegistereinheit ASGN-1 in 20b in der dritten Periode.
Da in 24b der dritte Kondensator C3 in der (N-1)-ten Schieberegistereinheit ASGN-1 entladen wird, wenn das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist und das nullte Taktsignal CLK0 auf einem hohen Pegel ist, um zu gewährleisten, dass der vierzehnte Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 stabil eingeschaltet werden kann, überlappt sich die Periode, in der das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist, mit der Periode, in der das nullte Taktsignal CLK0 auf einem hohen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, den dritten Kondensator C3 in der (N-1)-ten Schieberegistereinheit ASGN-1 auf die Spannung zu laden, bei der der vierzehnte Transistor T14 in der (N-1)-ten Schieberegistereinheit ASGN-1 eingeschaltet werden kann.
Insbesondere die erste Periode, die zweite Periode und die dritte Periode der (N-1)-ten Schieberegistereinheit ASGN-1 sind Perioden, in denen die mit der (N-1)-ten Schieberegistereinheit ASGN-1 verbundene Gate-Leitung aktiviert ist.
Wenn in 24b in einer ersten Periode der q-ten (q=1 ,2, 3, 4,... ,N-2) Schieberegistereinheit ASGq der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2, der über den Rückwärtswahlsignalanschluss GN+1 derselben empfangen wird, auf einem hohen Pegel ist (wenn das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist, gibt der Ausgangsanschluss GOUTq+2 der (q+2)-ten Schieberegistereinheit ASGq+2 ein Hochpegelsignal ab) und das mod(q/4)-te Taktsignal CLK mod(q/4), das über den Rückwärts-Abtastsignalanschluss BWIN derselben empfangen wird, auf einem hohen Pegel ist, wird der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq geladen, und wenn der dritte Kondensator C3 geladen wird, bis der Transistor der Treiber-Gate-Leitung in der q-ten Schieberegistereinheit ASGq, also der vierzehnte Transistor T14, eingeschaltet werden kann, wird der vierzehnte Transistor T14 eingeschaltet, und das über den Taktblock-Signalanschluss CLKBIN der q-ten Schieberegistereinheit ASGq empfangene Signal, also das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4), wird vom Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq über den vierzehnten Transistor T14 abgegeben, und in der ersten Periode der q-ten Schieberegistereinheit ASGq ist das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) auf einem tiefen Pegel, so dass der Ausgangsanschluss GOUTq der q-ten Schieberegistereinheit ASGq ein Tiefpegelsignal abgibt; und nachdem das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) von Hochpegel auf Tiefpegel wechselt, wird der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq nicht weiter geladen, sondern kann nur die Speicherfunktion ausüben, und nachdem das mod((q-1)/4)-te Taktsignal CLK mod((q-1)/4) vom Tiefpegel auf den Hochpegel wechselt, endet die erste Periode der q-ten Schieberegistereinheit ASGq, und die q-te Schieberegistereinheit ASGq geht in eine zweite Periode über.
Ein Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 24b in einer zweiten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 20b in der zweiten Periode; und ein Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 24b in einer dritten Periode ist gleich dem Funktionsprinzip der q-ten Schieberegistereinheit ASGq in 20b in der dritten Periode.
Da der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq nur dann geladen werden kann, wenn das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist und das mod(q/4)-te Taktsignal CLK mod(q/4) auf einem hohen Pegel ist, um zu gewährleisten, dass der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq stabil eingeschaltet werden kann, überlappt sich die Periode, in der das mod((q+1)/4)-te Taktsignal CLK mod((q+1)/4) auf einem hohen Pegel ist, mit der Periode, in der das mod(q/4)-te Taktsignal CLK mod(q/4) auf einem hohen Pegel ist, um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, den dritten Kondensator C3 in der q-ten Schieberegistereinheit ASGq auf die Spannung zu laden, bei der der vierzehnte Transistor T14 in der q-ten Schieberegistereinheit ASGq stabil eingeschaltet werden kann, wobei eine Periode, in der der dritte Kondensator C3 in der q-ten Schieberegistereinheit ASGq geladen werden kann, eine Periode ist, die in 24b durch eine Ellipsenpunktlinie markiert ist.
Insbesondere die erste Periode, die zweite Periode und die dritte Periode der q-ten Schieberegistereinheit ASGq sind Perioden, in denen die mit der q-ten Schieberegistereinheit ASGq verbundene Gate-Leitung aktiviert ist.
Da in 24b das über den Vorwärtswahlsignalanschluss GN-1 der ersten SchieberegistereinheitASG1 empfangene Signal das erste Initial-Triggersignal STV1 ist, das auf dem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Vorwärtswahlsignalanschluss GN-1 der ersten Schieberegistereinheit ASG1 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der zehnte Transistor T10 in der ersten Schieberegistereinheit ASG1 nicht eingeschaltet werden kann, so dass der dritte Kondensator C3 in der ersten Schieberegistereinheit ASG1 nicht über den zehnten Transistor T10 entladen werden kann, und somit kann der vierzehnte Transistor T14 in der ersten Schieberegistereinheit ASG1 nicht ausgeschaltet werden; und vom vierzehnten Transistor T14 in der ersten Schieberegistereinheit ASG1 kann das Signal am Gate desselben (also das am dritten Kondensator C3 gespeicherte Signal) über den zwölften Transistor T12 in der ersten Schieberegistereinheit ASG1 abgegeben werden (zu diesem Zeitpunkt ist der Initial-Trigger-Signalanschluss STVIN der ersten Schieberegistereinheit ASG1 auf einem tiefen Pegel), um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der ersten Schieberegistereinheit ASG1 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der dreizehnte Transistor T13 in der ersten Schieberegistereinheit ASG1 eingeschaltet, so dass die mit der ersten Schieberegistereinheit ASG1 verbundene Gate-Leitung ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der ersten Schieberegistereinheit ASG1 erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Da in 24b das über den Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 empfangene Signal das zweite Initial-Triggersignal STV2 ist, das auf dem hohen Pegel ist, um damit den Start des Abtastens erst dann auszulösen, wenn ein Frame anfängt, abgetastet zu werden, und das zu anderen Zeitpunkten auf einem tiefen Pegel ist, ist der Vorwärtswahlsignalanschluss GN-1 der zweiten Schieberegistereinheit ASG2 nur dann auf einem hohen Pegel, wenn ein Frame anfängt, abgetastet zu werden, und ist zu anderen Zeiten auf dem tiefen Pegel, so dass der zehnte Transistor T10 in der zweiten Schieberegistereinheit ASG2 nicht eingeschaltet werden kann, so dass der dritte Kondensator C3 in der zweiten Schieberegistereinheit ASG2 nicht über den zehnten Transistor T10 entladen werden kann, und somit kann der vierzehnte Transistor T14 in der zweiten Schieberegistereinheit ASG2 nicht ausgeschaltet werden; und vom vierzehnten Transistor T14 in der zweiten Schieberegistereinheit ASG2 kann das Signal am Gate derselben (also das am dritten Kondensator C3 gespeicherte Signal) über den zwölften Transistor T12 in der zweiten Schieberegistereinheit ASG2 abgegeben werden (zu diesem Zeitpunkt ist der Initial-Trigger-Signalanschluss STVIN der zweiten Schieberegistereinheit ASG2 auf einem tiefen Pegel), um so erst dann ausgeschaltet zu werden, wenn der Reset-Signalanschluss RSTIN in der zweiten Schieberegistereinheit ASG2 ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist nach Beendigung des Abtastens eines vorangehenden Frames und vor Beginn des Abtastens eines nächsten Frames auf einem hohen Pegel); und wenn das Reset-Signal RST auf einem hohen Pegel ist, ist der dreizehnte Transistor T13 in der zweiten Schieberegistereinheit ASG2 eingeschaltet, so dass die mit der zweiten Schieberegistereinheit verbundene Gate-Leitung ASG2 ein Tiefpegelsignal empfängt. Somit endet die dritte Periode der zweiten Schieberegistereinheit ASG2 erst dann, wenn der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST wechselt vom Tiefpegelsignal zum Hochpegelsignal).
Wenn in 24b in jeder der Schieberegistereinheiten der Reset-Signalanschluss RSTIN derselben ein Hochpegelsignal empfängt (das heißt, das Reset-Signal RST ist auf einem hohen Pegel), wird das Gate des vierzehnten Transistors T14 darin mit dem Initial-Trigger-Signalanschluss STVIN verbunden, und da das erste Initial-Triggersignal STV1 und das zweite Initial-Triggersignal STV2 auf dem tiefen Pegel sind, wenn das Reset-Signal RST auf einem hohen Pegel ist, wird der vierzehnte Transistor T14 ausgeschaltet, und die mit jeder Schieberegistereinheit verbundene Gate-Leitung empfängt auch ein Tiefpegelsignal, um damit den Einfluss eines Restsignals nach dem Ende des Abtastens des vorangehenden Frames auf den nachfolgenden Frame zu eliminieren.
Ferner können die entsprechenden Taktsignale auch als Rückwärts-Abtastsignale BWs in der in 21 dargestellten Gate-Treiber-Vorrichtung wiederverwendet werden, und die Gate-Treiber-Vorrichtung kann gemäß Darstellung in 25 strukturiert sein. Die Gate-Treiber-Vorrichtung in 25 unterscheidet sich von der Gate-Treiber-Vorrichtung in 21 darin, dass eigens eine Übertragungsleitung angeordnet werden muss, um die über die entsprechenden Registereinheiten in der in 21 dargestellten Gate-Treiber-Vorrichtung empfangenen Rückwärts-Abtastsignale zu übertragen, und die Taktsignale können als Rückwärts-Abtastsignale wiederverwendet werden, die über die entsprechenden Registereinheiten in der in 25 dargestellten Gate-Treiber-Vorrichtung empfangen werden. Die Taktsignale können als Rückwärts-Abtastsignale wiederverwendet werden, die über die entsprechenden Registereinheiten in der in 25 dargestellten Gate-Treiber-Vorrichtung empfangen werden, wie folgt:
Die Zahl N der Schieberegistereinheiten in der Gate-Treiber-Vorrichtung ist ein ganzzahliges Vielfaches von 4; das über den Rückwärts-Abtastsignalanschluss BWIN jeder Schieberegistereinheit, abgesehen von den letzten zwei Schieberegistereinheiten, empfangene Signal ist gleich dem über den Taktblock-Signalanschluss CLKBIN der auf die Schieberegistereinheit nächstfolgenden Schieberegistereinheit empfangenen Signal, der Rückwärts-Abtastsignalanschluss BWIN der (N-1)-ten Schieberegistereinheit ASGN-1 empfängt das nullte Taktsignal CLKO, und der Rückwärts-Abtastsignalanschluss BWIN der N-ten Schieberegistereinheit ASGN empfängt das erste Taktsignal CLK1; und
Im Rückwärts-Abtasten überlappt sich die Periode, in der das erste Initial-Triggersignal STV1 auf einem hohen Pegel ist, mit der Periode, in der das nullte Taktsignal CLK0 auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, das Gate des Transistors der Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit ASGN-1 auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des nullten Taktsignals CLK0, und die Periode, in der das zweite Initial-Triggersignal STV2 auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das erste Taktsignal CLK1 auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, das Gate des Transistors der Treiber-Gate-Leitung in der N-ten Schieberegistereinheit ASGN auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des ersten Taktsignals CLK1.
Die entsprechenden Schieberegistereinheiten in der in 25 dargestellten Gate-Treiber-Vorrichtung können jeweils wie die in 19 dargestellte Schieberegistereinheit strukturiert sein oder können alternativ als Schieberegistereinheit in einer anderen Struktur ausgeführt sein. Die Schieberegistereinheiten in der Gate-Treiber-Vorrichtung sind so lange nicht in ihrer Struktur eingeschränkt, solange das Abtasten mit dem in 25 dargestellten Verbindungsplan ausgeführt werden kann.
Die operativen Zeitgaben der in 25 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten und im Rückwärts-Abtasten werden nachstehend exemplarisch beschrieben, wobei die jeweiligen Schieberegistereinheiten in der in 25 dargestellten Gate-Treiber-Vorrichtung jeweils wie die in 19 dargestellte Schieberegistereinheit strukturiert sind. 26a illustriert ein operatives Zeitdiagramm der in 25 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten, und 26b illustriert ein operatives Zeitdiagramm der in 26 dargestellten Gate-Treiber-Vorrichtung im Rückwärts-Abtasten, wobei 26a ein operatives Zeitdiagramm nur der ersten vier Schieberegistereinheiten in der Gate-Treiber-Vorrichtung darstellt und 25b ein operatives Zeitdiagramm nur der letzten vier Schieberegistereinheiten in der Gate-Treiber-Vorrichtung darstellt.
Ein Funktionsprinzip der I-ten (I=1,2,3,...,N) Schieberegistereinheit in 26a in einer ersten Periode ist gleich dem Funktionsprinzip der I-ten Schieberegistereinheit in 22a in der ersten Periode, ein Funktionsprinzip der I-ten Schieberegistereinheit in 26a in einer zweiten Periode ist gleich dem Funktionsprinzip der I-ten Schieberegistereinheit in 22a in der zweiten Periode, und ein Funktionsprinzip der I-ten Schieberegistereinheit in 26a in einer dritten Periode ist gleich dem Funktionsprinzip der I-ten Schieberegistereinheit in 24a in der dritten Periode. Eine Periode, in der der dritte Kondensator C3 in der Schieberegistereinheit in 26a geladen werden kann, ist eine Periode in 26a, die per Punktlinienellipse markiert ist, und eine Periode, in der der dritte Kondensator C3 in der Schieberegistereinheit in 26a entladen werden kann, ist eine Periode in 26a, die durch eine durchgezogene Ellipse markiert ist.
Ein Funktionsprinzip der I-ten (I=1,2,3,...,N) Schieberegistereinheit in 26b in einer ersten Periode ist gleich dem Funktionsprinzip der I-ten Schieberegistereinheit in 24b in der ersten Periode, ein Funktionsprinzip der I-ten Schieberegistereinheit in 26b in einer zweiten Periode ist gleich dem Funktionsprinzip der I-ten Schieberegistereinheit in 24b in der zweiten Periode, und ein Funktionsprinzip der I-ten Schieberegistereinheit in 26b in einer dritten Periode ist gleich dem Funktionsprinzip der I-ten Schieberegistereinheit in 22b in der dritten Periode. Eine Periode, in der der dritte Kondensator C3 in der Schieberegistereinheit in 26b geladen werden kann, ist eine Periode in 26b, die per durchgezogener Ellipse markiert ist, und eine Periode, in der der dritte Kondensator C3 in der Schieberegistereinheit in 26b entladen werden kann, ist eine Periode in 26b, die per Punktlinienellipse markiert ist.
Ferner kann dasselbe Signal für das erste Initial-Triggersignal und das zweite Initial-Triggersignal verwendet werden, welche von den in 17, 21, 23 und 25 dargestellten Gate-Treiber-Vorrichtungen benutzt werden, und zu diesem Zeitpunkt werden das erste Initial-Triggersignal und das zweite Initial-Triggersignal in ein identisches Signal kombiniert, namentlich ein Initial-Triggersignal.
Wenn dasselbe Signal für das erste Initial-Triggersignal und das zweite Initial-Triggersignal verwendet wird, welche von der in 25 dargestellten Gate-Treiber-Vorrichtung benutzt werden, ist die Struktur der Gate-Treiber-Vorrichtung wie in 27 dargestellt. Die Struktur der in 27 dargestellten Gate-Treiber-Vorrichtung unterscheidet sich von der Struktur der in 25 dargestellten Gate-Treiber-Vorrichtung nur darin, dass der Vorwärtswahlsignalanschluss GN-1 in der ersten Schieberegistereinheit ASG1 in der in 25 dargestellten Gate-Treiber-Vorrichtung das erste Initial-Triggersignal STV1 empfängt, der Vorwärtswahlsignalanschluss GN-1 in der zweiten Schieberegistereinheit ASG2 das zweite Initial-Triggersignal STV2 empfängt, der Rückwärtswahlsignalanschluss GN+1 in der (N-1)-ten Schieberegistereinheit ASGN-1 das erste Initial-Triggersignal STV1 empfängt und der Rückwärtswahlsignalanschluss GN+1 in der N-ten Schieberegistereinheit ASGN das zweite Initial-Triggersignal STV2 empfängt; und der Vorwärtswahlsignalanschluss GN-1 in der ersten Schieberegistereinheit ASG1, der Vorwärtswahlsignalanschluss GN-1 in der zweiten Schieberegistereinheit ASG2, der Rückwärtswahlsignalanschluss GN+1 in der (N-1)-ten Schieberegistereinheit ASGN-1 und der Rückwärtswahlsignalanschluss GN+1 in der N-ten Schieberegistereinheit ASGN in der in 27 dargestellten Gate-Treiber-Vorrichtung empfangen sämtlich dasselbe Signal, namentlich ein Initial-Triggersignal STV.
Wenn dasselbe Signal, das für das erste Initial-Triggersignal und das zweite Initial-Triggersignal verwendet wird, von der in 17 dargestellten Gate-Treiber-Vorrichtung benutzt werden, ist der Unterschied der Struktur der Gate-Treiber-Vorrichtung von der Struktur der in 17 dargestellten Gate-Treiber-Vorrichtung der gleiche wie der Unterschied der Struktur der in 25 dargestellten Gate-Treiber-Vorrichtung von der Struktur der in 27 dargestellten Gate-Treiber-Vorrichtung; wenn dasselbe Signal, das für das erste Initial-Triggersignal und das zweite Initial-Triggersignal verwendet wird, von der in 21 dargestellten Gate-Treiber-Vorrichtung benutzt wird, ist der Unterschied der Struktur der Gate-Treiber-Vorrichtung von der Struktur der in 21 dargestellten Gate-Treiber-Vorrichtung der gleiche wie der Unterschied der Struktur der in 25 dargestellten Gate-Treiber-Vorrichtung von der Struktur der in 27 dargestellten Gate-Treiber-Vorrichtung; und wenn dasselbe Signal, das für das erste Initial-Triggersignal und das zweite Initial-Triggersignal verwendet wird, von der in 23 dargestellten Gate-Treiber-Vorrichtung benutzt wird, ist der Unterschied der Struktur der Gate-Treiber-Vorrichtung von der Struktur der in 23 dargestellten Gate-Treiber-Vorrichtung der gleiche wie der Unterschied der Struktur der in 25 dargestellten Gate-Treiber-Vorrichtung von der Struktur der in 27 dargestellten Gate-Treiber-Vorrichtung;
Die Zahl N der Schieberegistereinheiten in der in 27 dargestellten Gate-Treiber-Vorrichtung ist auch ein ganzzahliges Vielfaches von 4, womit das Abtasten von der ersten Schieberegistereinheit ASG1 zur N-ten Schieberegistereinheit ASGN im Vorwärts-Abtasten sowie das Abtasten von der N-ten Schieberegistereinheit ASGN zur ersten Schieberegistereinheit ASG1 im Rückwärts-Abtasten gewährleistet werden kann, um damit zu verhindern, dass das Abtasten gleichzeitig von der ersten Schieberegistereinheit ASG1 und der (N-1)-ten Schieberegistereinheit ASGN-1 und/oder das Abtasten gleichzeitig von der zweiten Schieberegistereinheit ASG2 und der N-ten Schieberegistereinheit ASGN gestartet wird.
Die entsprechenden Schieberegistereinheiten in der in 27 dargestellten Gate-Treiber-Vorrichtung können jeweils wie die in 19 dargestellte Schieberegistereinheit strukturiert sein und können alternativ wie eine Schieberegistereinheit in einer anderen Struktur strukturiert sein. Die Schieberegistereinheiten in der Gate-Treiber-Vorrichtung sind so lange nicht in ihrer Struktur eingeschränkt, solange das Abtasten mit dem in 27 dargestellten Verbindungsplan ausgeführt werden kann.
Die operativen Zeitgaben der in 27 dargestellten Gate-Treiber-Vorrichtung im Vorwärts-Abtasten und Rückwärts-Abtasten werden nachstehend exemplarisch beschrieben, wobei die jeweiligen Schieberegistereinheiten in der in 27 dargestellten Gate-Treiber-Vorrichtung jeweils wie die in 19 dargestellte Schieberegistereinheit strukturiert sind. Die 28a illustriert ein operatives Zeitdiagramm nur der ersten vier Schieberegistereinheiten in der Gate-Treiber-Vorrichtung, und die 28b illustriert ein operatives Zeitdiagramm nur der letzten vier Schieberegistereinheiten in der Gate-Treiber-Vorrichtung.
Im Vorwärts-Abtasten durch die in 27 dargestellte Gate-Treiber-Vorrichtung (vgl. Zeitdiagramm in 28a) ist ein Funktionsprinzip der m-ten (m=1,2,...,N) Schieberegistereinheit darin gleich dem Funktionsprinzip der m-ten Schieberegistereinheit in der in 26a dargestellten Gate-Treiber-Vorrichtung, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann. Im Rückwärts-Abtasten durch die in 27 dargestellte Gate-Treiber-Vorrichtung (vgl. das Zeitdiagramm in 28b) ist ein Funktionsprinzip der m-ten Schieberegistereinheit darin gleich dem Funktionsprinzip der m-ten Schieberegistereinheit in der in 26b dargestellten Gate-Treiber-Vorrichtung, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann.
Wenn dasselbe Signal für das erste Initial-Triggersignal und das zweite Initial-Triggersignal verwendet wird, die von der in 17 dargestellten Gate-Treiber-Vorrichtung benutzt werden, ist im Vorwärts-Abtasten durch die Gate-Treiber-Vorrichtung ein Funktionsprinzip der m-ten (m=1,2,...,N) Schieberegistereinheit darin gleich dem Funktionsprinzip der m-ten Schieberegistereinheit in der in 20a dargestellten Gate-Treiber-Vorrichtung, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann; und wenn dasselbe Signal für das erste Initial-Triggersignal und das zweite Initial-Triggersignal verwendet wird, die von der in 17 dargestellten Gate-Treiber-Vorrichtung benutzt werden, ist im Rückwärts-Abtasten durch die Gate-Treiber-Vorrichtung ein Funktionsprinzip der m-ten (m=1,2,...,N) Schieberegistereinheit darin gleich dem Funktionsprinzip der m-ten Schieberegistereinheit in der in 20b dargestellten Gate-Treiber-Vorrichtung, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann.
Wenn dasselbe Signal für das erste Initial-Triggersignal und das zweite Initial-Triggersignal verwendet wird, die von der in 21 dargestellten Gate-Treiber-Vorrichtung benutzt werden, ist im Vorwärts-Abtasten durch die Gate-Treiber-Vorrichtung ein Funktionsprinzip der m-ten (m=1,2,...,N) Schieberegistereinheit darin gleich dem Funktionsprinzip der m-ten Schieberegistereinheit in der in 22a dargestellten Gate-Treiber-Vorrichtung, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann; und wenn dasselbe Signal für das erste Initial-Triggersignal und das zweite Initial-Triggersignal verwendet wird, die von der in 21 dargestellten Gate-Treiber-Vorrichtung benutzt werden, ist im Rückwärts-Abtasten durch die Gate-Treiber-Vorrichtung ein Funktionsprinzip der m-ten (m=1,2,...,N) Schieberegistereinheit darin gleich dem Funktionsprinzip der m-ten Schieberegistereinheit in der in 22b dargestellten Gate-Treiber-Vorrichtung, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann.
Wenn dasselbe Signal für das erste Initial-Triggersignal und das zweite Initial-Triggersignal verwendet wird, die von der in 23 dargestellten Gate-Treiber-Vorrichtung benutzt werden, ist im Vorwärts-Abtasten durch die Gate-Treiber-Vorrichtung ein Funktionsprinzip der m-ten (m=1,2,...,N) Schieberegistereinheit darin gleich dem Funktionsprinzip der m-ten Schieberegistereinheit in der in 24a dargestellten Gate-Treiber-Vorrichtung, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann; und wenn dasselbe Signal für das erste Initial-Triggersignal und das zweite Initial-Triggersignal von der in 23 dargestellten Gate-Treiber-Vorrichtung verwendet wird, ist im Rückwärts-Abtasten durch die Gate-Treiber-Vorrichtung ein Funktionsprinzip der m-ten (m=1,2,...,N) Schieberegistereinheit darin gleich dem Funktionsprinzip der m-ten Schieberegistereinheit in der in 24b dargestellten Gate-Treiber-Vorrichtung, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann.
Ferner kann ein zweites Pull-down-Modul zu der Struktur der in 18 dargestellten Schieberegistereinheit hinzugefügt werden, und die Struktur der Schieberegistereinheit mit dem hinzugefügten zweiten Pull-down-Modul ist wie in 29 dargestellt, wo jeweils ein Taktsignalanschluss zu jeder Schieberegistereinheit mit dem dazu hinzugefügten zweiten Pull-down-Modul hinzugefügt wird. Wie in 29 dargestellt, ist ein erster Anschluss des zweiten Pull-down-Moduls 184 der Taktblock-Signalanschluss CLKBIN jeder Schieberegistereinheit, ein zweiter Anschluss des zweiten Pull-down-Moduls 184 ist mit dem zweiten Anschluss des zweiten Ausgangsmoduls 182 verbunden, ein dritter Anschluss des zweiten Pull-down-Moduls 184 ist mit dem dritten Anschluss des zweiten Ausgangsmoduls 182 verbunden, ein vierter Anschluss des zweiten Pull-down-Moduls 184 ist der Reset-Signalanschluss RSTIN der Schieberegistereinheit, und ein fünfter Anschluss des zweiten Pull-down-Moduls 184 ist der Taktsignalanschluss CLKIN der Schieberegistereinheit; und das zweite Pull-down-Modul 184 ist dazu konfiguriert, das über den vierten Anschluss desselben empfangene Reset-Signal RST über den zweiten Anschluss bzw. den dritten Anschluss desselben abzugeben, wenn der zweite Anschluss desselben auf einem tiefen Pegel ist und das Taktblocksignal CLKB auf einem hohen Pegel ist, und das über den vierten Anschluss desselben empfangene Reset-Signal RST über den dritten Anschluss desselben abzugeben, wenn das Taktsignalanschluss CLKIN auf einem hohen Pegel ist.
Wenn die entsprechenden Schieberegistereinheiten in der Gate-Treiber-Vorrichtung jeweils wie die in 29 dargestellte Schieberegistereinheit strukturiert sind, empfängt der Taktsignalanschluss der k-ten (k=1,2,...,N) Schieberegistereinheit in der Gate-Treiber-Vorrichtung das mod((mod((k-1)/4)+2)/4)-te Taktsignal.
Ferner kann die in 29 dargestellte Schieberegistereinheit wie eine in 30 dargestellte Schaltkreisstruktur strukturiert sein. Wie in 30 dargestellt, umfasst das zweite Pull-down-Modul 184 einen vierten Kondensator C4, einen fünfzehnten Transistor T15, einen sechzehnten Transistor T16, einen siebzehnten Transistor T17 und einen achtzehnten Transistor T18; ein erster Pol des fünfzehnten Transistors T15 ist der zweite Anschluss des zweiten Pull-down-Moduls 184, ein Gate des fünfzehnten Transistors T15 ist mit dem vierten Kondensator C4 verbunden, ein zweiter Pol des fünfzehnten Transistors T15 ist der vierte Anschluss des zweiten Pull-down-Moduls 184, und ein Anschluss des vierten Kondensators C4 ohne Kontakt mit dem Gate des fünfzehnten Transistors T15 ist der erste Anschluss des zweiten Pull-down-Moduls 184; ein erster Pol des sechzehnten Transistors T16 ist mit dem Gate des fünfzehnten Transistors T15 verbunden, ein Gate des sechzehnten Transistors T16 ist der zweite Anschluss des zweiten Pull-down-Moduls 184, und ein zweiter Pol des sechzehnten Transistors T16 ist der vierte Anschluss des zweiten Pull-down-Moduls 184; ein erster Pol des siebzehnten Transistors T17 ist der dritte Anschluss des zweiten Pull-down-Moduls 184, ein Gate des siebzehnten Transistors T17 ist mit dem Gate des fünfzehnten Transistors T15 verbunden, und ein zweiter Pol des siebzehnten Transistors T17 ist der vierte Anschluss des zweiten Pull-down-Moduls 184; ein erster Pol des achtzehnten Transistors T18 ist der dritte Anschluss des zweiten Pull-down-Moduls 184, ein Gate des achtzehnten Transistors T18 ist der fünfte Anschluss des zweiten Pull-down-Moduls 184, und ein zweiter Pol des achtzehnten Transistors T18 ist der vierte Anschluss des zweiten Pull-down-Moduls 184; der fünfzehnte Transistor T15 ist dazu konfiguriert, eingeschaltet zu werden, um den zweiten Anschluss des zweiten Pull-down-Moduls 184, also den Pull-up-Knoten P, auf einen tiefen Pegel herabzusetzen, wenn das Gate desselben auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn das Gate derselben auf einem tiefen Pegel ist; der sechzehnte Transistor T16 ist dazu konfiguriert, eingeschaltet zu werden, um das über den Reset-Signalanschluss RSTIN empfangene Signal zum Gate des fünfzehnten Transistors T15 zu übertragen, also den Pegel am Gate des fünfzehnten Transistors T15 auf den tiefen Pegel herabzusetzen, wenn der zweite Anschluss des zweiten Pull-down-Moduls 184, also der Pull-up-Knoten P, auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn der zweite Anschluss des zweiten Pull-down-Moduls 184 auf einem tiefen Pegel ist; der siebzehnte Transistor T17 ist dazu konfiguriert, eingeschaltet zu werden, um das über den Reset-Signalanschluss RSTIN empfangene Signal auf den Ausgangsanschluss GOUT der Schieberegistereinheit zu übertragen, also den Ausgangsanschluss GOUT der Schieberegistereinheit auf den tiefen Pegel herabzusetzen, wenn das Gate desselben auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn das Gate desselben auf einem tiefen Pegel ist; und der achtzehnte Transistor T18 ist dazu konfiguriert, eingeschaltet zu werden, um das über den Reset-Signalanschluss RSTIN empfangene Signal auf den Ausgangsanschluss GOUT der Schieberegistereinheit zu übertragen, also den Ausgangsanschluss GOUT der Schieberegistereinheit auf den tiefen Pegel herabzusetzen, wenn das Taktsignalanschluss CLKIN auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn das Taktsignalanschluss CLKIN auf einem tiefen Pegel ist.
Da das Reset-Signal zu dem Zeitpunkt im Zuge des Abtastens des aktuellen Rahmens auf einem tiefen Pegel ist, kann das Reset-Signal im Zuge des Abtastens des aktuellen Rahmens anstelle eines Tiefpegelsignals verwendet werden.
Insbesondere das Gate des fünften Transistors T15 und das Gate des siebzehnten Transistors T17 kann nur dann auf einem hohen Pegel sein, wenn der Pull-up-Knoten P auf einem tiefen Pegel ist und der Taktblock-Signalanschluss CLKBIN auf einem hohen Pegel ist.
Der Schaltkreis in 30, abgesehen vom zweiten Pull-down-Modul 184, ist strukturell der gleiche wie der Schaltkreis in 19, weshalb eine wiederholte Beschreibung an dieser Stelle entfallen kann.
Die Schieberegistereinheiten in den in 17, 21, 23 und 25 dargestellten Gate-Treiber-Vorrichtungen können jeweils wie die in 30 dargestellte Schieberegistereinheit strukturiert sein. Wenn eine Schieberegistereinheit in einer Gate-Treiber-Vorrichtung strukturiert ist wie die in 30 dargestellte Schieberegistereinheit, sind die Funktionsprinzipien derselben in den ersten, zweiten und dritten Perioden gleich den Funktionsprinzipien der Schieberegistereinheit, die gemäß Darstellung in 19 in der ersten, zweiten bzw. dritten Periode strukturiert sind.
Wenn im Vorwärts-Abtasten die entsprechenden Schieberegistereinheiten in der Gate-Treiber-Vorrichtung jeweils das erste Pull-down-Modul umfassen, wird ein Tiefpegelsignal über die Gate-Leitungen in Verbindung mit den entsprechenden Schieberegistereinheiten in der Gate-Treiber-Vorrichtung, abgesehen von den letzten zwei Schieberegistereinheiten, von einem Taktsignal auf dem hohen Pegel in der Periode nicht beeinflusst, in der die Gate-Leitungen derselben deaktiviert sind. Wenn im Rückwärts-Abtasten die entsprechenden Schieberegistereinheiten in der Gate-Treiber-Vorrichtung jeweils das erste Pull-down-Modul umfassen, wird ein Tiefpegelsignal über die Gate-Leitungen in Verbindung mit den entsprechenden Schieberegistereinheiten in der Gate-Treiber-Vorrichtung, abgesehen von der ersten Schieberegistereinheit und der zweiten Schieberegistereinheit, von einem Taktsignal am hohen Pegel in der Periode nicht beeinflusst, in der die Gate-Leitungen derselben deaktiviert sind.
Wenn die entsprechenden Schieberegistereinheiten in der in 17 dargestellten Gate-Treiber-Vorrichtung jeweils gemäß Darstellung in 30 strukturiert sind, sind die operativen Diagramme derselben im Vorwärts-Abtasten noch immer gemäß Darstellung in 20a, und die operativen Diagramme derselben im Rückwärts-Abtasten sind noch immer gemäß Darstellung in 20b. Wenn die entsprechenden Schieberegistereinheiten in der in 21 dargestellten Gate-Treiber-Vorrichtung jeweils gemäß Darstellung in 30 strukturiert sind, sind die operativen Diagramme derselben im Vorwärts-Abtasten noch immer gemäß Darstellung in 22a, und die operativen Diagramme derselben im Rückwärts-Abtasten sind noch immer gemäß Darstellung in 22b. Wenn die entsprechenden Schieberegistereinheiten in der in 23 dargestellten Gate-Treiber-Vorrichtung jeweils gemäß Darstellung in 30 strukturiert sind, sind die operativen Diagramme derselben im Vorwärts-Abtasten noch immer gemäß Darstellung in 24a, und die operativen Diagramme derselben im Rückwärts-Abtasten sind noch immer gemäß Darstellung in 24b. Wenn die entsprechenden Schieberegistereinheiten in der in 25 dargestellten Gate-Treiber-Vorrichtung jeweils gemäß Darstellung in 30 strukturiert sind, sind die operativen Diagramme derselben im Vorwärts-Abtasten noch immer gemäß Darstellung in 26a, und die operativen Diagramme derselben im Rückwärts-Abtasten sind noch immer gemäß Darstellung in 26b. Wenn die entsprechenden Schieberegistereinheiten in der in 27 dargestellten Gate-Treiber-Vorrichtung jeweils gemäß Darstellung in 30 strukturiert sind, sind die operativen Diagramme derselben im Vorwärts-Abtasten noch immer gemäß Darstellung in 28a, und die operativen Diagramme derselben im Rückwärts-Abtasten sind noch immer gemäß Darstellung in 28b.
Bei Transistoren im Bereich der Flüssigkristall-Displays sind die Drains und Sources derselben nicht definitiv voneinander unterschieden, so dass die ersten Pole der Transistoren gemäß den Ausführungsbeispielen der Erfindung die Sources (oder die Drains) sein können, und die zweiten Pole der Transistoren können die Drains (oder Sources) der Transistoren sein. Wenn die Sources der Transistoren die ersten Pole sind, sind die Drains der Transistoren die zweiten Pole; und wenn die Drains der Transistoren die ersten Pole sind, sind die Sources der Transistoren die zweiten Pole.
Eine Display-Vorrichtung gemäß einem Ausführungsbeispiel der Erfindung umfasst die Gate-Treiber-Vorrichtung gemäß einem der Ausführungsbeispiele der Erfindung.
Einschlägig bewanderte Fachleute erkennen, dass die Zeichnungen nur schematische Grafiken bevorzugter Ausführungsbeispiele der Erfindung sind, und die Module oder Fließdiagramme in den Zeichnungen sind möglicherweise nicht erforderlich, um die Erfindung in die Praxis umzusetzen.
Einschlägig bewanderte Fachleute erkennen, dass die Module in den Vorrichtungen gemäß den Ausführungsbeispielen der Erfindung in den Vorrichtungen gemäß den Ausführungsbeispielen verteilt sein können, wie in den Ausführungsbeispielen beschrieben, oder in einer oder mehreren der Vorrichtungen gemäß den Ausführungsbeispielen mit entsprechenden Modifikationen angeordnet sein können. Die Module in den obenstehenden Ausführungsbeispielen können zu einem einzelnen Modul kombiniert sein oder weiter in eine Mehrzahl von Submodulen unterteilt sein.
Die Ausführungsbeispiele der obenstehenden Erfindung sind nur zu Beschreibungszwecken nummeriert worden, ohne damit eine Bevorzugung eines Ausführungsbeispiels vor einem anderen andeuten zu wollen.
Es versteht sich, dass einschlägig bewanderte Fachleute an der Erfindung unterschiedliche Modifikationen und Variationen vornehmen können, ohne vom Prinzip und Geltungsumfang der Erfindung abzuweichen. Die Erfindung soll dem entsprechend auch derartige Modifikationen und Variationen erfassen, solange diese Modifikationen und Variationen in den Geltungsbereich der angehängten Ansprüche und deren Äquivalente fallen.

Claims

Gate-Treiber-Vorrichtung, die N Schieberegistereinheiten umfasst, wobei: ein Vorwärtswahlsignalanschluss (GN-1) einer p-ten Schieberegistereinheit einen Signalausgang über eine (p-2)-te Schieberegistereinheit empfängt, wobei p=3,4,...,N, und ein Rückwärtswahlsignalanschluss (GN+1) einer r-ten Schieberegistereinheit einen Signalausgang über eine (r+2)-te Schieberegistereinheit empfängt, wobei r=1,2,...,N-2; ein Vorwärtswahlsignalanschluss (GN-1) einer ersten Schieberegistereinheit (ASG1) ein erstes Initial-Triggersignal (STV1) empfängt und ein Vorwärtswahlsignalanschluss (GN-1) einer zweiten Schieberegistereinheit (ASG2) ein zweites Initial-Triggersignal (STV2) empfängt; und wenn N eine gerade Zahl ist, empfängt der Rückwärtswahlsignalanschluss (GN+1) einer (N-1)-ten Schieberegistereinheit (ASGN-1) das erste Initial-Triggersignal (STV1), und der Rückwärtswahlsignalanschluss (GN+1) einer N-ten Schieberegistereinheit (ASGN) empfängt das zweite Initial-Triggersignal (STV2); und wenn N eine ungerade Zahl ist, empfängt der Rückwärtswahlsignalanschluss (GN+1) der N-ten Schieberegistereinheit (ASGN) das erste Initial-Triggersignal (STV1), und der Rückwärtswahlsignalanschluss (GN+1) der (N-1)-ten Schieberegistereinheit (ASGN-1) empfängt das zweite Initial-Triggersignal (STV2); wobei ein Reset-Signalanschluss (RSTIN) jeder Schieberegistereinheit ein Reset-Signal (RST) empfängt, das nach Beendigung des Abtastens eines vorangehenden Frames und vor dem Start des Abtastens eines aktuellen Frames auf einem hohen Pegel ist und beim Abtasten des aktuellen Frames auf einem tiefen Pegel ist; und ein Initial-Trigger-Signalanschluss jeder Schieberegistereinheit das erste Initial-Triggersignal (STV1) oder das zweite Initial-Triggersignal (STV2) empfängt; und wobei wenn das Reset-Signal (RST) auf einem hohen Pegel ist, das erste Initial-Triggersignal (STV1) und das zweite Initial-Triggersignal (STV2) auf dem tiefen Pegel sind, wenn das erste Initial-Triggersignal (STV1) auf einem hohen Pegel ist, das Reset-Signal (RST) auf einem tiefen Pegel ist und wenn das zweite Initial-Triggersignal (STV2) auf einem hohen Pegel ist, das Reset-Signal (RST) auf einem tiefen Pegel ist; und wobei die Schieberegistereinheiten jeweils dazu konfiguriert sind, ein Gate eines Transistors einer Treiber-Gate-Leitung darin durch ein Hochpegelsignal, das über einen Vorwärts/Rückwärts-Abtastsignalanschluss (FWIN, BWIN) empfangen wird, zu laden, bis der Transistor stabil eingeschaltet ist, wenn der Vorwärts/Rückwärts-Wahlsignalanschluss (GN-1, GN+1) ein Hochpegelsignal empfängt und der Vorwärts/Rückwärts-Abtastsignalanschluss (FWIN, BWIN) das Hochpegelsignal empfängt; das über den Taktblock-Signalanschluss (CLKBIN) empfangene Signal abzugeben, nachdem der Transistor stabil eingeschaltet ist; das Gate des Transistors der Treiber-Gate-Leitung darin durch ein Tiefpegelsignal, das über den RückwärtsNorwärts-Abtastsignalanschluss (BWIN, FWIN) empfangen wird, zu entladen, bis der Transistor stabil ausgeschaltet ist, wenn der RückwärtsNorwärts-Wahlsignalanschluss (GN+1, GN-1) ein Hochpegelsignal empfängt und der RückwärtsNorwärts-Abtastsignalanschluss (BWIN, FWIN) das Tiefpegelsignal empfängt; und das Potential am Gate des Transistors der Treiber-Gate-Leitung darin durch das über den Initial-Trigger-Signalanschluss empfangene Signal herabzusetzen und das über den Initial-Trigger-Signalanschluss empfangene Signal abzugeben, wenn der Reset-Signalanschluss (RSTIN) auf einem hohen Pegel ist.
Gate-Treiber-Vorrichtung nach Anspruch 1, wobei die k-te Schieberegistereinheit auch einen Taktblock-Signalanschluss (CLKBIN) umfasst, und der Taktblock-Signalanschluss (CLKBIN) der k-ten Schieberegistereinheit ein mod((k-1)/4)-tes Taktsignal empfängt, wobei k=1,2,...,N.
Gate-Treiber-Vorrichtung nach Anspruch 2, wobei ein über einen Vorwärts-Abtastsignalanschluss (FWIN) jeder Schieberegistereinheit, abgesehen von den ersten und zweiten Schieberegistereinheiten (ASG1, ASG2) in der Gate-Treiber-Vorrichtung, empfangenes Signal gleich einem Signal ist, das über einen Taktblock-Signalanschluss (CLKBIN) einer vorangehenden Schieberegistereinheit empfangen wird, ein Vorwärts-Abtastsignalanschluss (FWIN) der ersten Schieberegistereinheit (ASG1) ein zweites Taktsignal (CLK2) empfängt und der Vorwärts-Abtastsignalanschluss (FWIN) der zweiten Schieberegistereinheit (ASG2) ein drittes Taktsignal (CLK3) empfängt; wenn ein nulltes Taktsignal (CLK0) auf einem hohen Pegel ist, ist das zweite Taktsignal (CLK2) auf einem tiefen Pegel, und wenn das zweite Taktsignal (CLK2) auf einem hohen Pegel ist, ist das nullte Taktsignal (CLK0) auf einem tiefen Pegel; wenn das erste Taktsignal (CLK1) auf einem hohen Pegel ist, ist das dritte Taktsignal (CLK3) auf einem tiefen Pegel, und wenn das dritte Taktsignal (CLK3) auf einem hohen Pegel ist, ist das erste Taktsignal (CLK1) auf einem tiefen Pegel; und eine Periode, in der das n-te Taktsignal auf einem hohen Pegel ist, überlappt sich mit einer Periode, in der das (n+1)-te Taktsignal auf einem hohen Pegel ist, um eine Zeitdauer nicht unter einer dritten festgelegten Zeitdauer, wobei die dritte festgelegte Zeitdauer eine Zeitdauer ist, die benötigt wird, um einen dritten Kondensator (C3) in einem q-ten Schieberegister bis zu einer Spannung aufzuladen, bei der ein vierzehnter Transistor stabil eingeschaltet wird, wobei n=0,1 ,2,3, und wenn n+1 >3, ist das (n+1)-te Taktsignal ein mod((n+1)/4)-tes Taktsignal; und wobei sich im Vorwärts-Abtasten eine Periode, in der das erste Initial-Triggersignal (STV1) auf einem hohen Pegel ist, mit der Periode, in der das zweite Taktsignal (CLK2) auf einem hohen Pegel ist, um eine Zeitdauer nicht unter einer Periode überlappt, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der ersten Schieberegistereinheit (ASG1) auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des zweiten Taktsignals (CLK2), und eine Periode, in der das zweite Initial-Triggersignal (STV2) auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das dritte Taktsignal (CLK3) auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der zweiten Schieberegistereinheit (ASG2) auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des dritten Taktsignals (CLK3).
Gate-Treiber-Vorrichtung gemäß Anspruch 2, wobei ein Signal, das über den Rückwärts-Abtastsignalanschluss (BWIN) jeder Schieberegistereinheit, abgesehen von der letzten und der zweitletzten Schieberegistereinheit (ASGN, ASGN-1), empfangen wird, gleich einem Signal ist, das über einen Taktblock-Signalanschluss (CLKBIN) einer nachfolgenden Schieberegistereinheit empfangen wird, wobei ein Rückwärts-Abtastsignalanschluss (BWIN) einer (N-1)-ten Schieberegistereinheit (ASGN-1) ein mod((mod((N-2)/4)+2)/4)-tes Taktsignal empfängt und ein Rückwärts-Abtastsignalanschluss (BWIN) einer N-ten Schieberegistereinheit (ASGN) ein mod((mod((N-1)/4)+2)/4)-tes Taktsignal empfängt; wenn ein nulltes Taktsignal (CLK0) auf einem hohen Pegel ist, ist das zweite Taktsignal (CLK2) auf einem tiefen Pegel, und wenn das zweite Taktsignal (CLK2) auf einem hohen Pegel ist, ist das nullte Taktsignal (CLK0) auf einem tiefen Pegel; wenn ein erstes Taktsignal (CLK1) auf einem hohen Pegel ist, ist ein drittes Taktsignal (CLK3) auf einem tiefen Pegel, und wenn das dritte Taktsignal (CLK3) auf einem hohen Pegel ist, ist das erste Taktsignal (CLK1) auf einem tiefen Pegel; und eine Periode, in der ein n-tes Taktsignal auf einem hohen Pegel ist, überlappt mit einer Periode, in der ein (n+1)-tes Taktsignal auf einem hohen Pegel ist, um eine Zeitdauer nicht unter einer vierten festgelegten Zeitdauer, wobei n=0,1 ,2,3, und wenn n+1>3, ist das (n+1)-te Taktsignal ein mod((n+1)/4)-tes Taktsignal; und wobei sich im Rückwärts-Abtasten, wenn N eine ungerade Zahl ist, eine Periode, in der das erste Initial-Triggersignal (STV1) auf einem hohen Pegel ist, mit der Periode überlappt, in der das mod((N-1)/4)+2)/4)-te Taktsignal auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode überlappt, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der N-ten Schieberegistereinheit (ASGN) auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-1)/4)+2)/4)-ten Taktsignals, und eine Periode, in der das zweite Initial-Triggersignal (STV2) auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das mod((mod((N-2)/4)+2)/4)-te Taktsignal auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, ein Gate eines Transistors einer Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit (ASGN-1) auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-2)/4)+2)/4)-ten Taktsignals; und wenn N eine gerade Zahl ist, überlappt sich die Periode, in der das erste Initial-Triggersignal (STV1) auf einem hohen Pegel ist, mit der Periode, in der das mod((mod((N-2)/4)+2)/4)-te Taktsignal auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, um das Gate des Transistors der Treiber-Gate-Leitung in der (N-1)-ten Schieberegistereinheit (ASGN-1) auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-2)/4)+2)/4)-ten Taktsignals, und die Periode, in der das zweite Initial-Triggersignal (STV2) auf einem hohen Pegel ist, überlappt sich mit der Periode, in der das mod((mod((N-1)/4)+2)/4)-te Taktsignal auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Periode, die erforderlich ist, das Gate des Transistors der Treiber-Gate-Leitung in der N-ten Schieberegistereinheit (ASGN) auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des mod((mod((N-1)/4)+2)/4)-ten Taktsignals.
Gate-Treiber-Vorrichtung gemäß Anspruch 3, wobei N=4m, und m eine Ganzzahl größer als 0 ist; wobei das über einen Rückwärts-Abtastsignalanschluss (BWIN) jeder Schieberegistereinheit, abgesehen von der letzten und zweitletzten Schieberegistereinheit (ASGN, ASGN-1), empfangene Signal gleich einem Signal ist, das über einen Taktblock-Signalanschluss (CLKBIN) einer nachfolgenden Schieberegistereinheit empfangen wird, wobei ein Rückwärts-Abtastsignalanschluss (BWIN) der zweiten Schieberegistereinheit (ASGN-1) ein nulltes Taktsignal (CLK0) empfängt, und ein Rückwärts-Abtastsignalanschluss (BWIN) der letzten Schieberegistereinheit (ASGN) empfängt das erste Taktsignal (CLK1); und wobei sich im Rückwärts-Abtasten, die Periode, in der das erste Initial-Triggersignal (STV1) auf einem hohen Pegel ist, mit der Periode überlappt, in der das nullte Taktsignal (CLK0) auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter der Zeitdauer, die erforderlich ist, das Gate des Transistors der Treiber-Gate-Leitung in der zweitletzten Schieberegistereinheit (ASGN-1) auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des nullten Taktsignals (CLKO), und wobei sich die Periode, in der das zweite Initial-Triggersignal (STV2) auf einem hohen Pegel ist, mit der Periode, in der das erste Taktsignal (CLK1) auf einem hohen Pegel ist, jeweils um eine Zeitdauer nicht unter einer Zeitdauer überlappt, die erforderlich ist, das Gate des Transistors der Treiber-Gate-Leitung in der zweitletzten Schieberegistereinheit (ASGN) auf die Spannung zu laden, bei der der Transistor stabil eingeschaltet werden kann, und nicht mehr als einen Zyklus des ersten Taktsignals (CLK1).
Gate-Treiber-Vorrichtung gemäß Anspruch 2, wobei jede der Schieberegistereinheiten in der Gate-Treiber-Vorrichtung ein zweites Treibermodul (181), ein zweites Ausgangsmodul (182) und ein zweites Resetmodul (183) umfasst; wobei: ein erster Anschluss des zweiten Treibermoduls (181) der Vorwärts-Abtastsignalanschluss (FWIN) der Schieberegistereinheit ist, ein zweiter Anschluss des zweiten Treibermoduls (181) der Vorwärtswahlsignalanschluss (GN-1) der Schieberegistereinheit ist, ein dritter Anschluss des zweiten Treibermoduls (181) der Rückwärts-Abtastsignalanschluss (BWIN) der Schieberegistereinheit ist, ein vierter Anschluss des zweiten Treibermoduls (181) der Rückwärtswahlsignalanschluss (GN+1) der Schieberegistereinheit ist und ein fünfter Anschluss des zweiten Treibermoduls (181) mit einem zweiten Anschluss des zweiten Ausgangsmoduls (182) verbunden ist; wobei ein erster Anschluss des zweiten Ausgangsmoduls (182) der Taktblock-Signalanschluss (CLKBIN) der Schieberegistereinheit ist und ein dritter Anschluss des zweiten Ausgangsmoduls (182) der Ausgangsanschluss (GOUT) der Schieberegistereinheit ist; und wobei ein erster Anschluss des zweiten Resetmoduls (183) mit dem zweiten Anschluss des zweiten Ausgangsmoduls (182) verbunden ist, ein zweiter Anschluss des zweiten Resetmoduls (183) der Reset-Signalanschluss (RSTIN) der Schieberegistereinheit ist, ein dritter Anschluss des zweiten Resetmoduls (183) der Initial-Trigger-Signalanschluss (STVIN) der Schieberegistereinheit ist und ein vierter Anschluss des zweiten Resetmoduls (183) der dritte Anschluss des zweiten Ausgangsmoduls (182) ist; wobei das zweite Treibermodul (181) dazu konfiguriert ist, das über den Vorwärts-Abtastsignalanschluss (FWIN) durch seinen fünften Anschluss empfangene Signal abzugeben, wenn der Vorwärtswahlsignalanschluss (GN-1) auf einem hohen Pegel ist; und das über den Rückwärts-Abtastsignalanschluss (BWIN) empfangene Signal durch seinen fünften Anschluss abzugeben, wenn der Rückwärtswahlsignalanschluss (GN+1) auf einem hohen Pegel; wobei das zweite Resetmodul (183) dazu konfiguriert ist, ein über den Initial-Trigger-Signalanschluss (STVIN) der Schieberegistereinheit durch den ersten Anschluss bzw. den vierten Anschluss desselben empfangenes Signal abzugeben, wenn der Reset-Signalanschluss (RSTIN) auf einem hohen Pegel ist; und wobei das zweite Ausgangsmodul (182) dazu konfiguriert ist, nach Empfang eines Hochpegelsignals durch seinen zweiten Anschluss das Hochpegelsignal zu speichern und das über den Taktblock-Signalanschluss (CLKBIN) durch den Ausgangsanschluss (GOUT) der Schieberegistereinheit empfangene Signal abzugeben; und nach Empfang eines Tiefpegelsignal durch seinen zweiten Anschluss das Tiefpegelsignal zu speichern, ohne das über den Taktblock-Signalanschluss (CLKBIN) durch den Ausgangsanschluss (GOUT) der Schieberegistereinheit empfangene Signal abzugeben.
Gate-Treiber-Vorrichtung gemäß Anspruch 6, wobei ein Taktsignalanschluss (CLKIN) der k-ten Schieberegistereinheit in der Gate-Treiber-Vorrichtung das mod((mod((k-1)/4)+2)/4)-te Taktsignal empfängt, wobei k=1,2,...,N; und wobei die entsprechenden Schieberegistereinheiten in der Gate-Treiber-Vorrichtung jeweils zusätzlich ein zweites Pull-down-Modul (184) umfassen; wobei: ein erster Anschluss des zweiten Pull-down-Moduls (184) der Taktblock-Signalanschluss (CLKBIN) jeder Schieberegistereinheit ist, ein zweiter Anschluss des zweiten Pull-down-Moduls (184) mit dem zweiten Anschluss des zweiten Ausgangsmoduls (182) verbunden ist, ein dritter Anschluss des zweiten Pull-down-Moduls (184) mit dem dritten Anschluss des zweiten Ausgangsmoduls (182) verbunden ist, ein vierter Anschluss des zweiten Pull-down-Moduls (184) der Reset-Signalanschluss (RSTIN) der Schieberegistereinheit ist und ein fünfter Anschluss des zweiten Pull-down-Moduls (184) der Taktsignalanschluss (CLKIN) der Schieberegistereinheit ist; und wobei das zweite Pull-down-Modul (184) dazu konfiguriert ist, das Reset-Signal (RST), das über den vierten Anschluss desselben empfangen wird, durch den zweiten Anschluss bzw. den dritten Anschluss desselben abzugeben, wenn der zweite Anschluss desselben auf einem tiefen Pegel ist und der Taktblock-Signalanschluss (CLKBIN) auf einem hohen Pegel ist, und das Reset-Signal (RST), das über den vierten Anschluss desselben empfangen wird, durch den dritten Anschluss desselben abzugeben, wenn der Taktsignalanschluss (CLKIN) auf einem hohen Pegel ist.
Gate-Treiber-Vorrichtung gemäß Anspruch 6, wobei das zweite Treibermodul (181) einen zehnten Transistor (T10) und einen elften Transistor (T11) umfasst; wobei ein erster Pol des zehnten Transistors (T10) der erste Anschluss des zweiten Treibermoduls (181) ist, ein Gate des zehnten Transistors (T10) der zweite Anschluss des zweiten Treibermoduls (181) ist und ein zweiter Pol des zehnten Transistors (T10) der fünfte Anschluss des zweiten Treibermoduls (181) ist; und wobei ein erster Pol des elften Transistors (T11) der fünfte Anschluss des zweiten Treibermoduls (181) ist, ein Gate des elften Transistors (T11) der vierte Anschluss des zweiten Treibermoduls (181) ist und ein zweiter Pol des elften Transistors (T11) der dritte Anschluss des zweiten Treibermoduls (181) ist; wobei der zehnte Transistor (T10) dazu konfiguriert ist, eingeschaltet zu werden, um das über den Vorwärts-Abtastsignalanschluss (FWIN) empfangene Signal auf den fünften Anschluss des zweiten Treibermoduls (181) zu übertragen, wenn der Vorwärtswahlsignalanschluss (GN-1) auf einem hohen Pegel ist; und ausgeschaltet zu werden, ohne das über den Vorwärts-Abtastsignalanschluss (FWIN) empfangene Signal weiter auf den fünften Anschluss des zweiten Treibermoduls (181) zu übertragen, wenn der Vorwärtswahlsignalanschluss (GN-1) auf einem tiefen Pegel ist; und wobei der elfte Transistor (T11) dazu konfiguriert ist, eingeschaltet zu werden, um das über den Rückwärts-Abtastsignalanschluss (BWIN) empfangene Signal auf den fünften Anschluss des zweiten Treibermoduls (181) zu übertragen, wenn der Rückwärtswahlsignalanschluss (GN+1) auf einem hohen Pegel ist; und ausgeschaltet zu werden, ohne das über den Rückwärts-Abtastsignalanschluss (BWIN) empfangene Signal weiter auf den fünften Anschluss des zweiten Treibermoduls (181) zu übertragen, wenn der Rückwärtswahlsignalanschluss (GN+1) auf einem tiefen Pegel ist.
Gate-Treiber-Vorrichtung gemäß Anspruch 6, wobei das zweite Resetmodul (183) einen zwölften Transistor (T12) und einen dreizehnten Transistor (T13) umfasst; wobei ein erster Pol des zwölften Transistors (T12) der erste Anschluss des zweiten Resetmoduls (183) ist, ein Gate des zwölften Transistors (T12) der zweite Anschluss des zweiten Resetmoduls (183) ist, ein zweiter Pol des zwölften Transistors (T12) der dritte Anschluss des zweiten Resetmoduls (183) ist; und wobei ein erster Pol des dreizehnten Transistors (T13) der dritte Anschluss des zweiten Resetmoduls (183) ist, ein Gate des dreizehnten Transistors (T13) der zweite Anschluss des zweiten Resetmoduls (183) ist und ein zweiter Pol des dreizehnten Transistors (T13) der vierte Anschluss des zweiten Resetmoduls (183) ist; wobei der zwölfte Transistor (T12) dazu konfiguriert ist, eingeschaltet zu werden, um das über den Initial-Trigger-Signalanschluss (STVIN) empfangene Signal der Schieberegistereinheit zum ersten Anschluss des zweiten Resetmoduls (183) zu übertragen, wenn der Reset-Signalanschluss (RSTIN) auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn das Reset-Signalanschluss (RSTIN) auf einem tiefen Pegel ist; und wobei der dreizehnte Transistor (T13) dazu konfiguriert ist, eingeschaltet zu werden, um das über den Initial-Trigger-Signalanschluss (STVIN) der Schieberegistereinheit empfangene Signal auf den vierten Anschluss des zweiten Resetmoduls (183) zu übertragen, wenn der Reset-Signalanschluss (RSTIN) auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn der Reset-Signalanschluss (RSTIN) auf einem tiefen Pegel ist.
Gate-Treiber-Vorrichtung gemäß Anspruch 6, wobei das zweite Ausgangsmodul (182) einen vierzehnten Transistor (T14) und einen dritten Kondensator (C3) umfasst; wobei ein erster Pol des vierzehnten Transistors (T14) der erste Anschluss des zweiten Ausgangsmoduls (182) ist, ein Gate des vierzehnten Transistors (T14) mit einem Anschluss des dritten Kondensators (C3) verbunden ist, das Gate des vierzehnten Transistors (T14) der zweite Anschluss des zweiten Ausgangsmoduls (182) ist, ein zweiter Pol des vierzehnten Transistors (T14) der dritte Anschluss des zweiten Ausgangsmoduls (182) ist und ein gegenüberliegender Anschluss des dritten Kondensators (C3) der dritte Anschluss des zweiten Ausgangsmoduls (182) ist; wobei der vierzehnte Transistor (T14) dazu konfiguriert ist, eingeschaltet zu werden, um das über den Taktblock-Signalanschluss (CLKBIN) empfangene Signal auf den Ausgangsanschluss (GOUT) der Schieberegistereinheit zu übertragen, wenn das Gate derselben auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn das Gate derselben auf einem hohen Pegel ist; und wobei der dritte Kondensator (C3) dazu konfiguriert ist, das Signal am Gate des vierzehnten Transistors (T14) zu speichern.
Gate-Treiber-Vorrichtung gemäß Anspruch 7, wobei das zweite Pull-down-Modul (184) einen vierten Kondensator (C4), einen fünfzehnten Transistor (T15), einen sechzehnten Transistor (T16), einen siebzehnten Transistor (T17) und einen achtzehnten Transistor (T18) umfasst; wobei ein erster Pol des fünfzehnten Transistors (T15) der zweite Anschluss des zweiten Pull-down-Moduls (184) ist, ein Gate des fünfzehnten Transistors (T15) mit dem vierten Kondensator (C4) verbunden ist, ein zweiter Pol des fünfzehnten Transistors (T15) der vierte Anschluss des zweiten Pull-down-Moduls (184) ist und ein Anschluss des vierten Kondensators (C4) ohne Kontakt mit dem Gate des fünfzehnten Transistors (T15) der erste Anschluss des zweiten Pull-down-Moduls (184) ist; wobei ein erster Pol des sechzehnten Transistors (T16) mit dem Gate des fünfzehnten Transistors (T15) verbunden ist, ein Gate des sechzehnten Transistors (T16) der zweite Anschluss des zweiten Pull-down-Moduls (184) ist und ein zweiter Pol des sechzehnten Transistors (T16) der vierte Anschluss des zweiten Pull-down-Moduls (184) ist; wobei ein erster Pol des siebzehnten Transistors (T17) der dritte Anschluss des zweiten Pull-down-Moduls (184) ist, ein Gate des siebzehnten Transistors (T17) mit dem Gate des fünfzehnten Transistors (T15) verbunden ist und ein zweiter Pol des siebzehnten Transistors (T17) der vierte Anschluss des zweiten Pull-down-Moduls (184) ist; und wobei ein erster Pol des achtzehnten Transistors (T18) der dritte Anschluss des zweiten Pull-down-Moduls (184) ist, ein Gate des achtzehnten Transistors (T18) der fünfte Anschluss des zweiten Pull-down-Moduls (184) ist und ein zweiter Pol des achtzehnten Transistors (T18) der vierte Anschluss des zweiten Pull-down-Moduls (184) ist; wobei der fünfzehnte Transistor (T15) dazu konfiguriert ist, eingeschaltet zu werden, um das Reset-Signal (RST) auf den zweiten Anschluss des zweiten Pull-down-Moduls (184) zu übertragen, wenn das Gate desselben auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn das Gate desselben auf einem tiefen Pegel ist; wobei der sechzehnte Transistor (T16) dazu konfiguriert ist, eingeschaltet zu werden, um das über den Reset-Signalanschluss (RSTIN) empfangene Signal auf das Gate des fünfzehnten Transistors (T15) zu übertragen, wenn der zweite Anschluss des zweiten Pull-down-Moduls (184) auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn der zweite Anschluss des zweiten Pull-down-Moduls (184) auf einem tiefen Pegel ist; wobei der siebzehnte Transistor (T17) dazu konfiguriert ist, eingeschaltet zu werden, um das über den Reset-Signalanschluss (RSTIN) empfangene Signal auf den Ausgangsanschluss (GOUT) der Schieberegistereinheit zu übertragen, wenn das Gate desselben auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn das Gate desselben auf einem tiefen Pegel ist; und wobei der achtzehnte Transistor dazu konfiguriert ist, eingeschaltet zu werden, um das über den Reset-Signalanschluss (RSTIN) empfangene Signal auf den Ausgangsanschluss (GOUT) der Schieberegistereinheit zu übertragen, wenn der Taktsignalanschluss (CLKIN) auf einem hohen Pegel ist, und ausgeschaltet zu werden, wenn der Taktsignalanschluss (CLKIN) auf einem tiefen Pegel ist.
Gate-Treiber-Vorrichtung gemäß einem der Ansprüche 1 bis 5, wobei das erste Initial-Triggersignal mit dem zweiten Initial-Triggersignal übereinstimmt.
Display-Vorrichtung, die die Gate-Treiber-Vorrichtung umfasst, wobei die Gate-Treiber-Vorrichtung N Schieberegistereinheiten gemäß einem der Ansprüche 1 bis 12 umfasst.