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Die Erfindung betrifft eine Anzeigevorrichtung und ein Ansteuerungsverfahren einer Anzeigevorrichtung, und insbesondere eine Flüssigkristallanzeige(LCD)-Vorrichtung und ein Ansteuerungsverfahren einer LCD-Vorrichtung.
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Im Allgemeinen weist eine LCD-Vorrichtung zwei Substrate auf, die voneinander getrennt sind und einander gegenüberliegen, und eine Flüssigkristallmaterialschicht, die zwischen die beiden Substrate eingebracht ist. Jedes der Substrate weist Elektroden auf, die einander gegenüberliegen, wobei eine Spannung, die an die Elektroden angelegt wird, ein elektrisches Feld in der Flüssigkristallschicht induziert. Folglich wird die Ausrichtung von Flüssigkristallmolekülen der Flüssigkristallmaterialschicht geändert, indem die Intensität oder Richtung des induzierten elektrischen Feldes geändert wird, wodurch die Lichtdurchlässigkeit der Flüssigkristallmaterialschicht geändert wird. Daher zeigt die LCD-Vorrichtung Bilder an, indem das induzierte elektrische Feld variiert wird.
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1 ist ein Blockdiagramm einer LCD-Vorrichtung gemäß dem Stand der Technik und 2 ist eine schematische Ansicht eines Flüssigkristallpaneels aus 1.
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Wie in 1 gezeigt, weist eine LCD-Vorrichtung eine Schnittstelle 10, ein Taktsteuergerät 12, einen Spannungserzeugungsabschnitt 14, einen Gamma-Referenzspannungsabschnitt 16, Daten- und Gate-Ansteuerungsabschnitte 18 bzw. 20, und ein Flüssigkristallpaneel 2 auf.
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Die Schnittstelle 10 wird, unter anderem, mit Datensignalen und Synchronisationsignalen eines Ansteuerungssystems, z. B. eines Computersystems, versorgt. Die Schnittstelle 10 gibt diese Signale an das Taktsteuergerät 12 aus. Die Schnittstelle 10 kann eine Niedrigspannungs-Differenzialsignal (LVDS, low voltage differential signal)-Schnittstelle, eine Transistor-Transistor-Logik(TTL)-Schnittstelle oder eine ähnliche Vorrichtung sein.
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Das Flüssigkristallpaneel 2 weist, wie in 2 gezeigt ist, eine Mehrzahl von Gateleitungen GL1 bis GLn und eine Mehrzahl von Datenleitungen DL1 bis DLm auf. Die Gate- und Datenleitungen GL bzw. DL sind jeweils an ein Pixel P angeschlossen, das einen Pixeltransistor T und eine Flüssigkristallkapazität CL aufweist.
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Das Taktsteuergerät 12 erzeugt und legt Steuersignale jeweils an die Daten- und Gate-Ansteuerungsabschnitte 18 bzw. 20 an, und das Taktsteuergerät 12 legt Datensignale an den Daten-Ansteuerungsabschnitt 18 an.
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Der Gamma-Referenzspannungsabschnitt 16 legt eine Gamma-Referenzspannnng an einen Digital-Analog-Wandler (DAC) (nicht gezeigt) des Daten-Ansteuerungsabschnitts 18 an.
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Der Daten-Ansteuerungsabschnitt 18 erzeugt eine Datenspannung, die dem Datensignal unter Verwendung der Gammareferenz entspricht, und legt die erzeugte Datenspannung an die Datenleitung DL an. Der Gate-Ansteuerungsabschnitt 20 legt Gatespannungen mit Ein- oder Aus-Pegeln an die Gateleitungen GL1 bis GLn an. Jede der Gateleitungen GL1 bis GLn wird während einer Horizontalperiode nacheinander ausgewählt. Die ausgewählte Gateleitung GL wird mit der Ein-Gatespannung versorgt, und die nicht-ausgewählte Gateleitung GL wird mit der Aus-Gatespannung versorgt. Wenn die Gateleitung GL mit der Ein-Gatespannung ausgewählt ist, wird der Pixeltransistor 10, der an die ausgewählte Gateleitung angeschlossen ist, eingeschaltet, und die Datenspannung wird an die Flüssigkristallkapazität CL angelegt.
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Der Spannungserzeugungsabschnitt 14 erzeugt und versorgt die Spannungen, die jede der Komponenten der in 1 gezeigten LCD-Vorrichtung antreiben.
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In der oben erklärten LCD-Vorrichtung weisen Gate- und Daten-Ansteuerungsabschnitte 18 bzw. 20 jeweils eine Mehrzahl von Treibern auf, die integrierte Schaltungen (IC's) verwenden. Die Daten- und Gatetreiber-IC's werden an das Flüssigkristallpaneel 2 mittels Gate- und Daten-Anschlusskissen (nicht gezeigt) gebondet, wobei ein Tape-Carrier-Packing(TCP)-Verfahren oder ein Chip-on-Film(COF)-Verfahren verwendet wird.
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3 ist eine Ansicht eines Gatetreibers einer LCD-Vorrichtung gemäß dem Stand der Technik.
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Wie in 3 gezeigt, wird ein Gatetreiber 20, der einen integrierten Schaltkreis (IC) verwendet, mit Ansteuerungsspannungen und Steuersignalen versorgt. Ansteuerungsspannungen weisen, unter anderem, eine Hoch-Gatespannung VGH, eine Niedrig-Gatespannung VGL, eine positive Versorgungsspannung VCC und eine negative Versorgungsspannung VEE auf. Steuerungssignale weisen, unter anderem, einen Gate-Startpuls GSP, einen Gate-Verschiebetakt GSC, und eine Gate-Ausgabefreigabe GOE auf.
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Die Hoch- und Niedrig-Gatespannungen VGH bzw. VGL sind jeweils Ein- bzw. Aus-Gatespannungen. Die positiven und negativen Versorgungsspannungen VCC bzw. VEE sind jeweils Versorgungsspannungen, die den Gatetreiber 20 antreiben.
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Der Gate-Startpuls GST ist ein Signal, das eine Start-Gateleitung, z. B. eine erste Gateleitung GL1 anzeigt. Der Gate-Verschiebetakt GSC ist ein Signal, dass eine Einschaltzeit eines Pixeltransistors T anzeigt. Die Gate-Ausgabefreigabe GOE ist ein Signal, das eine Ausgabespannung des Gatetreibers 20 steuert.
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Gatetreiber 20, die die Gate-Ansteuerungsspannungen und die Gate-Steuerungssignale verwenden, sind an einer Seite des LCD-Paneels 2 (in 1) angeordnet. Folglich werden die Gate-Ansteuerungsspannungen und die Gate-Steuersignale mittels des Gatetreibers und der Leitungen übertragen, die benachbarte Datentreiber verbinden.
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Wie oben erklärt, verwendet die LCD-Vorrichtung gemäß dem Stand der Technik einen Gatetreiber, der integrierte Chips (IC's) verwendet. Folglich werden separate IC's für den Gatetreiber und separate Prozesse zum Banden der Gatetreiber an das Flüssigkristallpaneel benötigt, wodurch Herstellungsverfahren komplexer gemacht werden und Produktionskosten ansteigen. Ferner wird ein größerer Platz für die Gate- und Daten-Anschlusskissen benötigt zum Bonden der IC's an das Flüssigkristallpaneel.
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Ferner benötigt die Mehrzahl von Ansteuerungsspannungen und Steuersignalen, die zum Antreiben einer Mehrzahl von Gatetreiber-IC's verwendet wird, längere Drähte zum Übertragen der Treiberspannungen und der Steuersignale.
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Folglich steigt der Stromverbrauch, und die Zuverlässigkeit der Ansteuerungsschaltkreise ist herabgesetzt.
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Flüssigkristallanzeigevorrichtungen, wobei ein Gatetreiber mit einer Mehrzahl von Gatetreiberstufen gebildet ist, und jede Gatetreiberstufen mit der Gatespannung der vorangegangenen und der nachfolgenden Gateleitung versorgt wird, und geradzahlige und ungeradzahlige Gatesignale an geradzahlige bzw. ungeradzahlige Gate-Treiberstufen angelegt werden, sind beispielsweise aus den Dokumenten
US 2003/0227433 A1 ,
EP 1 431 953 A2 ,
US 5 870 071 A ,
US 2003/00227433 A1 ,
EP 1 431 953 A2 ,
US 5,870,071 A ,
US 2003/0189542 A1 und
US 2003/0043104 A1 bekannt.
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Die Dokumente
US 2003/0002615 A1 und
EP 1 231 594 A1 offenbaren allgemein Schieberegister, die mit der Ausgangsspannung des vorangegangenen und des nachfolgenden Schieberegisters versorgt werden, und an die außerdem ein erstes Taktsignal an ungeradzahlige Schieberegister angelegt wird und ein zweites Taktsignal an geradzahlige Schieberegister angelegt wird, so dass ebenfalls das Taktsignal als Ausgangssignal ausgegeben wird.
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Aus der
US 5 410 583 A ist ein Schieberegister bekannt, das ein Taktsignal ausgibt, und wobei jede Schieberegisterstufe das Ausgangssignal einer der nächsten Schieberegisterstufen empfängt.
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DE 198 28 384 A1 offenbart eine Flüssigkristallanzeige, wobei Gatetreiber-ICs auf dem unteren Substrat gebildet sind.
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Aufgabe der Erfindung ist das Bereitstellen einer Anzeigevorrichtung und eines Ansteuerungsverfahrens, mit einem vereinfachten Herstellungsverfahren, reduzierten Herstellungskosten, verringertem Leistungsverbrauch und Raum für Gate- und Daten-Anschlusskissen, und erhöhter Schalkreiszuverlässigkeit.
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Zum Erreichen dieser und anderer Vorteile und in Übereinstimmung mit dem Zweck der Erfindung, wie sie ausgeführt und ausführlich beschrieben ist, weist eine Anzeigevorrichtung erste und zweite Substrate, die einander gegenüberliegen, wobei das erste Substrat einen Anzeigebereich aufweist und einen Nicht-Anzeigebereich, wenigstens eine Datenleitung auf dem ersten Substrat, wenigstens eine Gateleitung, die die Datenleitung kreuzt, wobei die Gateleitung mit einer Gatespannung versorgt ist, wenigstens ein Pixel in dem Anzeigebereich, der mit einer entsprechenden Gateleitung und Datenleitung gekoppelt ist, und einen ersten Gate-Ansteuerungsschaltkreis auf. Der Gate-Ansteuerungsschaltkreis weist eine Mehrzahl von Gate-Ansteuerungseinheiten, die jeweils an eine entsprechende Gateleitung angeschlossen sind, zum Ausgeben einer entsprechenden Gatespannung und wenigstens eine Kapazität auf, wobei wenigstens eine der Gate-Ansteuerungseinheiten mit der Gatespannung einer vorherigen Gateleitung, der nächsten Gatespannung und einem ersten Steuersignal zur Spannungsschaltung versorgt ist, zum Ausgeben der Gatespannung an das Pixel. Ferner speichert die Kapazität eine ausgewählte Spannung gesteuert von der vorherigen Gatespannung speichert und entlädt sie gesteuert von der nächsten Gatespannung, und die Gatespannung wird gesteuert von dem ersten Steuersignal und der ausgewählten Spannung.
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Gemäß einem anderen Aspekt weist ein Verfahren zum Ansteuern einer Anzeigevorrichtung Ausgeben erster und zweiter Gatespannungen an jeweils erste bzw. zweite Gateleitungen, Ausgeben erster und zweiter Spannungen unter Verwendung der ersten und zweiten Gatespannungen, wobei die erste Spannung eine einer An- und Aus-Gatespannung ist, und die zweite Spannung die entgegengesetzte der ersten Spannung ist, Ausgeben einer dritten Gatespannung an eine dritte Gateleitung unter Verwendung der ersten und zweiten Spannungen und eines ersten Steuersignals zur Spannungsschaltung, wobei die dritte Gatespannung eine einer An- und Aus-Gatespannung ist, wobei eine ausgewählte Spannung gesteuert von der ersten Gatespannung gespeichert wird und gesteuert von der zweiten Gatespannung entladen wird, und wobei die dritte Gatespannung gesteuert von dem ersten Steuersignal und der ausgewählten Spannung ausgegeben wird, und Ausgeben einer Datenspannung an eine Datenleitung und Speichern der Datenspannung in einem Pixel, der an die dritte Gateleitung und die Datenleitung angeschlossen ist, wobei die ersten, zweiten und dritten Gatespannungen jeweils in ersten, zweiten bzw. dritten Horizontalperioden aufweisen, wobei die dritte Horizontalperiode zwischen den ersten und zweiten Horizontalperioden ist.
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Die begleitenden Zeichnungen die eingefügt sind, um ein weiteres Verständnis der Erfindung zu schaffen und einen Teil dieser Beschreibung bilden, stellen Ausführungsbeispiele der Erfindung dar, und dienen zusammen mit der Beschreibung zum Erklären der Prinzipien der Erfindung. In der Zeichnung ist:
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1 ein Blockdiagramm einer LCD-Vorrichtung gemäß dem Stand der Technik;
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2 eine schematische Ansicht eines Flüssigkristallpaneels aus 1;
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3 eine Ansicht eines Gatetreibers einer LCD-Vorrichtung gemäß dem Stand der Technik;
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4 eine Ansicht einer LCD-Vorrichtung gemäß der Erfindung;
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5A eine Ansicht eines Flüssigkristallpaneels aus 4;
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5B eine Ansicht einer Verbindungsstruktur eines Datentreibers und eines Gate-Ansteuerungsschaltkreises gemäß der Erfindung;
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6 ein Schaltkreisdiagramm eines Gate-Ansteuerungsschaltkreises gemäß der Erfindung;
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7A und 7B Schaltkreis- und Blockdiagramme einer Gate-Ansteuerungseinheit aus 6;
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8A und 8B jeweils Schaltkreis- und Blockdiagramme eines Hoch-Ausgabeabschnitts aus 7A und 7B;
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9A und 9B jeweils Schaltkreis- und Blockdiagramme eines Niedrig-Ausgabeabschnitts aus 7A und 7B;
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10 ein Taktdiagramm von Ansteuerungsspannungen und Steuerungssignalen für einen Gate-Ansteuerungsschaltkreis einer LCD-Vorrichtung gemäß der Erfindung; und
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11 eine Ansicht einer LCD Vorrichtung, die eine Mehrzahl von Gate-Ansteuerungsschaltkreisen und Datentreibern gemäß einem anderen Ausführungsbeispiel der Erfindung aufweist.
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Bezug wird jetzt im Detail genommen auf die dargestellten Ausführungsbeispiele der Erfindung, die in der begleitenden Zeichnung dargestellt sind. 4 ist eine Ansicht einer LCD-Vorrichtung gemäß der Erfindung. 5A ist eine Ansicht eines Flüssigkristallpaneels aus 4 und 5B ist eine Ansicht einer Verbindungsstruktur eines Datentreibers und eines Gate-Ansteuerungsschaltkreises gemäß der Erfindung.
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Wie in den 4 bis 5B gezeigt ist, weist eine LCD-Vorrichtung eine gedruckte Schaltplatine PCB mit einer Schnittstelle und einem Taktsteuergerät, eine Mehrzahl von Datentreibern 118 unter Verwendung von integrierten Schaltkreisen (IC's) und ein Flüssigkristallpaneel 102 mit einem Anzeigebereich DR und einem Nicht-Anzeigebereich NR an peripheren Abschnitten des Anzeigebereichs DR auf. Das Flüssigkristallpaneel 102 weist ein erstes und ein zweites Substrat 102a bzw. 102b, die einander gegenüberliegen, und eine Flüssigkristallschicht (nicht gezeigt), die zwischen den beiden Substraten 102a und 102b angeordnet ist, auf.
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In dem Anzeigebereich DR sind eine Mehrzahl von Gateleitungen GL1 bis GLn und eine Mehrzahl von Datenleitungen DL1 bis DLm auf dem ersten Substrat 102a angeordnet. Aus Bequemlichkeit sind nur Gateleitungen GL1 bis GL3 und Datenleitungen DL1 und DL3 gezeigt. Jedes Pixel P ist an seine entsprechenden Gate- und Datenleitungen GL bzw. DL angeschlossen. Jedes Pixel P weist einen Pixeltransistor PT auf, der an die Gate- und Datenleitungen GL bzw. DL angeschlossen ist, und eine Flüssigkristallkapazität CL, die an den Pixeltransistor PT angeschlossen ist.
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Der Nicht-Anzeigebereich NR weist einen Gate-Nicht-Anzeigebereich NR1 auf, wo ein Gate-Ansteuerungsschaltkreis GC angeordnet ist, und einen Daten-Nicht-Anzeigebereich NR2, wo die Datentreiber 118 und das Flüssigkristallpaneel 102 angeschlossen sind. Der Gate-Nicht-Anzeigebereich NR1 ist an einem Endabschnitt der Gateleitungen GL definiert, und der Daten-Nicht-Anzeigebereich NR2 ist an einem Endbereich der Datenleitung DL definiert.
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In dem Gate-Nicht-Anzeigebereich NR1 ist der Gate-Ansteuerungsschaltkreis GC auf dem gleichen Substrat, dem ersten Substrat 102a, wie die Gate- und Datenleitungen GL bzw. DL angeordnet. In anderen Worten, der Gate-Ansteuerungsschaltkreis GC wird mit der Gate- und Datenleitung GL bzw. DL, dem Pixeltransistor TP usw., auf dem ersten Substrat 102a gebildet. Der Gate-Ansteuerungsschaltkreis GC kann von dem zweiten Substrat 102b bedeckt sein, da der Gate-Ansteuerungsschaltkreis GC auf dem ersten Substrat 102a ausgebildet ist.
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Der Gate-Ansteuerungsschaltkreis GC wird mit den Gate-Ansteuerungsspannungen, die jeweils Hoch- und Niedrig-Gatespannungen VGH bzw. VGL aufweisen, und Gate-Steuerungssignalen, die einen Gate-Startpuls GSP, ein Pulssignal GPO eines ungeradzahligen Gates und ein Pulssignal GPE eines geradzahligen Gates aufweisen, versorgt. Daher legt der Gate-Ansteuerungsschaltkreis GC z. B. erste bis dritte Gatespannungen Vg1 bis Vg3 während einer Vertikalperiode (einem Frame) jeweils an die Gateleitungen GL1 bis GL3 an. In einer Vertikalperiode, wird jede Gateleitung GL während einer Horizontalperiode nacheinander ausgewählt, und an die ausgewählte Gateleitung wird die Hoch(Ein)-Gatespannung VGH angelegt, und an die nicht-ausgewählte Gateleitung wird die Niedrig(Aus)-Gatespannung VGL angelegt. An die Pixeltransistoren PT, die an die ausgewählte Gateleitung angeschlossen sind, werden die Datenspannungen angelegt.
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In dem Daten-Nicht-Anzeigebereich NR2 sind Datentreiber 118 an das Flüssigkristallpaneel 102 angeschlossen. Um das zu machen, kann der Daten-Nicht-Anzeigebereich NR2 von dem zweiten Substrat 102b freigelegt sein. Wie in 5B gezeigt, sind integrierte Schaltkreise (IC's) mit Datentreibern an das erste Substrat 102a unter Verwendung einer Verbindungsschicht 119 angeschlossen.
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In der Verbindungsschicht 119, die dem Gate-Ansteuerungsschaltkreis GC benachbart ist, sind erste bis fünfte Gateversorgungsleitungen GSL von dem PCB zum Übertragen der Hoch- und Niedrig-Gatespannungen VGH bzw. VGL, des Gate-Startpulses GSP und der Signale GPO und GPE ungeradzahliger bzw. geradzahliger Gates, und eine Mehrzahl von Datenversorgungsleitungen DSL von den Datentreiber-IC's zum Übertragen der Datenspannungen angeordnet. Insbesondere können die Hoch- und Niedrig-Gatespannungen VGH bzw. VGL von einem Spannungserzeugungsabschnitt (14 in 1) versorgt werden, und der Gate-Startpuls GSP und die Signale GPO und GPE ungeradzahliger bzw. geradzahliger Gates können von dem Taktsteuergerät (12 aus 1) oder einem anderen Steuerchip versorgt werden. Die ersten bis fünften Gateversorgungsleitungen GSL sind an die erste bis fünfte Leitung L1 bis L5 jeweils mittels erster bis fünfter Gateversorgungs-Anschlusskissen GP auf dem ersten Substrat 102a angeschlossen. Folglich werden die erste bis fünfte Leitung L1 bis L5 jeweils mit der Hoch- und Niedrig-Gatespannung VGH bzw. VGL, dem Gate-Startpuls GSP und den Signalen GPO und GPE geradzahliger bzw. ungeradzahliger Gates versorgt. Die Datenversorgungsleitungen DSL sind an die Datenleitungen DL1 bis DL3 mittels der Daten-Anschlusskissen DP angeschlossen. Die Hoch- und Niedrig-Gatespannungen VGH bzw. VGL, der Gate-Startpuls GSP, die Signale GPO und GPE ungeradzahliger bzw. geradzahliger Gates werden von dem Taktsteuergerät (nicht gezeigt) auf der gedruckten Schaltplatine PCB versorgt.
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Nachstehend wird der Gate-Ansteuerungsschaltkreis in Detail mit Bezugnahme auf die Zeichnungen erklärt. 6 ist eine Schaltkreisansicht eines Gate-Ansteuerungsschaltkreises GC gemäß einem Ausführungsbeispiel der Erfindung. Die 7A und 7b sind jeweils ein Schaltkreis- bzw. Blockdiagramm einer Gate-Ansteuerungseinheit GU aus 6. Die 8A und 8B sind jeweils ein Schaltkreis- bzw. Blockdiagramme eines Hoch-Ausgabeabschnitt aus 7B. Die 9A und 9B sind jeweils ein Schaltkreis- bzw. Blockdiagramm eines Niedrig-Ausgabeabschnitts aus 7B.
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Wie in den 6A bis 9B gezeigt ist, weist der Gate-Ansteuerungsschaltkreis GC eine Mehrzahl von Gate-Ansteuerungseinheiten GU1 bis GUn auf, die jeweils direkt an eine Mehrzahl von Gateleitungen GL1 bis GLn angeschlossen sind. Die Gate-Ansteuerungseinheiten GU1 bis GUn legen Gatespannungen VG1 bis VGn an die jeweiligen Gateleitungen GL1 bis GLn in einer Vertikalperiode an. Jede Ansteuerungseinheit GU gibt nacheinander eine Hoch-Gatespannung VGH an jede Gateleitung GL während einer Horizontalperiode aus.
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Zum Ausgeben der Gatespannung Vg verwendet die Gate-Ansteuerungseinheit GU Hoch- und Niedrig-Gatespannungen VGH bzw. VGL, die ungeradzahligen und geradzahligen Gate-Pulssignale GPO bzw. GPE, eine Gatespannung der Ansteuerungseinheit des vorherigen Gates und eine Gatespannung der Ansteuerungseinheit des nächsten Gates. Zum Beispiel wird die Ansteuerungseinheit GU2 des zweiten Gates mit der ersten Gatespannung VG1 als der vorherigen Gatespannung versorgt und der dritten Gatespannung VG3 als der nächsten Gatespannung. Jedoch verwendet die Ansteuerungseinheit GU1 des erste Gates den Gate-Startpuls GSP, da eine vorherige Gatespannung nicht existiert.
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Die Pulssignale GPO und GPE ungeradzahliger bzw. geradzahliger Gates werden abwechselnd an die Gate-Ansteuerungseinheiten GU1 bis GUn angelegt. In anderen Worten, dass Pulssignal GPO ungeradzahliger Gates wird an die Ansteuerungsschaltkreise ungeradzahliger Gates GU1, GU3, GU5 usw. angelegt, und das Pulssignal GPE geradzahliger Gates wird an die Ansteuerungseinheiten geradzahliger Gates GU2, GU4, GU6 usw. angelegt.
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Die Gate-Ansteuerungseinheit GU weist einen Hoch-Ausgabeabschnitt HP und einen Niedrig-Ausgabeabschnitt LP auf. Der Hoch-Ausgabeabschnitt HP weist Hoch- und Niedrig-Gatespannungen VGH bzw. VGL, die Pulssignale GPO und GPE ungeradzahliger oder geradzahliger Gates, und die vorherige und die nächste Gatespannung zum Ausgeben der Hoch-Gatespannung VGH während einer Horizontalperiode auf. Der Niedrig-Ausgabeabschnitt LP verwendet die Hoch- und Niedrig-Gatespannungen VGH bzw. VGL und die vorherige und die nächste Gatespannungen zum Ausgeben der Niedrig-Gatespannung VGL währende einer nicht-ausgewählten Zeit einer Vertikalperiode.
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Der Hoch-Ausgabeabschnitt HP weist einen ersten Auswahlabschnitt SP1 und jeweils erste und zweite Hoch-Schaltabschnitte HS1 bzw. HS2 auf. Der Niedrig-Ausgabeabschnitt LP weist einen zweiten Auswahlabschnitt SP2 und einen Niedrig-Schaltabschnitt LS auf.
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Der erste Auswahlabschnitt SP1 wählt Hoch- oder Niedrig-Spannungen VGH bzw. VGL abhängig von der vorherigen bzw. nächsten Gatespannung aus, und gibt eine erste ausgewählte Spannung SEV1 aus. Der erste Hoch-Schaltabschnitt HS1 schaltet die Hoch-Spannung VGH abhängig von der ersten ausgewählten Spannung SEV1. Der zweite Hoch-Schaltabschnitt HS2 schaltet die Hoch-Spannung VGH die von dem ersten Hoch-Schaltabschnitt HS1 geschaltet wird, abhängig von dem Pulssignal GPO bzw. GPE ungeradzahliger bzw. geradzahliger Gates. 8a zeigt den Transistor T7 des zweiten Hoch-Schaltabschnitt HS2 an das Pulssignal GPO ungeradzahliger Gates angeschlossen, da die gezeigte Gate-Ansteuerungseinheit GU die erste Gate-Ansteuerungseinheit GU1 ist. Für die zweite Gate-Ansteuerungseinheit GU2, ist der Transistor T7 an das Pulssignal GPE geradzahliger Gates (siehe 6) angeschlossen.
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Der zweite Auswahlabschnitt SP2 wählt Hoch- oder Niedrig-Spannungen VGH bzw. VGL abhängig von der vorherigen und der nächsten Gatespannung aus, und gibt eine zweite ausgewählte Spannung SEV2 aus. Die Niedrig-Schaltabschnitt LS schaltet die Niedrig-Spannnung VGL abhängig von der zweiten ausgewählten Spannung SEV2.
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Der erste und der zweite Auswahlabschnitt SP1 bzw. SP2 geben entgegengesetzte Pegelspannungen aus. Zum Beispiel ist, während die ersten ausgewählte Spannung SV eine Hoch-Gatespannung VGH ist, die zweite ausgewählte Spannweg SEV2 eine Niedrig-Gatespannung VGL. Um das zu machen, weist der erste Auswahlabschnitt SP1 eine Transistorverbindung auf, die dem zweiten Auswahlabschnitt SP2 entgegengesetzt ist. Der erste Auswahlabschnitt SP1 weist erste und zweite Transistoren T1 bzw. T2 auf, die durch Drain-Anschlüsse beider Transistoren verbunden sind, und der zweite Auswahlabschnitt SP2, weist dritte und vierte Transistoren T3 bzw. T4 auf, die durch Drain-Anschlüsse beider Transistoren verbunden sind. Die Drain-Anschlüsse des ersten und des zweiten Transistors T1 bzw. T2 wirken als ein Ausgabeanschluss des Auswahlabschnitts SP1, und die Drain-Anschlüsse des dritten und des vierten Transistors T3 bzw. T4 wirken als ein Ausgabeanschluss des zweiten Auswahlabschnitts SP2. Sowohl der erste Transistor T1 als auch der dritte Transistor T3 werden mit der vorherigen Gatespannung versorgt. Jedoch wird, während der erste Transistor T1 mit der Hoch-Gatespannung VGH versorgt wird, der dritte Transistor T3 mit der Niedrig-Gatespannung VGL versorgt. Ferner werden sowohl der zweite als auch der vierte Transistor T2 und T4 mit der nächsten Gatespannung versorgt. Jedoch wird, während der zweite Transistor T2 mit der Niedrig-Gatespannung VGL versorgt wird, der vierte Transistor T4 mit der Hoch-Gatespannung VGH versorgt. Somit geben, da Transistorverbindungen der ersten und zweiten Auswahlabschnitte SP1 bzw. SP2 einander entgegengesetzt sind, der erste und zweite Auswahlabschnitt SP1 bzw. SP2 entgegengesetzte Pegelspannungen aus.
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Der erste und der zweite Auswahlabschnitt SP1 bzw. SP2 weisen ferner jeweils eine erste bzw. zweite Kapazität C1 bzw. C2 auf, die die erste bzw. zweite ausgewählte Spannung SEV1 bzw. SEV2 speichern. Die erste Kapazität C1 ist an den Ausgabeanschluss des ersten Auswahlabschnitts SP1 und die zweite Versorgungsleitung L1 angeschlossen, und die zweite Kapazität C2 ist an den Ausgabeanschluss des zweiten Auswahlabschnitts SP2 und die zweite Versorgungsleitung L2 angeschlossen.
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Der erste Hoch-Schaltabschnitt HS1 und der Niedrig-Schaltabschnitt LS weisen fünfte und sechste Transistoren T5 bzw. T6 auf. Der erste Hoch-Schaltabschnitt HS1 wird abhängig davon ein- oder ausgeschaltet, ob die erste ausgewählte Spannung SEV1 eine Hoch- oder Niedrig-Gatespannung VGH bzw. VGL ist, und schaltet daher die Hoch-Gatespannung VGH. Der Niedrig-Schaltabschnitt LS wird abhängig davon ein- oder ausgeschaltet, ob die zweite ausgewählte Spannung SEV2 eine Hoch- oder Niedrig-Gatespannung VGH bzw. VGL ist, und schaltet daher die Niedrig-Gatespannung VGL.
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Der zweite Hoch-Schaltabschnitt HS2 weist einen siebenten Transistor T7 auf. Der zweite Hoch-Schaltabschnitt HS2 wird abhängig davon ein- bzw. ausgeschaltet, ob der Puls GPO bzw. GPE ungeradzahliger oder geradzahliger Gates hoch oder niedrig ist, und schaltet daher die Hoch-Gatespannung VGH, die von dem ersten Hoch-Schaltabschnitt HS1 ausgegeben wird.
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Wie oben erklärt, weisen die Gate-Ansteuerungsschaltkreise eine Mehrzahl von Transistoren auf. Die Transistoren der Gate-Ansteuerungsschaltkreise können in den gleichen Prozess zum Herstellen der Pixeltransistoren hergestellt werden. In einem bevorzugten Ausführungsbeispiel können alle Transistoren der Erfindung auf einer amorphen Siliziumschicht ausgebildet werden. Ferner können die erste bis fünfte Leitung zum Übertragen der Gate-Ansteuerungsspannungen und Gate-Steuerungssignale in dem gleichen Prozess zum Bilden der Gate- und Datenleitungen ausgebildet werden.
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10 ist ein Taktdiagramm von Ansteuerungsspannungen und Steuersignalen für einen Gate-Ansteuerungsschaltkreis einer LCD-Vorrichtung gemäß einem Ausführungsbeispiel der Erfindung. Mit Bezugnahme zu den 6 bis 10 wird ein Ansteuerungsverfahren für einen Gate-Ansteuerungsschaltkreis im Detail erklärt. Aus Gründen der Bequemlichkeit wird Bezug genommen auf die Komponenten, die auf die ersten drei Gate- und Dateneinheiten, wie in den 6 bis 10 gezeigt, bezogen sind. Es wird jedoch verstanden, dass die unten erklärten Details auf alle ähnlichen Komponenten dieses Ausführungsbeispiels der Erfindung in der gleichen Weise anwendbar sind.
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In einem Offsetzustand sind die Gate-Ansteuerungseinheiten GU1 bis GUn ausgeschaltet. In anderen Worten, an die erste und die zweite Kapazität C1 bzw. C2 jeder Gate-Ansteuerungseinheit GU wird die Niedrig-Gatespannungen VGL angelegt, und daher sind der erste bis siebente Transistor T1 bis T7 jeder Gate-Ansteuerungseinheit GU ausgeschaltet. Folglich geben die Gate-Ansteuerungseinheiten GU1 bis GUn die Gatespannungen VG1 bis VGN nicht aus.
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Als Nächstes wird zum Anlegen der ersten Gatespannung VG1 an die erste Gateleitung GL1 ein Hochpegel des Gate-Startpulses GSP an die Ansteuerungseinheit GU1 des ersten Gates angelegt. Der Gate-Startpuls GSP wird in einer Horizontalperiode H vor dem Ausgeben der Datenspannungen angelegt, d. h. vor dem Starten eines Frames. Der Gate-Startpuls GSP wird während einer Horizontalperiode H sowohl an den ersten als auch an den dritten Transistor T11 bzw. T13 der Ansteuerungseinheit GU1 des ersten Gates angelegt. Daher sind die Hoch- und Niedrig-Gatespannungen VGH bzw. VGL jeweils in der ersten und der zweiten Kapazität C11 bzw. C12 der Ansteuerungseinheit GU1 des ersten Gates gespeichert, wodurch die erste und die zweite Kapazität C11 bzw. C12 jeweils ein- bzw. ausgeschaltet werden. Der zweite und der vierte Transistor T12 bzw. T14 der Ansteuerungseinheit GU1 des ersten Gates sind ausgeschaltet, da die zweite Gatespannung VG2 nicht ausgegeben wird. Folglich geben der erste und der zweite Auswahlabschnitt SP1 bzw. SP2 der Ansteuerungseinheit GU1 des ersten Gates jeweils die erste ausgewählte Spannung SEV1 der Hoch-Gatespannung VGH und die zweite ausgewählte Spannung SEV2 der Niedrig-Gatespannung VGL aus.
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Als Nächstes werden jeweils der fünfte und der sechste Transistor T15 bzw. T15 der Ansteuerungseinheit GU1 des ersten Gates ein- bzw. ausgeschaltet, da die erste und die zweite ausgewählte Spannung SEV1 bzw. SEV2 jeweils die Hoch- und Niedrig-Gatespannungen VGH bzw. VGL sind. Folglich gibt der erste Hoch-Schaltabschnitt HS1 der Ansteuerungseinheit GU1 des ersten Gates die Hoch-Gatespannung VGH aus, während der Niedrig-Schaltabschnitt LS der Ansteuerungseinheit GU1 des ersten Gates die Niedrig-Gatespannung VGL nicht ausgibt.
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Als Nächstes schaltet der siebente Transistor T17 der Ansteuerungseinheit GU1 des ersten Gates die Hoch-Gatespannung VGH, die von dem fünften Transistor T15 der Ansteuerungseinheit GU1 des ersten Gates ausgegeben ist, in Abhängigkeit von dem Puls GPO eines ungeradzahligen Gates. Der Puls GPO eines ungeradzahliges Gates wird zu einer Startzeit des Frames F an den siebenten Transistor T17 der Ansteuerungseinheit GU1 des ersten Gates angelegt. Der Puls GPO eines ungeradzahligen Gates wird während einer ersten Horizontalperiode H1 angelegt, und daher wird der siebente Transistor T17 der Ansteuerungseinheit GU1 des ersten Gates während der ersten Horizontalperiode H1 eingeschaltet. Folglich gibt der zweite Hoch-Umschaltabschnitt HS2 der Ansteuerungseinheit GU1 des ersten Gates die erste Gatespannung Vg1 der Hoch-Gatespannung VGH während der ersten Horizontalperiode H1 an die erste Gateleitung GL1 aus.
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Wenn die erste Gatespannung Vg1 der Hoch-Gatespannung VGH an die Pixeltransistoren TP angelegt wird, die an die erste Gateleitung GL1 angeschlossen sind, werden die Datenspannungen an die Pixel P angelegt, die mittels der Datenleitungen DL1 bis DL3 an die erste Gateleitung GL1 angeschlossen sind, und die Datenspannungen werden in den jeweiligen Flüssigkristallkapazitäten CL gespeichert.
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Nachdem die erste Horizontalperiode H1 beendet ist, gibt die Ansteuerungseinheit GU2 des zweiten Gates die zweite Gatespannung Vg2 der Hoch-Gatespannung VGH während einer zweiten Horizontalperiode H2 aus, ähnlich dem Ausgeben der ersten Gatespannung Vg1 der Ansteuerungseinheit GU1 des ersten Gates. Die Ansteuerungseinheit GU2 des zweiten Gates verwendet die erste Gatespannung Vg1 anstatt des Gate-Startpulses GSP, und den Puls GPE eines geradzahligen Gates anstatt des Pulses GPO eines ungeradzahligen Gates.
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Wenn die zweite Gatespannung Vg2 von der Ansteuerungseinheit GU2 des zweiten Gates ausgegeben wird, wird die zweite Gatespannung Vg2 an die Ansteuerungseinheit GU1 des ersten Gates angelegt. Die zweite Gatespannung Vg2 wird an den zweiten und den vierten Transistor T12 bzw. T14 der Ansteuerungseinheit GU1 des ersten Gates angelegt. Wenn die zweite Gatespannung Vg2 die Hoch-Gatespannung VGH ist, werden der zweite und der vierte Transistor T12 bzw. T14 der Ansteuerungseinheit GU1 des ersten Gates eingeschaltet, und die Niedrig- und die Hoch-Gatespannungen VGH bzw. VGL werden jeweils an die erste bzw. zweite Kapazität C11 bzw. C12 der Ansteuerungseinheit GU1 des ersten Gates angelegt. Folglich werden der fünfte und der sechste Transistor T15 bzw. T16 der Ansteuerungseinheit GU1 des ersten Gates jeweils aus- bzw. eingeschaltet, und daher gibt die Ansteuerungseinheit GU1 des ersten Gates die erste Gatespannung Vg1 der Niedrig-Gatespannung VGL aus.
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Das oben erklärte Ansteuerungsverfahren der ersten und zweiten Ansteuerungseinheiten GU1 bzw. GU2 kann in ähnlicher weise auf die anderen Gate-Ansteuerungseinheiten GU3 bis GUn unter Verwendung der Pulse GPO und GPE geradzahliger bzw. ungeradzahliger Gates angewendet werden. Insbesondere weist jeder der Pulse GPO und GPE geradzahliger bzw. ungeradzahliger Gates Hoch- und Niedrigpegel auf, die in der Horizontalperiode H alternieren, wobei die Pegel zwischen Pulsen GPO und GPE ungeradzahliger bzw. geradzahliger Gates einander entgegengesetzt sind. Folglich geben die Gate-Ansteuerungseinheiten GU1 bis GUn nacheinander die Hoch-Gatespannungen VGH während des Frames F aus, und daher werden die Gatespannungen Vg1 bis Vgn der Hoch-Gatespannungen VGH nacheinander an die Gateleitungen GL1 bis GLn ausgegeben.
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11 ist eine Ansicht einer LCD-Vorrichtung, die eine Mehrzahl von Gate-Ansteuerungsschaltkreisen und Datentreibern aufweist, gemäß einem anderen Ausführungsbeispiel der Erfindung. In der LCD-Vorrichtung aus 4 ist ein Gate-Ansteuerungsschaltkreis in einem Nicht-Anzeigebereich angeordnet und Datentreiber sind an einen zweiten Nicht-Anzeigebereich angeschlossen. Die LCD-Vorrichtung weist, wie in 11 gezeigt, eine Mehrzahl von Gate-Ansteuerungsschaltkreisen und Datentreibern auf. Diese Konfiguration ist für LCD-Vorrichtungen mit großer Bauart und/oder hohen Auflösungen vorteilhaft, wo eine Mehrzahl von Gate-Ansteuerungsschaltkreisen GC und Datentreibern 218 benötigt sein kann.
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Die Gate-Ansteuerungsschaltkreise GC können Ansteuerungsschaltkreise GC1 und GC2 erster und zweiter Gates aufweisen, und die Datentreiber 218 weisen erste und zweite Sätze von Datentreibern 218a bzw. 218b auf. Der Ansteuerungsschaltkreis des ersten bzw. zweiten Gates GC1 bzw. GC2 können in ersten bzw. dritten Nicht-Anzeigebereichen NR1 bzw. NR3 an beiden Endabschnitten einer Gateleitung GL angeordnet sein. Der erste und der zweite Datentreiber können an zweite bzw. vierte Nicht-Anzeigebereiche NR2 bzw. NR4 an beiden Endabschnitten einer Datenleitung DL angeschlossen sein.
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Obwohl die LCD-Vorrichtung aus 11 die Gate-Ansteuerungsschaltkreise in ersten und dritten Nicht-Anzeigebereichen NR1 bzw. NR3 offenbart, und die Datentreiber an zweite und vierte Nicht-Anzeigebereiche NR2 bzw. NR4 angeschlossen aufweist, ist die Anordnung derselben nicht auf diese Konfiguration beschränkt. Zum Beispiel können die Gate-Ansteuerungsschaltkreise in dem ersten und dem dritten Anzeigebereich NR1 bzw. NR3 angeordnet sein und die Datentreiber können an den zweiten Anzeigebereich NR2 angeschlossen sein. Ebenso können die Gate-Ansteuerungsschaltkreise in dem ersten Nicht-Anzeigebereich NR1 angeordnet sein, und die Datentreiber können in dem zweiten und dem vierten Nicht-Anzeigebereich NR2 bzw. NR4 angeordnet sein.
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In der Erfindung wird der Gate-Ansteuerungsschaltkreis in dem Flüssigkristallpaneel gebildet, wenn das Flüssigkristallpaneel hergestellt wird. Folglich sind separate integrierte Chips (ICs) mit Gatetreibern und separate Verfahren zum Bonden der integrierten Chips (ICs) mit Treibern an das Flüssigkristallpaneel nicht notwendig. Daher können Herstellungsverfahren vereinfacht werden und Herstellungskosten für die LCD-Vorrichtung können verringert werden. Ferner sind, da die integrierten Chips (ICs) mit Gatetreibern nicht notwendig sind, die Gatepads auch nicht notwendig. Daher können Gebiete für die Gate-Anschlusskissen reduziert werden, und daher können Peripherieabschnitte des Flüssigkristallpaneels reduziert werden. Ferner ist die Anzahl der Ansteuerungsspannungen, Gate-Steuerungssignale und Pfadleitungen reduziert. Daher kann der Stromverbrauch reduziert werden und die Zuverlässigkeit des Ansteuerungsschaltkreises kann erhöht werden.
