JPH0682391B2 - Ｎ画素をｍ画素に変換する装置 - Google Patents
Ｎ画素をｍ画素に変換する装置Info
- Publication number
- JPH0682391B2 JPH0682391B2 JP1060753A JP6075389A JPH0682391B2 JP H0682391 B2 JPH0682391 B2 JP H0682391B2 JP 1060753 A JP1060753 A JP 1060753A JP 6075389 A JP6075389 A JP 6075389A JP H0682391 B2 JPH0682391 B2 JP H0682391B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- address
- pixels
- sum value
- output buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000013341 scale-up Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000013459 approach Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformation in the plane of the image
- G06T3/40—Scaling the whole image or part thereof
Description
【発明の詳細な説明】 （Ａ）技術分野 本発明は、イメージのＮ個の画素をＭ画素（Ｎ及びＭは
Ｏより大きい整数）に変換する装置に関する。
Ｏより大きい整数）に変換する装置に関する。
（Ｂ）従来技術及び問題点 従来技術は、２つのグループに分類される。第１グルー
プは、原イメージのアドレスを記憶するテーブルを使用
する。これらのアドレスは、縮小イメージを形成するた
めに選択的に取り出される原イメージの画素を表わす。
原イメージを拡大する場合には、拡大の比率に従って１
回若しくは複数回使用される原イメージの画素を表わす
アドレスが用いられる。IBMテクニカル・ディスクロジ
ャ・ブリティン、1988年11月、第31巻、第６号の第324
−327頁の論文“解像度を変換するシステム”は、原イ
メージの画素の数を減少するためのテーブルの例を示し
ている。この技法の問題点は、種々なスケール比に対応
するためには種々なテーブルを予め用意しなければなら
ないことである。
プは、原イメージのアドレスを記憶するテーブルを使用
する。これらのアドレスは、縮小イメージを形成するた
めに選択的に取り出される原イメージの画素を表わす。
原イメージを拡大する場合には、拡大の比率に従って１
回若しくは複数回使用される原イメージの画素を表わす
アドレスが用いられる。IBMテクニカル・ディスクロジ
ャ・ブリティン、1988年11月、第31巻、第６号の第324
−327頁の論文“解像度を変換するシステム”は、原イ
メージの画素の数を減少するためのテーブルの例を示し
ている。この技法の問題点は、種々なスケール比に対応
するためには種々なテーブルを予め用意しなければなら
ないことである。
第２のグループは、第１グループの技術のテーブルを必
要とすることなく原イメージのスケールを行なうアルゴ
リズムを使用する。代表的なアルゴリズムは、IBMシス
テム・ジャーナル、1965年第４巻、第１号に説明されて
いるブレゼンハムのアルゴリズムである。ブレゼンハム
のアルゴリズムは、イメージをスケール・アップ若しく
はスケール・ダウンするのに使用される直線発生器とし
て知られている。ブレゼンハムの直線発生器を使用する
問題点は、スケール・アップ及びスケール・ダウン動作
の両方を行なうためには２つのブレゼンハム直線発生器
が必要であることであり、そしてどちらの動作が選択さ
れたかを調べる付加的なプログラム・ステップが必要と
なることである。２つの直線発生器の使用は、コストを
増大し、そして動作のパフォーマンスを減少する。
要とすることなく原イメージのスケールを行なうアルゴ
リズムを使用する。代表的なアルゴリズムは、IBMシス
テム・ジャーナル、1965年第４巻、第１号に説明されて
いるブレゼンハムのアルゴリズムである。ブレゼンハム
のアルゴリズムは、イメージをスケール・アップ若しく
はスケール・ダウンするのに使用される直線発生器とし
て知られている。ブレゼンハムの直線発生器を使用する
問題点は、スケール・アップ及びスケール・ダウン動作
の両方を行なうためには２つのブレゼンハム直線発生器
が必要であることであり、そしてどちらの動作が選択さ
れたかを調べる付加的なプログラム・ステップが必要と
なることである。２つの直線発生器の使用は、コストを
増大し、そして動作のパフォーマンスを減少する。
他の代表的なアルゴリズムは、ディジタル・ディファレ
ンシャル・アナライザ（DDA）として知られている。50
個の画素を30個の画素に縮小即ちスケール・ダウンする
と仮定する。最初に、50/30＝1.6666・・・・の計算が
行なわれる。値1.666を使用するとする。値1.666はレジ
スタに記憶され、そしてこの記憶値に値1.666を繰り返
し加算することにより記憶値が更新される。更新値は、
1.666、3.332、4.998、6.664等である。値の整数部分
は、縮小イメージを形成するのに取り出されるべき原イ
メージの画素のアドレスとして用いられる。この例で
は、第１、第３、第４、第６番目の画素等が縮小イメー
ジを形成するのにとり出される。このDDAの問題点は、D
DAは除算に起因する誤差を固有的に生じ、そしてDDAの
計算時間が長いことであり、その結果DDAのパフォーマ
ンスは本発明に比べて非常に低い。
ンシャル・アナライザ（DDA）として知られている。50
個の画素を30個の画素に縮小即ちスケール・ダウンする
と仮定する。最初に、50/30＝1.6666・・・・の計算が
行なわれる。値1.666を使用するとする。値1.666はレジ
スタに記憶され、そしてこの記憶値に値1.666を繰り返
し加算することにより記憶値が更新される。更新値は、
1.666、3.332、4.998、6.664等である。値の整数部分
は、縮小イメージを形成するのに取り出されるべき原イ
メージの画素のアドレスとして用いられる。この例で
は、第１、第３、第４、第６番目の画素等が縮小イメー
ジを形成するのにとり出される。このDDAの問題点は、D
DAは除算に起因する誤差を固有的に生じ、そしてDDAの
計算時間が長いことであり、その結果DDAのパフォーマ
ンスは本発明に比べて非常に低い。
（Ｃ）問題点を解決するための手段 初期設定シーケンスにおいて、原イメージのＮ個の画素
が入力バッファのＮ個の記憶位置の夫々に記憶される。
Ｎ画素はＭ画素に変換され、そしてＭ画素は、出力バッ
ファのＭ個の記憶位置に夫々記憶される。Ｍ及びＮは０
よりも大きい整数である。入力バッファの記憶位置のア
ドレスを指すアドレス・カウンタが最初０にリセットさ
れる。出力バッファの記憶位置のアドレスを指すアドレ
ス・カウンタも又０にリセットされる。値−Ｎ、Ｍ及び
初期総和値Ｓ（Ｓ−Ｎ≦Ｓ＜Ｍを満足する整数）が最初
３つのレジスタに夫々記憶される。最初に記憶された総
和値Ｓは、スケール・アップ動作又はスケール・ダウン
動作を制御するために反復的に更新される。
が入力バッファのＮ個の記憶位置の夫々に記憶される。
Ｎ画素はＭ画素に変換され、そしてＭ画素は、出力バッ
ファのＭ個の記憶位置に夫々記憶される。Ｍ及びＮは０
よりも大きい整数である。入力バッファの記憶位置のア
ドレスを指すアドレス・カウンタが最初０にリセットさ
れる。出力バッファの記憶位置のアドレスを指すアドレ
ス・カウンタも又０にリセットされる。値−Ｎ、Ｍ及び
初期総和値Ｓ（Ｓ−Ｎ≦Ｓ＜Ｍを満足する整数）が最初
３つのレジスタに夫々記憶される。最初に記憶された総
和値Ｓは、スケール・アップ動作又はスケール・ダウン
動作を制御するために反復的に更新される。
総和値が負であるか否かを調べるための手段が設けられ
る。この手段は、総和値が負でないことを表わす第１信
号、若しくは総和値が負であることを表わす第２信号を
発生する。第１信号に応答して、アドレス・カウンタが
指す入力バッファの記憶位置の画素データをアドレス・
カウンタが指す出力バッファの記憶位置に記憶即ち移
し、総和値に値−Ｎを加算することにより総和値を更新
し、そして出力バッファの記憶位置のアドレスを更新
し、そして第２信号に応答して、総和値に値Ｍを加算す
ることにより総和値を更新し、そして入力バッファの記
憶位置のアドレスを更新する手段が設けられる。スケー
ル後のイメージのＭ画素が形成される迄上述の動作を反
復的に制御するための制御手段が設けられる。
る。この手段は、総和値が負でないことを表わす第１信
号、若しくは総和値が負であることを表わす第２信号を
発生する。第１信号に応答して、アドレス・カウンタが
指す入力バッファの記憶位置の画素データをアドレス・
カウンタが指す出力バッファの記憶位置に記憶即ち移
し、総和値に値−Ｎを加算することにより総和値を更新
し、そして出力バッファの記憶位置のアドレスを更新
し、そして第２信号に応答して、総和値に値Ｍを加算す
ることにより総和値を更新し、そして入力バッファの記
憶位置のアドレスを更新する手段が設けられる。スケー
ル後のイメージのＭ画素が形成される迄上述の動作を反
復的に制御するための制御手段が設けられる。
（Ｄ）実施例の説明 第１図は、原イメージのＮ個の画素を本発明のアルゴリ
ズムに従ってＭ個の画素に変換する装置の回路図を示
す。Ｎ及びＭは０よりも大きい整数である。Ｎ＜Ｍの場
合には、原イメージの拡大が行なわれ、そしてＮ＞Ｍの
場合には、原イメージの縮小が行なわれる。例えばマイ
クロプロセッサの如き制御装置１が第１図の回路の動作
を制御する。実際にはブロックの動作を制御するための
多数の制御線が制御装置１及び各ブロックの間に接続さ
れているが、図面を簡略化するために第１図には制御線
は示されていない。
ズムに従ってＭ個の画素に変換する装置の回路図を示
す。Ｎ及びＭは０よりも大きい整数である。Ｎ＜Ｍの場
合には、原イメージの拡大が行なわれ、そしてＮ＞Ｍの
場合には、原イメージの縮小が行なわれる。例えばマイ
クロプロセッサの如き制御装置１が第１図の回路の動作
を制御する。実際にはブロックの動作を制御するための
多数の制御線が制御装置１及び各ブロックの間に接続さ
れているが、図面を簡略化するために第１図には制御線
は示されていない。
第１図に示された装置は、イメージの拡大動作及び縮小
動作の両方を行なう。原イメージの３画素（即ちＮ＝
３）を５画素（即ちＭ＝５）に拡大即ちスケール・アッ
プする第２図の例を用いてこの装置の動作を説明する。
３画素のイメージは画素データ“101"を有し、そしてこ
のイメージは入力バッファ２に記憶される。
動作の両方を行なう。原イメージの３画素（即ちＮ＝
３）を５画素（即ちＭ＝５）に拡大即ちスケール・アッ
プする第２図の例を用いてこの装置の動作を説明する。
３画素のイメージは画素データ“101"を有し、そしてこ
のイメージは入力バッファ２に記憶される。
初期設定動作において、制御装置１は、アドレス・カウ
ンタ７及び８を値０にリセットし、値−Ｎ（この例では
−３）をレジスタ４に記憶し、値Ｍ（この例では５）を
レジスタ５に記憶し、そして初期総和値Ｓ（Ｓは−Ｎ≦
Ｓ＜Ｍを満足する整数）をレジスタ６に記憶する。この
関係を満足する任意の値が初期総和値Ｓとして使用され
る。値Ｓに依存して、スケール後のイメージのビット・
パターンは後述のようにわずかに変化する。説明中の実
施例では、初期総和値として、上記−Ｎ≦Ｓ＜Ｍを満足
する値Ｍ−Ｎが用いられる。従って、値Ｍ−Ｎ＝２がレ
ジスタ６に記憶される。この初期設定動作は、第３図の
ブロック31により示されている。
ンタ７及び８を値０にリセットし、値−Ｎ（この例では
−３）をレジスタ４に記憶し、値Ｍ（この例では５）を
レジスタ５に記憶し、そして初期総和値Ｓ（Ｓは−Ｎ≦
Ｓ＜Ｍを満足する整数）をレジスタ６に記憶する。この
関係を満足する任意の値が初期総和値Ｓとして使用され
る。値Ｓに依存して、スケール後のイメージのビット・
パターンは後述のようにわずかに変化する。説明中の実
施例では、初期総和値として、上記−Ｎ≦Ｓ＜Ｍを満足
する値Ｍ−Ｎが用いられる。従って、値Ｍ−Ｎ＝２がレ
ジスタ６に記憶される。この初期設定動作は、第３図の
ブロック31により示されている。
動作は第３図のブロック32に進み、そして制御装置１
は、入力バッファ２及び出力バッファ３の記憶位置のア
ドレスを指すアドレス・カウンタ７及び８の更新アドレ
スの夫々が、入力バッファ７及び出力バッファ８内の原
イメージ及びスケール・イメージの最後の画素のアドレ
スを越えたか否かを調べる。もしもブロック32の答がイ
エスであるならば、動作はブロック33に進みそしてスケ
ール動作を終了する。もしも答がノーであるならば、動
作はブロック34に進み、ここで第１図の判別器９が制御
装置１の制御のもとに、レジスタ６内の総和値が負であ
るか否かを調べる。判別器９は、レジスタ６に記憶され
ている総和値の最上位桁ビット（MSB）を調べる。もし
も総和値が負でなければ、MSBは０であり、そしてもし
総和値が負であるならば、MSBは１である。もしもレジ
スタ６内の総和値が負でなければ、判別器９は、総和値
が負でないことを表わす第１信号を出力線10に発生す
る。もしもレジスタ６内の総和値が負であるならば、判
別器９は、総和値が負であることを表わす第２信号を発
生する。もしもブロック34の答がノーであるならば、第
１信号が発生されそして動作は第３図のブロック35に進
み、ここでアドレス・カウンタ７により指されている入
力バッファ２のアドレスに記憶されている画素データ
が、アドレス・カウンタ８により指されている出力バッ
ファ３のアドレスに記憶され、即ち移され、そしてレジ
スタ６の総和値に値−Ｎを加算することによるこの総和
値の更新がなされ、そしてアドレス・カウンタ８のアド
レスが＋１だけ歩進される。アドレス・カウンタ７及び
８の歩進は、判別器９により行なわれる。アドレス・カ
ウンタ８は第１信号例えば上昇レベルの信号により歩進
され、一方アドレス・カウンタ７にはインバータ12を介
して降下レベルの信号が供給されるのでアドレス・カウ
ンタ７は歩進されない。もしも判別器９が第２信号例え
ば降下レベルの信号を発生すると、降下レベルの信号は
アドレス・カウンタ８に直接供給されその結果アドレス
・カウンタ８は歩進されず、一方アドレス・カウンタ７
にはインバータ12を介して反転された上昇レベルの信号
が供給され、その結果アドレス・カウンタ７が＋１だけ
歩進される。
は、入力バッファ２及び出力バッファ３の記憶位置のア
ドレスを指すアドレス・カウンタ７及び８の更新アドレ
スの夫々が、入力バッファ７及び出力バッファ８内の原
イメージ及びスケール・イメージの最後の画素のアドレ
スを越えたか否かを調べる。もしもブロック32の答がイ
エスであるならば、動作はブロック33に進みそしてスケ
ール動作を終了する。もしも答がノーであるならば、動
作はブロック34に進み、ここで第１図の判別器９が制御
装置１の制御のもとに、レジスタ６内の総和値が負であ
るか否かを調べる。判別器９は、レジスタ６に記憶され
ている総和値の最上位桁ビット（MSB）を調べる。もし
も総和値が負でなければ、MSBは０であり、そしてもし
総和値が負であるならば、MSBは１である。もしもレジ
スタ６内の総和値が負でなければ、判別器９は、総和値
が負でないことを表わす第１信号を出力線10に発生す
る。もしもレジスタ６内の総和値が負であるならば、判
別器９は、総和値が負であることを表わす第２信号を発
生する。もしもブロック34の答がノーであるならば、第
１信号が発生されそして動作は第３図のブロック35に進
み、ここでアドレス・カウンタ７により指されている入
力バッファ２のアドレスに記憶されている画素データ
が、アドレス・カウンタ８により指されている出力バッ
ファ３のアドレスに記憶され、即ち移され、そしてレジ
スタ６の総和値に値−Ｎを加算することによるこの総和
値の更新がなされ、そしてアドレス・カウンタ８のアド
レスが＋１だけ歩進される。アドレス・カウンタ７及び
８の歩進は、判別器９により行なわれる。アドレス・カ
ウンタ８は第１信号例えば上昇レベルの信号により歩進
され、一方アドレス・カウンタ７にはインバータ12を介
して降下レベルの信号が供給されるのでアドレス・カウ
ンタ７は歩進されない。もしも判別器９が第２信号例え
ば降下レベルの信号を発生すると、降下レベルの信号は
アドレス・カウンタ８に直接供給されその結果アドレス
・カウンタ８は歩進されず、一方アドレス・カウンタ７
にはインバータ12を介して反転された上昇レベルの信号
が供給され、その結果アドレス・カウンタ７が＋１だけ
歩進される。
更新動作は、判別器９、マルチプレクサ10及び加算器11
により行なわれる。もしもレジスタ６の総和値が負でな
ければ、判別器９は第１信号をマルチプレクサ10に供給
し、そしてマルチプレクサ10はレジスタ４の値−Ｎを加
算器11に供給する。加算器11は値−Ｎをレジスタ６の総
和値に加算し、そしてレジスタ６内の古い総和値は新た
な即ち更新された総和値に更新される。＋１だけのアド
レス・カウンタ８の歩進も又ブロック35で行なわれる。
制御装置１はブロック35の動作を制御する。
により行なわれる。もしもレジスタ６の総和値が負でな
ければ、判別器９は第１信号をマルチプレクサ10に供給
し、そしてマルチプレクサ10はレジスタ４の値−Ｎを加
算器11に供給する。加算器11は値−Ｎをレジスタ６の総
和値に加算し、そしてレジスタ６内の古い総和値は新た
な即ち更新された総和値に更新される。＋１だけのアド
レス・カウンタ８の歩進も又ブロック35で行なわれる。
制御装置１はブロック35の動作を制御する。
もしもブロック34の答がイエスであると、第２信号が発
生され、そして動作は第３図のブロック36に進み、ここ
でレジスタ６の総和値に値Ｍを加算することによる総和
値の更新がなされ、そしてアドレス・カウンタ７のアド
レスが＋１だけ歩進される。レジスタ６の総和値を更新
するために、判別器９は第２信号をマルチプレクサ10に
送りマルチプレクサ10はレジスタ５から値Ｍを加算器11
にゲートする。レジスタ６の古い値は加算器11からの更
新された即ち新しい総和値に換えられる。アドレス・カ
ウンタ７の歩進も又第２信号により行なわれる。
生され、そして動作は第３図のブロック36に進み、ここ
でレジスタ６の総和値に値Ｍを加算することによる総和
値の更新がなされ、そしてアドレス・カウンタ７のアド
レスが＋１だけ歩進される。レジスタ６の総和値を更新
するために、判別器９は第２信号をマルチプレクサ10に
送りマルチプレクサ10はレジスタ５から値Ｍを加算器11
にゲートする。レジスタ６の古い値は加算器11からの更
新された即ち新しい総和値に換えられる。アドレス・カ
ウンタ７の歩進も又第２信号により行なわれる。
ブロック32、34、35及び36の上述の動作は、ブロック32
がスケール動作の終了を検出する迄、第３図のループに
より示されるように反復される。
がスケール動作の終了を検出する迄、第３図のループに
より示されるように反復される。
次に、３画素の原イメージの画素データ“101"を第２図
に示すように５画素にスケール・アツプする実際の動作
を説明する。
に示すように５画素にスケール・アツプする実際の動作
を説明する。
初期設定動作において前述の如く、制御装置１は、両ア
ドレス・カウンタ７及び８をアドレス値０にリセット
し、それにより入力バッファ２及び出力バッファ３のア
ドレス０（第２図）が指される。制御装置１は、値−３
（即ち−Ｎ）をレジスタ４に、値５（即ちＭ）をレジス
タ５にそして値２（即ちＭ−Ｎ）をレジスタ６に記憶す
る。制御装置１は、画素データ“101"を入力バッファ２
に記憶し、そして出力バッファ３をリセットする。
ドレス・カウンタ７及び８をアドレス値０にリセット
し、それにより入力バッファ２及び出力バッファ３のア
ドレス０（第２図）が指される。制御装置１は、値−３
（即ち−Ｎ）をレジスタ４に、値５（即ちＭ）をレジス
タ５にそして値２（即ちＭ−Ｎ）をレジスタ６に記憶す
る。制御装置１は、画素データ“101"を入力バッファ２
に記憶し、そして出力バッファ３をリセットする。
次に、動作は第３図のブロック32に進み、そしてアドレ
ス・カウンタ７の現画素アドレス０が入力バッファ２の
原イメージの最後の画素アドレス２を越えたか否か、そ
してアドレス・カウンタ８の現画素アドレス０が出力バ
ッファ３内のスケール・アップされるイメージの最後の
画素アドレス４を越えたか否かが調べられる。この例の
場合、ブロック32の答はノーであるので、動作はブロッ
ク34に進み、ここでレジスタ６内の総和値２が負である
か否かが調べられる。この場合には答はノーであり、そ
して第１信号が判別器９により発生され、そして動作は
ブロック35に進み、ここで、アドレス・カウンタ７によ
り指されている入力バッファ２のアドレス０の画素デー
タ即ちビット１が第２図のように、アドレス・カウンタ
８により指されている出力バッファ３のアドレス０に移
され即ち記憶される。第１信号はマルチプレクサ10に供
給されて、値−３を加算器11にゲートし、加算器11は値
−３を古い総和値２に加算して新たな総和値−１を発生
する。そしてこの総和値−１が、更新された新たな総和
値としてレジスタ６に記憶される。第１信号は又、アド
レス・カウンタ８に印加されて、その初期値０を新たな
アドレス値１に歩進する。
ス・カウンタ７の現画素アドレス０が入力バッファ２の
原イメージの最後の画素アドレス２を越えたか否か、そ
してアドレス・カウンタ８の現画素アドレス０が出力バ
ッファ３内のスケール・アップされるイメージの最後の
画素アドレス４を越えたか否かが調べられる。この例の
場合、ブロック32の答はノーであるので、動作はブロッ
ク34に進み、ここでレジスタ６内の総和値２が負である
か否かが調べられる。この場合には答はノーであり、そ
して第１信号が判別器９により発生され、そして動作は
ブロック35に進み、ここで、アドレス・カウンタ７によ
り指されている入力バッファ２のアドレス０の画素デー
タ即ちビット１が第２図のように、アドレス・カウンタ
８により指されている出力バッファ３のアドレス０に移
され即ち記憶される。第１信号はマルチプレクサ10に供
給されて、値−３を加算器11にゲートし、加算器11は値
−３を古い総和値２に加算して新たな総和値−１を発生
する。そしてこの総和値−１が、更新された新たな総和
値としてレジスタ６に記憶される。第１信号は又、アド
レス・カウンタ８に印加されて、その初期値０を新たな
アドレス値１に歩進する。
かくして、ブロック32からブロック35に至る第１パス動
作が終了され、そして動作はブロック32に戻り第２パス
動作が開始される。スケールされたイメージ“10011"が
出力バッファ３内に形成され終えたか否かを調べるブロ
ック32が出力イエスを発生する迄、動作は繰り返され
る。次のテーブル１は、３画素イメージ“101"を第２図
のように５画素イメージ“10011"にスケール・アップ即
ち拡大する例において行なわれる動作を示す。
作が終了され、そして動作はブロック32に戻り第２パス
動作が開始される。スケールされたイメージ“10011"が
出力バッファ３内に形成され終えたか否かを調べるブロ
ック32が出力イエスを発生する迄、動作は繰り返され
る。次のテーブル１は、３画素イメージ“101"を第２図
のように５画素イメージ“10011"にスケール・アップ即
ち拡大する例において行なわれる動作を示す。
第１パスにおいて、入力バッファ２のアドレス０の画素
データ即ちビット１が出力バッファ３のアドレス０に移
され、第３及び第４パスにおいて、入力バッファ２のア
ドレス１の画素データ即ちビット０が出力バッファ３の
アドレス１及び２に移され、そして第６及び第７パスに
おいて、入力バッファ２のアドレス２の画素データ即ち
ビット１が出力バッファ３のアドレス３及び４に移され
ることが明らかである。第９パスにおいて、アドレス・
カウンタ７のカウント値は、第２図の入力バッファ２の
アドレス３を指す３である。このアドレス３は、入力バ
ッファ２の原イメージの最後のアドレス（この場合には
アドレス２）を越えたことが明らかである。そしてアド
レス・カウンタ８のカウント値は、第２図の出力バッフ
ァ３のアドレス５を指定する５である。このアドレス値
５は、出力バッファ３のスケール・アップされたイメー
ジの最後アドレス（この例の場合はアドレス４）を越え
ることが明らかである。かくして、ブロック32は答イエ
スを発生し、このスケール・アップ動作を終了する。
データ即ちビット１が出力バッファ３のアドレス０に移
され、第３及び第４パスにおいて、入力バッファ２のア
ドレス１の画素データ即ちビット０が出力バッファ３の
アドレス１及び２に移され、そして第６及び第７パスに
おいて、入力バッファ２のアドレス２の画素データ即ち
ビット１が出力バッファ３のアドレス３及び４に移され
ることが明らかである。第９パスにおいて、アドレス・
カウンタ７のカウント値は、第２図の入力バッファ２の
アドレス３を指す３である。このアドレス３は、入力バ
ッファ２の原イメージの最後のアドレス（この場合には
アドレス２）を越えたことが明らかである。そしてアド
レス・カウンタ８のカウント値は、第２図の出力バッフ
ァ３のアドレス５を指定する５である。このアドレス値
５は、出力バッファ３のスケール・アップされたイメー
ジの最後アドレス（この例の場合はアドレス４）を越え
ることが明らかである。かくして、ブロック32は答イエ
スを発生し、このスケール・アップ動作を終了する。
初期総和値Ｓの選択について説明すると、表１のスケー
ル・アップ動作では値２が用いられたが、−Ｎ≦Ｓ＜Ｍ
の関係を満足する他の値、例えば−１が初期総和値とし
て使用されることができる。Ｓ＝−１の場合には、第１
パス動作におけるブロック34の答はイエスであり、そし
てブロック36の動作が第１パス動作において行なわれ、
そして第３図のフロー・チャートに従って後続動作即ち
第２、第３、第４パス動作等が行なわれ、その結果第２
図の出力バッファ３に示されているビット・パターンと
相違するビット・パターンが発生される。従って、−Ｎ
≦Ｓ＜Ｍを満足する任意の初期値を用いることにより、
種々なビット・パターンのスケール・イメージを得るこ
とができる。
ル・アップ動作では値２が用いられたが、−Ｎ≦Ｓ＜Ｍ
の関係を満足する他の値、例えば−１が初期総和値とし
て使用されることができる。Ｓ＝−１の場合には、第１
パス動作におけるブロック34の答はイエスであり、そし
てブロック36の動作が第１パス動作において行なわれ、
そして第３図のフロー・チャートに従って後続動作即ち
第２、第３、第４パス動作等が行なわれ、その結果第２
図の出力バッファ３に示されているビット・パターンと
相違するビット・パターンが発生される。従って、−Ｎ
≦Ｓ＜Ｍを満足する任意の初期値を用いることにより、
種々なビット・パターンのスケール・イメージを得るこ
とができる。
第２図、第５図及びテーブル１を参照して本発明のアル
ゴリズムの概念を説明する。3:5の比で理想的な拡大動
作を実現するように原イメージの画素アドレス及びスケ
ール・イメージの画素アドレスを歩進することが望まし
い。この要求は、従来周知である。本発明者は、上述の
理想的なアドレスの歩進を実現する式（１）で示される
次のような関係を見い出した。
ゴリズムの概念を説明する。3:5の比で理想的な拡大動
作を実現するように原イメージの画素アドレス及びスケ
ール・イメージの画素アドレスを歩進することが望まし
い。この要求は、従来周知である。本発明者は、上述の
理想的なアドレスの歩進を実現する式（１）で示される
次のような関係を見い出した。
a/b＝N/M ……（１） ここで a:原イメージの画素アドレスの歩進の数 b;スケール・イメージの画素アドレスの歩進の数 M:原イメージの画素の数 N:スケール・イメージの画素の数 aM−bN≒０ ……（２） 式（２）の左辺は、レジスタ６の総和値Ｓを表わし、そ
して式（２）の右辺は、レジスタ６の総和値が値−３及
び５を越えるのを防ぐようにするため第５図に示す如
く、総和値が値−３と５の間の中心値即ち値１に近づか
なければならないことを表わす。第３図の決定ブロック
34は、各パス動作における更新総和値を値１に近づける
ように決定する。かくして第３図のブロック34、35及び
36は、入力バッファ２から出力バッファ３への画素デー
タの理想的な移動そして原イメージ及びスケール・イメ
ージのアドレスの理想的な歩進を実現する。即ち、左方
向への矢印の動作、即ち第１、第３、第４、第６及び第
７パス動作の数と、右方向への矢印の動作、即ち第２、
第５及び第８パス動作の数との比は5:3であり、第２図
に示すように理想的な拡大動作を行なう。
して式（２）の右辺は、レジスタ６の総和値が値−３及
び５を越えるのを防ぐようにするため第５図に示す如
く、総和値が値−３と５の間の中心値即ち値１に近づか
なければならないことを表わす。第３図の決定ブロック
34は、各パス動作における更新総和値を値１に近づける
ように決定する。かくして第３図のブロック34、35及び
36は、入力バッファ２から出力バッファ３への画素デー
タの理想的な移動そして原イメージ及びスケール・イメ
ージのアドレスの理想的な歩進を実現する。即ち、左方
向への矢印の動作、即ち第１、第３、第４、第６及び第
７パス動作の数と、右方向への矢印の動作、即ち第２、
第５及び第８パス動作の数との比は5:3であり、第２図
に示すように理想的な拡大動作を行なう。
次に、第４図に示すように、５画素の原イメージの画素
データ“00001"を３画素のイメージにスケール・ダウン
即ち縮小する実際の動作を、表２を参照して説明する。
データ“00001"を３画素のイメージにスケール・ダウン
即ち縮小する実際の動作を、表２を参照して説明する。
初期設定動作において、制御装置１は、両アドレス・カ
ウンタ７及び８をアドレス値０にセットし、これにより
入力バッファ２及び出力バッファ３のアドレス０（第４
図）が指される。制御装置１は値−５（即ち−Ｎ）をレ
ジスタ４に、値３（即ちＭ）をレジスタ５に、そして値
−２（即ちＭ−Ｎ）をレジスタ６に記憶する。制御装置
１は又、５画素データ“00001"を入力バッファ２に記憶
し、そして出力バッファ３をリセットする。
ウンタ７及び８をアドレス値０にセットし、これにより
入力バッファ２及び出力バッファ３のアドレス０（第４
図）が指される。制御装置１は値−５（即ち−Ｎ）をレ
ジスタ４に、値３（即ちＭ）をレジスタ５に、そして値
−２（即ちＭ−Ｎ）をレジスタ６に記憶する。制御装置
１は又、５画素データ“00001"を入力バッファ２に記憶
し、そして出力バッファ３をリセットする。
次に、動作は第３図のブロック32に進み、そしてアドレ
ス・カウンタ７の原画素アドレス０が入力バッファ２の
原イメージの最後の画素アドレス５を越えたか否か、そ
してカウンタ８の現画素アドレス０が、出力バッファ３
のスケール・イメージの最後のペル・アドレス２を越え
たか否かが調べられる。この動作は、表２において第１
パスとして示されている。この例の場合には、ブロック
32の答はノーであり、動作はブロック34に進み、ここで
レジスタ６の総和値−２が負であるか否かが調べられ
る。この場合には、答はイエスであり、判別器９により
第２信号が発生され、そして動作はブロック36に進み、
ここで第２信号に応答してマルチプレクサ10は、レジス
タ５から値３を加算器11にゲートし、加算器11は新たな
総和値１を発生し、そして初期値−２はこの新たな値１
に取替えられる。第２信号（降下レベルの信号）は、イ
ンバータ12により反転され、そして上昇レベルの信号が
アドレス・カウンタ７に印加され、それによりアドレス
・カウンタ７は値１に歩進される。
ス・カウンタ７の原画素アドレス０が入力バッファ２の
原イメージの最後の画素アドレス５を越えたか否か、そ
してカウンタ８の現画素アドレス０が、出力バッファ３
のスケール・イメージの最後のペル・アドレス２を越え
たか否かが調べられる。この動作は、表２において第１
パスとして示されている。この例の場合には、ブロック
32の答はノーであり、動作はブロック34に進み、ここで
レジスタ６の総和値−２が負であるか否かが調べられ
る。この場合には、答はイエスであり、判別器９により
第２信号が発生され、そして動作はブロック36に進み、
ここで第２信号に応答してマルチプレクサ10は、レジス
タ５から値３を加算器11にゲートし、加算器11は新たな
総和値１を発生し、そして初期値−２はこの新たな値１
に取替えられる。第２信号（降下レベルの信号）は、イ
ンバータ12により反転され、そして上昇レベルの信号が
アドレス・カウンタ７に印加され、それによりアドレス
・カウンタ７は値１に歩進される。
表２に示す如く、ブロック32から始まる動作は第２パ
ス、第３パス、……第９パスとして反復される。第９パ
スにおいて、アドレス・カウンタ７のカウント値は、第
４図の入力バッファ２のアドレス５を指す５である。ア
ドレス５は、入力バッファ２の原イメージの最後の画素
アドレス（この場合は４）を越えたことが明らかであ
る。そしてアドレス・カウンタ８のカウント値は３であ
り、第４図の出力バッファ３のアドレス３を指す。この
アドレス３は、出力バッファ３の拡大イメージの最後の
画素アドレス（この例の場合アドレス２）を越えたこと
が明らかである。従ってブロック32は答イエスを発生し
て縮小動作を終了させる。
ス、第３パス、……第９パスとして反復される。第９パ
スにおいて、アドレス・カウンタ７のカウント値は、第
４図の入力バッファ２のアドレス５を指す５である。ア
ドレス５は、入力バッファ２の原イメージの最後の画素
アドレス（この場合は４）を越えたことが明らかであ
る。そしてアドレス・カウンタ８のカウント値は３であ
り、第４図の出力バッファ３のアドレス３を指す。この
アドレス３は、出力バッファ３の拡大イメージの最後の
画素アドレス（この例の場合アドレス２）を越えたこと
が明らかである。従ってブロック32は答イエスを発生し
て縮小動作を終了させる。
第２パスにおいて、第４図の入力バッファ２のアドレス
１の画素データ即ちビット０が出力バッファ３のアドレ
ス０に移され、第５パスにおいて、入力バッファ２のア
ドレス３の画素データ即ちビット０が出力バッファ３の
アドレス１に移され、そして第７パスにおいて、入力バ
ッファ２のアドレス４の画素データ即ちビット１が出力
バッファ３のアドレス２に移されたことが明らかであ
る。
１の画素データ即ちビット０が出力バッファ３のアドレ
ス０に移され、第５パスにおいて、入力バッファ２のア
ドレス３の画素データ即ちビット０が出力バッファ３の
アドレス１に移され、そして第７パスにおいて、入力バ
ッファ２のアドレス４の画素データ即ちビット１が出力
バッファ３のアドレス２に移されたことが明らかであ
る。
（Ｅ）発明の効果 本発明は、ブレゼンハムのアルゴリズムに匹敵する高速
の画素変換を実現する。本発明とブレゼンハムのアルゴ
リズムとの間の著しい相違点は、本発明のアルゴリズム
に従って動作する第１図の回路は拡大及び縮小の両方の
動作を行なえることであり、一方ブレゼンハムのアルゴ
リズムで拡大及び縮小の両方を行なうには２つのブレゼ
ンハム直線発生器、即ち拡大用に１つ、そして縮少用に
１つ必要であり、そして更に拡大及び縮小のどちらが指
定されたかを調べて、拡大用の直線発生器若しくは縮小
用の直線発生器を選択することが必要である。従って、
本発明は、ハードウェアのコストを減少し、そして動作
のパフォーマンスを改善する。
の画素変換を実現する。本発明とブレゼンハムのアルゴ
リズムとの間の著しい相違点は、本発明のアルゴリズム
に従って動作する第１図の回路は拡大及び縮小の両方の
動作を行なえることであり、一方ブレゼンハムのアルゴ
リズムで拡大及び縮小の両方を行なうには２つのブレゼ
ンハム直線発生器、即ち拡大用に１つ、そして縮少用に
１つ必要であり、そして更に拡大及び縮小のどちらが指
定されたかを調べて、拡大用の直線発生器若しくは縮小
用の直線発生器を選択することが必要である。従って、
本発明は、ハードウェアのコストを減少し、そして動作
のパフォーマンスを改善する。
又、イメージ処理においては処理ステップの減少が非常
に要求されてきた。実施例に関して説明したように、本
発明のアルゴリズムは第３図に示すように最小の数の処
理ステップしか必要とせず、これにより本発明は高速の
画素変換を実現する。
に要求されてきた。実施例に関して説明したように、本
発明のアルゴリズムは第３図に示すように最小の数の処
理ステップしか必要とせず、これにより本発明は高速の
画素変換を実現する。
第１図は本発明の装置のブロック図、第２図は拡大動作
の例を示す図、第３図は本発明のアルゴリズムのフロー
チャート、第４図は縮小動作の例を示す図、第５図は本
発明の概念を示す図。 １……制御装置、２……入力バッファ、３……出力バッ
ファ、４、５、６……レジスタ、７、８……アドレス・
カウンタ、９……判別器、10……マルチプレイクサ、11
……加算器、12……インバータ。
の例を示す図、第３図は本発明のアルゴリズムのフロー
チャート、第４図は縮小動作の例を示す図、第５図は本
発明の概念を示す図。 １……制御装置、２……入力バッファ、３……出力バッ
ファ、４、５、６……レジスタ、７、８……アドレス・
カウンタ、９……判別器、10……マルチプレイクサ、11
……加算器、12……インバータ。
Claims (2)
- 【請求項１】イメージのＮ画素をＭ画素（Ｎ及びＭは０
より大きい整数）に変換する装置において、 上記Ｎ画素の画素データを記憶するＮ個の記憶位置を有
する入力バッファと、 上記Ｍ画素の画素データを記憶するＭ個の記憶位置を有
する出力バッファと、 初期総和値Ｓ（Ｓは−Ｎ≦Ｓ＜Ｍを満足する整数）を記
憶するレジスタと、 上記総和値を受け、該総和値が負でないことを表わす第
１信号若しくは上記総和値が負であることを表わす第２
信号を発生する手段と、 上記第１信号に応答して上記入力バッファのアドレスさ
れた記憶位置の画素データを上記出力バッファのアドレ
スされた記憶位置に記憶し、上記総和値に値−Ｎを加算
することにより上記総和値を更新し、そして上記出力バ
ッファの記憶位置を指すアドレスを歩進し、そして上記
第２信号に応答して上記総和値に値Ｍを加算することに
より上記総和値を更新し、そして上記入力バッファの記
憶位置を指すアドレスを歩進する手段とを備える上記装
置。 - 【請求項２】上記Ｍ画素のペル・データが上記出力バッ
ファに記憶され終える迄上記記憶動作、更新動作及び歩
進動作を反復的に行なう制御手段を備えることを特徴と
する特許請求の範囲第（１）項記載の装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060753A JPH0682391B2 (ja) | 1989-03-15 | 1989-03-15 | Ｎ画素をｍ画素に変換する装置 |
| DE69028866T DE69028866T2 (de) | 1989-03-15 | 1990-03-08 | Bildverarbeitungsgerät |
| EP90302519A EP0388089B1 (en) | 1989-03-15 | 1990-03-08 | Image processing apparatus |
| US07/924,701 US5301265A (en) | 1989-03-15 | 1992-08-04 | Apparatus for converting N picture elements to M picture elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060753A JPH0682391B2 (ja) | 1989-03-15 | 1989-03-15 | Ｎ画素をｍ画素に変換する装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02240779A JPH02240779A (ja) | 1990-09-25 |
| JPH0682391B2 true JPH0682391B2 (ja) | 1994-10-19 |
Family
ID=13151346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060753A Expired - Lifetime JPH0682391B2 (ja) | 1989-03-15 | 1989-03-15 | Ｎ画素をｍ画素に変換する装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5301265A (ja) |
| EP (1) | EP0388089B1 (ja) |
| JP (1) | JPH0682391B2 (ja) |
| DE (1) | DE69028866T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0519747A (ja) * | 1991-07-09 | 1993-01-29 | Toshiba Corp | 表示制御装置 |
| US5542038A (en) * | 1993-07-29 | 1996-07-30 | Cirrus Logic, Inc. | Method and system for generating dynamic zoom codes |
| JP2659900B2 (ja) * | 1993-10-14 | 1997-09-30 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 画像表示装置の表示方法 |
| CA2128858A1 (en) * | 1993-10-28 | 1995-04-29 | Douglas N. Curry | Two dimensional linear interpolation with slope output for a hyperacuity printer |
| JPH07134576A (ja) * | 1993-11-11 | 1995-05-23 | Tooa Syst:Kk | 画像拡大装置 |
| KR0120570B1 (ko) * | 1994-04-30 | 1997-10-29 | 김광호 | 디지탈 화상처리장치에 있어서 화상데이타 변배처리방법 및 회로 |
| US5835160A (en) * | 1995-09-13 | 1998-11-10 | Oak Technology, Inc. | Sampling rate conversion using digital differential analyzers |
| KR100205009B1 (ko) | 1996-04-17 | 1999-06-15 | 윤종용 | 비디오신호 변환장치 및 그 장치를 구비한 표시장치 |
| US5801678A (en) * | 1996-04-26 | 1998-09-01 | Industrial Technology Research Institute | Fast bi-linear interpolation pipeline |
| KR100204334B1 (ko) * | 1996-07-05 | 1999-06-15 | 윤종용 | 표시모드 변환기능을 갖는 비디오신호 변환장치 및 그 장치를 구비한 표시장치 |
| US5952994A (en) * | 1997-07-31 | 1999-09-14 | Hewlett-Packard Company | Method for scaling an image |
| GB9727240D0 (en) * | 1997-12-23 | 1998-02-25 | Sgs Thomson Microelectronics | Controlling an output device |
| US7480071B2 (en) * | 2003-04-14 | 2009-01-20 | Lexmark International, Inc | Maximizing performance in a hardware image scaling module |
| US20040201863A1 (en) * | 2003-04-14 | 2004-10-14 | Bailey James Ray | Enhanced scaling range for standalone all-in-one devices |
| JP2012181776A (ja) * | 2011-03-02 | 2012-09-20 | Ricoh Co Ltd | 印刷管理プログラム、印刷管理装置、印刷管理方法及び印刷システム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4528693A (en) * | 1982-09-30 | 1985-07-09 | International Business Machines Corporation | Apparatus and method for scaling facsimile image data |
| US4841375A (en) * | 1986-05-29 | 1989-06-20 | Kabushiki Kaisha Toshiba | Image-resolution conversion apparatus for converting a pixel-density of image data |
| US4967378A (en) * | 1988-09-13 | 1990-10-30 | Microsoft Corporation | Method and system for displaying a monochrome bitmap on a color display |
-
1989
- 1989-03-15 JP JP1060753A patent/JPH0682391B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-08 EP EP90302519A patent/EP0388089B1/en not_active Expired - Lifetime
- 1990-03-08 DE DE69028866T patent/DE69028866T2/de not_active Expired - Fee Related
-
1992
- 1992-08-04 US US07/924,701 patent/US5301265A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0388089A3 (en) | 1992-12-02 |
| DE69028866D1 (de) | 1996-11-21 |
| DE69028866T2 (de) | 1997-04-03 |
| EP0388089B1 (en) | 1996-10-16 |
| US5301265A (en) | 1994-04-05 |
| EP0388089A2 (en) | 1990-09-19 |
| JPH02240779A (ja) | 1990-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0682391B2 (ja) | Ｎ画素をｍ画素に変換する装置 | |
| JP3224866B2 (ja) | 画像の回転、拡大・縮小およびディジタルハーフトーン・スクリーニングをまとめて行うためのタイル方式の処理方法 | |
| JP3919754B2 (ja) | 画素順次描画システムにおいて実行される合成演算回数の削減法 | |
| Angel et al. | Speeding up Bresenham's algorithm | |
| US4878182A (en) | Multiple pixel generator | |
| JP3174130B2 (ja) | プリンタ解像度の写像方法 | |
| KR100438246B1 (ko) | 스케일링시스템 | |
| GB2150797A (en) | Graphic display system | |
| JPS5853781B2 (ja) | 画像拡大縮小装置 | |
| US7480071B2 (en) | Maximizing performance in a hardware image scaling module | |
| Joy | Breshenham’s algorithm | |
| US4945497A (en) | Method and apparatus for translating rectilinear information into scan line information for display by a computer system | |
| JPH022039A (ja) | 宛先印字装置 | |
| JP2806679B2 (ja) | 文字発生装置 | |
| JP3611898B2 (ja) | 画像処理装置 | |
| JPS59214969A (ja) | 画像の回転処理方式 | |
| JP3698196B2 (ja) | 画像処理装置及び画像入力装置 | |
| JPH0785266A (ja) | 画像回転装置 | |
| Loce et al. | Logically efficient spatial resolution conversion using paired increasing operators | |
| JP2744229B2 (ja) | 画像処理装置 | |
| JP4174454B2 (ja) | 画像処理装置 | |
| JPH08297739A (ja) | 画像処理装置及びその方法 | |
| JP2744231B2 (ja) | 画像処理装置 | |
| JP2596269B2 (ja) | 情報生成装置 | |
| JP2803779B2 (ja) | 文字の発生方式 |