JPH02240779A - Ｎ画素をｍ画素に変換する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ａ）技術分野 本発明は、イメージのＮ個の画素をＭ画ｉ（Ｎ及びＭは
０より大きい整数）に変換する装置に関する。

（Ｂ）従来技術及び問題点 従来技術は、２つのグループに分類される。第１グルー
プは、原イメージのアドレスを記憶するテーブルを使用
する。これらのアドレスは、縮小イメージを形成するた
めに選択的に取り出される原イメージの画素を表わす。

原イメージを拡大する場合には、拡大の比率に従って１
回若しくは複数回使用される原イメージの画素を表わす
アドレスが用いられる。１８Ｍテクニカル・ディスクロ
ジャ・ブリティン、１９８８年１１月、第３１巻、第６
号の第３２４−３２７頁の論文”解像度を変換するシス
テム”は、原イメージの画素の数を減少するためのテー
ブルの例を示している。この技法の問題点は、種々なス
ケール比に対応するためには種々なテーブルを予め用意
しなければならないことである。

第２のグループは、第１グループの技術のテーブルを必
要とすることなく原イメージのスケールを行なうアルゴ
リズムを使用する。代表的なアルゴリズムは、ＩＢＭシ
ステム・ジャーナル、１９６５年第４巻、第１号に説明
されているプレゼンハムのアルゴリズムである。プレゼ
ンハムのアルゴリズムは、イメージをスケール・アップ
若しくはスケール・ダウンするのに使用される直線発生
器として知られている。プレゼンハムの直線発生器を使
用する問題点は、スケール・アップ及びスケール・ダウ
ン動作の両方を行なうためには２つのプレゼンハム直線
発生器が必要であることであり、そしてどちらの動作が
選択されたかを調べる付加的なプログラム・ステップが
必要となることである。２つの直線発生器の使用は、コ
ストを増大し、そして動作のパフォーマンスを減少する
。

他の代表的なアルゴリズムは、ディジタル・ディファレ
ンシャル・アナライザ（ＤＤＡ）として知られている。

５０個の画素を３０個の画素に縮小即ちスケール・ダウ
ンすると仮定する。最初に、５０／３０＝１．６６６６
・・・・の計算が行なわれる。値１．６６６を使用する
とする。値１．６６６はレジスタに記憶され、そしてこ
の記憶値に値１．６６６を繰り返し加算することにより
記憶値が更新される。更新値は、１．６６６．３．３３
２．４．９９８．６．６６４等である。

値の整数部分は、縮小イメージを形成するのに取り出さ
れるべき原イメージの画素のアドレスとして用いられる
。この例では、第１、第３、第４、第６番目の画素等が
縮小イメージを形成するのにとり出される。このＤＤＡ
の問題点は、ＤＤＡは除算に起因する誤差を固有的に生
じ、そしてＤＤＡの計算時間が長いことであり、その結
果ＤＤＡのパフォーマンスは本発明に比べて非常に低い
。

（Ｃ）問題点を解決するための手段 初期設定シーケンスにおいて、原イメージのＮ個の画素
が入力バッファのＮ個の記憶位置の夫々に記憶される。

Ｎ画素はＭ画素に変換され、そしてＭ画素は、出力バッ
ファのＭ個の記憶位置に夫々記憶される。Ｍ及びＮはＯ
よりも大きい整数である。入力バッファの記憶位置のア
ドレスを指すアドレス・カウンタが最初０にリセットさ
れる。出カパツファの記憶位置のアドレスを指すアドレ
ス・カウンタも又Ｏにリセットされる。値−Ｎ％Ｍ及び
初期総和値Ｓ（Ｓは−Ｎ：５Ｓ＜Ｍを満足する整数）が
最初３つのレジスタに夫々記憶される。最初に記憶され
た総和値Ｓは、スケール・アップ動作又はスケール・ダ
ウン動作を制御するために反復的に更新される。

総和値が負であるか否かを調べるための手段が設けられ
る。この手段は、総和値が負でないことを表わす第１信
号、若しくは総和値が負であることを表わす第２信号を
発生する。第１信号に応答して、アドレス・カウンタが
指す入力バッファの記憶位置の画素データをアドレス・
カウンタが指す出力バッファの記憶位置に記憶即ち移し
、総和値に値−Ｎを加算することにより総和値を更新し
、そして出力バッファの記憶位置のアドレスを更新し、
そして第２信号に応答して、総和値に値Ｍを加算するこ
とにより総和値を更新し、そして入力バッファの記憶位
置のアドレスを更新する手段が設けられる。スケール後
のイメージのＭ画素が形成される迄上述の動作を反復的
に制御するための制御手段が設けられる。

（Ｄ）実施例の説明 第１図は、原イメージのＮ個の画素を本発明のアルプリ
ズムに従ってＭ個の画素に変換する装置の回路図を示す
、Ｎ及びＭはＯよりも大きい整数である。Ｎ＜Ｍの場合
には、原イメージの拡大が行なわれ、そしてＮ＞Ｍの場
合には、原イメージの縮小が行なわれる。例えばマイク
ロプロセッサの如き制御装置１が第１図の回路の動作を
制御する。実際にはブロックの動作を制御するための多
数の制御線が制御装置１及び各ブロックの間に接続され
ているが、図面を簡略化するために第１図には制御線は
示されていない。

第１図に示された装置は、イメージの拡大動作及び縮小
動作の両方を行なう、原イメージの３画素（即ちＮ＝３
）を５画素（即ちＭ＝５）に拡大即ちスケール・アップ
する第２図の例を用いてこの装置の動作を説明する。３
画素のイメージは画素データ”１０１”を有し、そして
このイメージは入力バッファ２に記憶される。

初期設定動作において、制御装置１は、アドレス・カウ
ンタ７及び８を値Ｏにリセットし、値−Ｎ（この例では
−３）をレジスタ４に記憶し、値Ｍ（この例では５）を
レジスタ５に記憶し、そして初期総和値Ｓ（Ｓは−Ｎ≦
Ｓ＜Ｍｔ’満足する整数）をレジスタ６に記憶する。こ
の関係を満足する任意の値が初期総和値Ｓとして使用さ
れる。値Ｓに依存して、スケール後のイメージのビット
・パターンは後述のようにわずかに変化する。説明中の
実施例では、初期総和値として、上記−Ｎ≦Ｓ＜Ｍを満
足する値Ｍ−Ｎが用いられる。従って、値Ｍ　　Ｎ＝２
がレジスタ６に記憶される。この初期設定動作は、第３
図のブロック３１により示されている。

動作は第３図のブロック３２に進み、そして制御装置１
は、入力バッファ２及び出力バッファ３の記憶位置のア
ドレスを指すアドレス・カウンタ７及び８の更新アドレ
スの夫々が、入力バッフアフ及び出力バッファ８内の原
イメージ及びスケール・イメージの最後の画素のアドレ
スを越えたが否かを調べる。もしもブロック３２の答が
イエスであるならば、動作はブロック３３に進みそして
スケール動作を終了する。もしも答がノーであるならば
、動作はブロック３４に進み、ここで第１図の判別器９
が制御装置１の制御のもとに、レジスタ６内の総和値が
負であるか否かを調べる。判別器９は、レジスタ６に記
憶されている総和値の最上位桁ビット（ＭＳＢ）を調べ
る。もしも総和値が負でなければ、ＭＳＢは０であり、
そしてもしも総和値が負であるならば、ＭＳＢは１であ
る。

もしもレジスタ６内の総和値が負でなければ、判別器９
は、総和値が負でないことを表わす第１信号を出力１ｕ
１１０に発生する。もしもレジスタ６内の総和値が負で
あるならば、判別器９は、総和値が負であることを表わ
す第２信号を発生する。もしもブロック３４の答がノー
であるならば、第１信号が発生されそして動作は第３図
のブロック３５に進み、ここでアドレス・カランタフに
より指されている入力バッファ２のアドレスに記憶され
ている画素データが、アドレス・カウンタ８により指さ
れている出力バッファ３のアドレスに記憶され、即ち移
され、そしてレジスタ６の総和値に値−Ｎを加算するこ
とによるこの総和値の更新がなされ、そしてアドレス・
カウンタ８のアドレスが＋１だけ歩進される。アドレス
・カウンタ７及び８の歩進は、判別器９により行なわれ
る。アドレス・カウンタ８は第１信号例えば上昇レベル
の信号により歩進され、一方アドレス・カウンタ７には
インバータ１２を介して降下レベルの信号が供給される
のでアドレス・カウンタ７は歩進されない、もしも判別
器９が第２信号例えば降下レベルの信号を発生すると、
降下レベルの信号はアドレス・カウンタ８に直接供給さ
れその結果アドレス・カウンタ８は歩進されず、一方ア
ドレス・カランタフにはインバータ１２を介して反転さ
れた上昇レベルの信号が供給され、その結果アドレス・
カウンタ７が＋１だけ歩進される。

更新動作は、判別器９、マルチプレクサ１０及び加算器
１１により行なわれる。もしもレジスタ６の総和値が負
でなければ、判別器９は第１信号をマルチプレクサ１０
に供給し、そしてマルチプレクサ１０はレジスタ４の値
−Ｎを加算器１１に供給する。加算器１１は値−Ｎをレ
ジスタ６の総和値に加算し、そしてレジスタ６内の古い
総和値は新たな即ち更新された総和値に更新される。＋
１だけのアドレス・カウンタ８の歩進も又ブロツり３５
で行なわれる。制御装置１はブロック３５の動作を制御
する。

もしもブロック８４の答がイエスであると、第２信号が
発生され、そして動作は第３図のブロック３６に進み、
ここでレジスタ６の総和値に値Ｍを加算することによる
総和値の更新がなされ、そしてアドレス・カランタフの
アドレスが＋１だけ歩進される。レジスタ６の総和値を
更新するために、判別器９は第２信号をマルチプレクサ
１０に送りマルチプレクサ１０はレジスタ５から値Ｍを
加算器１１にゲートする。レジスタ６の古い値は加算器
１１からの更新された即ち新しい総和値に換えられる。

アドレス・カウンタ７の歩進も又第２信号により行なわ
れる。

ブロック３２．３４．３５及び３６の上述の動作は、ブ
ロック３２がスケール動作の終了を検出する迄、第３図
のループにより示されるように反復される。

次に、３画素の原イメージの画素データ”１０１”を第
２図に示すように５画素にスケール・アップする実際の
動作を説明する。

初期設定動作において前述の如く、制御袋ｆ！！１は、
両アドレス・カウンタ７及び８ｔ′アドレス値０にリセ
ットし、それにより入力バッフア２及び出力バッファ３
のアドレスＯ（第２図）が指される。制御装置１は、値
−３（即ち−Ｎ）ｆ！：レジスタ４に、値５（即ちＭ）
をレジスタ５にそして値２（即ちＭ−Ｎ）をレジスタ６
に記憶する。制御装置１は、画素データ”１０１”を入
カパツファ２に記憶し、そして出力バッファ３をリセッ
トする。

次に、動作は第３図のブロック３２に進み、そしてアド
レス・カランタフの現画素アドレスＯが入カパッファ２
の原イメージの最後の画素アドレスＯを越えたか否か、
そしてアドレス・カウンタ８の現画素アドレスＯが出力
バッファ３内のスケール・アップされるイメージの最後
の画素アドレス４を越えたか否かが調べられる。この例
の場合、ブロック３２の答はノーであるので、動作はブ
ロック３４に進み、ここでレジスタ６内の総和値２が負
であるか否かが調べられる。この場合には答はノーであ
り、そして第１信号が判別器９により発生され、そして
動作はブロック８５に進み、ここで、アドレス・カウン
タ７により指されている入カパッファ２のアドレスＯの
画素データ即ちビット１が第２図のように、アドレス・
カウンタ８により指されている出力バッファ３のアドレ
ス０に移され即ち記憶される。第１信号はマルチプレク
サ１０に供給されて、値−３を加算器１１にゲートし、
加算器１１は値−３を古い総和値２に加算して新たな総
和値−１を発生する。そしてこの総和値−１が、更新さ
れた新たな総和値としてレジスタ６に記憶される。第１
信号は又、アドレス・カウンタ８に印加されて、その初
期値０を新たなアドレス値１に歩進する。

かくして、ブロック３２からブロック３５に至る第１パ
ス動作が終了され、そして動作はブロック３２に戻り第
２パス動作が開始される。スケールされたイメージ”１
００１１”が出力バッファ３内に形成され終えたか否か
を調べるブロック３２が出カイニスを発生する迄、動作
は繰り返される。次のテーブル１は、３画素イメージ”
１０１”を第２図のように５画素イメージ“１００１１
”にスケール・アップ即ち拡大する例において行なわれ
る動作を示す。

（以下余白） 第１パスにおいて、入カパツファ２のアドレスＯの画素
データ即ちビット１が出力バッファ３のアドレス０に移
され、第３及び第４パスにおいて、入力バッフア２のア
ドレス１の画素データ即ちビットＯが出力バッファ３の
アドレス１及び２に移され、そして第６及び第７パスに
おいて、入カパツファ２のアドレス２の画素データ即ち
ビット１が出力バッファ３のアドレス３及び４に移され
ることが明らかである。第９パスにおいて、アドレス・
カウンタ７のカウント値は、第２図の入カパツファ２の
アドレス３を指す３である。このアドレス３は、入カパ
ッファ２の原イメージの最後のアドレス（この場合には
アドレス２）を越えたことが明らかである。そしてアド
レス・カウンタ８のカウント値は、第２図の出力バッフ
ァ３のアドレス５を指定する５である。このアドレス値
５は、出力バッファ３のスケール・アップされたイメー
ジの最後アドレス（この例の場合はアドレス４）を越え
ることが明らかである。かくして、ブロック３２は答イ
エスを発生し、このスケール・アップ動作を終了する。

初期総和値Ｓの選択について説明すると、表１のスケー
ル・アップ動作では値２が用いられたが、−Ｎ≦Ｓ＜Ｍ
の関係を満足する他の値、例えば−１が初期総和値とし
て使用されることができる。５＝−１の場合には、第１
パス動作におけるブロック３４の答はイエスであり、そ
してブロック３６の動作が第１パス動作において行なわ
れ、そして第３図のフロー・チャートに従って後続動作
即ち第２、第３、第４パス動作等が行なわれ、その結果
第２図の出力バッファ３に示されているビット・パター
ンと相違するビット・パターンが発生される。従って、
−Ｎ≦Ｓ＜Ｍ′ｓ：ａ足する任意の初期値を用いること
により、種々なビット・パターンのスケール・イメージ
を得ることができる。

第２図、第５図及びテーブル１を参照して本発明のアル
ゴリズムの概念を説明する。３：５の比で理想的な拡大
動作を実現するように原イメージの画素アドレス及びス
ケール・イメージの画素アドレスを歩進することが望ま
しい。この要求は、従来周知である。本発明者は、上述
の理想的なアドレスの歩道を実現する式（１）で示され
る次のような関係を見い出した。

ａ　／　ｂ　＝　Ｎ　／　Ｍ　・・・・・・・・・・・
（１）ここで ａ：原イメージの画素アドレスの歩進の数ｂ；ニスール
・イメージの画素アドレスの歩進の数 Ｍ：原イメージの画素の数 Ｎニスケール・イメージの画素の数 ａ　Ｍ　−ｂ　Ｎ　”＝　Ｏ・・・・・・・・・・・（
２）式（２）の左辺は、レジスタ６の総和値Ｓを表わし
、そして式（２）の右辺は、レジスタ６の総和値が値−
３及び５を越えるのを防ぐようにするため第５図に示す
如く、総和値が値−３と５の間の中心値即ち値１に近づ
かなければならないことを表わす。第３図の決定ブロッ
ク３４は、各パス動作における更新総和値を値１に近づ
けるように決定する。かくして第３図のブロック３４．
３５及び３６は、入力バッフア２から出力バッファ３へ
の画素データの理想的な移動そして原イメージ及びスケ
ール・イメージのアドレスの理想的な歩道を実現する。

即ち、左方向への矢印の動作、即ち第１、第３、第４、
第６及び第７パス動作の数と、右方向への矢印の動作、
即ち第２、第５及び第８パス動作の数との比は５：３で
あり、第２図に示すように理想的な拡大動作を行なう。

次に、第４図に示すように、５画素の原イメージの画素
データ”００００１”を３画素のイメてジにスケール・
ダウン即ち縮小する実際の動作を、表２を参照して説明
する。

（以下余白） 初期設定動作において、制御装置１は、両アドレス・カ
ウンタ７及び８をアドレス値Ｏにセットし、これにより
入力バッファ２及び出力バッファ３のアドレスＯ（第４
図）が指される。制御装置１は値−５（即ち−Ｎ）をレ
ジスタ４に、値３（即ちＭ）をレジスタ５に、そして値
−２（即ちＭ−Ｎ）をレジスタ６に記憶する。制御装置
１は又、５画素データ”００００１”を入力バッファ２
に記憶し、そして出力バッファ３をリセットする。

次に、動作は第３図のブロック３２に進み、そしてアド
レス・カウンタ７の現画素アドレスＯが入力バッファ２
の原イメージの最後の画素アドレス５を越えたか否か、
そしてカウンタ８の現画素アドレスＯが、出力バッファ
３のスケール・イメージの最後のベル・アドレス２を越
えたか否かが調べられる。この動作は、表２において第
１パスとして示されている。この例の場合には、ブロッ
ク３２の答はノーであり、動作はブロック３４に進み、
ここでレジスタ６の総和値−２が負であるか否かが調べ
られる。この場合には、答はイエスであり、判別器９に
より第２信号が発生され、そして動作はブロック３６に
進み、ここで第２信号に応答してマルチプレクサ１０は
、レジスタ５から値３を加算器１１にゲートし、加算器
１１は新たな総和値１を発生し、そして初期値−２はこ
の新たな値１に取替えられる、第２信号（降下レベルの
信号）は、インバータ１２により反転され、そして上昇
レベルの信号がアドレス・カウンタ７に印加され、それ
によりアドレス・カウンタ７は値１に歩進される。

表２に示す如く、ブロック３２から始まる動作は第２パ
ス、第３パス、・・・・・・・第９バスとして反復され
る。第９パスにおいて、アドレス・カランタフのカウン
ト値は、第４図の入力バッファ２のアドレス５を指す５
である。アドレス５は、入力バッファ２の原イメージの
最後の画素アドレス（この場合は４）を越えたことが明
らかである。

そしてアドレス・カウンタ８のカウント値は３であり、
第４図の出力バッファ３のアドレス３を指す。このアド
レス３は、出力バッファ３の拡大イメージのＲ後の画素
アドレス（この例の場合アドレス２）を越えたことが明
らかである。従ってブロック３２は答イエスを発生して
縮小動作を終了させる。

第２パスにおいて、第４図の入力バッファ２のアドレス
１の画素データ即ちビット０が出力バッファ３のアドレ
ス０に移され、第５パスにおいて、入力バッファ２のア
ドレス３の画素データ即ちビットＯが出力バッファ３の
アドレス１に移され、そして第７パスにおいて、入力バ
ッファ２のアドレス４の画素データ即ちビット１が出力
バッファ３のアドレス２に移されたことが明らかである
。

（Ｅ）発明の効果 本発明は、プレゼンハムのアルプリズムに匹敵する高速
の画素変換を実現する。本発明とプレゼンハムのアルゴ
リズムとの間の著しい相違点は、本発明のアルゴリズム
に従って動作する第１図の回路は拡大及び縮小の両方の
動作を行なえることであり、一方プレゼンハムのアルプ
リズムで拡大及び縮小の両方を行なうには２つのプレゼ
ンハム直線発生器、即ち拡大用に１つ、そして縮少用に
１つ必要であり、そして更に拡大及び縮小のどちらが指
定されたかを調べて、拡大用の直線発生器若しくは縮小
用の直線発生器を選択することが必要である。従って、
本発明は、ハードウェアのコストを減少し、そして動作
のパフォーマンスを改善する。

又、イメージ処理においては処理ステップの減少が非常
に要求されてきた。実施例に関して説明したように、本
発明のアルゴリズムは第３図に示すように最小の数の処
理ステップしか必要とせず、これにより本発明は高速の
画素変換を実現する。

【図面の簡単な説明】

第１図は本発明の装置のブロック図、第２図は拡大動作
の例を示す図、第３図は本発明のアルゴリズムのフロー
チャート、第４図は縮小動作の例を示す図、第５図は本
発明の概念を示す図。 １　・・・・・制御装置、２・・・・・入力バッファ、
３・・・・・出力バッファ、　４．５．６・・・・・し
ジスタ、 ７、 アドレス・カウンタ、 判別器、 マルチブレイク サ、 加算器、 インバー タ。

Claims (2)

【特許請求の範囲】
1. （１）イメージのＮ画素をＭ画素（Ｎ及びＭは０より大
   きい整数）に変換する装置において、 上記Ｎ画素の画素データを記憶するＮ個の記憶位置を有
   する入力バッフアと、 上記Ｍ画素の画素データを記憶するＭ個の記憶位置を有
   する出力バッファと、 初期総和値Ｓ（Ｓは−Ｎ≦Ｓ＜Ｍを満足する整数）を記
   憶するレジスタと、 上記総和値を受け、該総和値が負でないことを表わす第
   １信号若しくは上記総和値が負であることを表わす第２
   信号を発生する手段と、 上記第１信号に応答して上記入力バッフアのアドレスさ
   れた記憶位置の画素データを上記出力バッファのアドレ
   スされた記憶位置に記憶し、上記総和値に値−Ｎを加算
   することにより上記総和値を更新し、そして上記出力バ
   ッファの記憶位置を指すアドレスを歩進し、そして上記
   第２信号に応答して上記総和値に値Ｍを加算することに
   より上記総和値を更新し、そして上記入力バッファの記
   憶位置を指すアドレスを歩進する手段とを備える上記装
   置。
2. （２）上記Ｍ画素のペル・データが上記出力バッファに
   記憶され終える迄上記記憶動作、更新動作及び歩進動作
   を反復的に行なう制御手段を備えることを特徴とする特
   許請求の範囲第（１）項記載の装置。