JPH0568183A - 入力切り換えｐｌｌ - Google Patents
入力切り換えｐｌｌInfo
- Publication number
- JPH0568183A JPH0568183A JP3229250A JP22925091A JPH0568183A JP H0568183 A JPH0568183 A JP H0568183A JP 3229250 A JP3229250 A JP 3229250A JP 22925091 A JP22925091 A JP 22925091A JP H0568183 A JPH0568183 A JP H0568183A
- Authority
- JP
- Japan
- Prior art keywords
- video signal
- signal
- phase difference
- pll
- inputted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 映像信号の切り換えにＰＬＬをもちいた回路
および装置に関し、入力信号を切り換えてもＰＬＬの再
引き込みが起こらないようにし乱れのない映像を提供す
ることを目的とする。 【構成】 映像信号を１ライン遅延させる遅延部１と、
現在と１ライン前の映像信号の水平同期信号を分離する
同期分離部2a,2b と、現ラインと１ライン間の位相差間
のクロック数をカウントする位相差検出部３と、該位相
差検出部３のカウント結果と基準値との加算を行う加算
器４と、該加算器４の出力を時間変換する時間変換器５
と、前記遅延部１に連なる一方の同期分離部2bと時間変
換器５の出力の比較を行い、該比較結果を前記位相差検
出部３に加えて所定数のクロックを生成するＰＬＬ部６
を設けるように構成する。
および装置に関し、入力信号を切り換えてもＰＬＬの再
引き込みが起こらないようにし乱れのない映像を提供す
ることを目的とする。 【構成】 映像信号を１ライン遅延させる遅延部１と、
現在と１ライン前の映像信号の水平同期信号を分離する
同期分離部2a,2b と、現ラインと１ライン間の位相差間
のクロック数をカウントする位相差検出部３と、該位相
差検出部３のカウント結果と基準値との加算を行う加算
器４と、該加算器４の出力を時間変換する時間変換器５
と、前記遅延部１に連なる一方の同期分離部2bと時間変
換器５の出力の比較を行い、該比較結果を前記位相差検
出部３に加えて所定数のクロックを生成するＰＬＬ部６
を設けるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、映像信号の切り換えに
ＰＬＬをもちいた回路および装置に関する。
ＰＬＬをもちいた回路および装置に関する。
【０００２】
【従来の技術】回路や装置に入力される映像信号は、一
つとは限らず多数の映像信号を切り換えながら運用され
ることがある。この場合、回路や装置内で例えばアナロ
グ信号からディジタル信号への変換（以下、Ａ／Ｄ変換
と称す）の処理を行うため、ＰＬＬ(phase lock loop)
をもちいて映像信号に同期したクロックをつくり信号処
理を行うが、映像信号に切り換えが起こるとＰＬＬの同
期が外れて再引き込みを行う間は映像が乱れるようにな
る。
つとは限らず多数の映像信号を切り換えながら運用され
ることがある。この場合、回路や装置内で例えばアナロ
グ信号からディジタル信号への変換（以下、Ａ／Ｄ変換
と称す）の処理を行うため、ＰＬＬ(phase lock loop)
をもちいて映像信号に同期したクロックをつくり信号処
理を行うが、映像信号に切り換えが起こるとＰＬＬの同
期が外れて再引き込みを行う間は映像が乱れるようにな
る。
【０００３】図４は、従来の映像信号の切り換え構成の
一例を示す図である。図中、10-1〜10-nは複数の信号源
（例えばカメラ等）、11は複数の信号源10-1〜信号源10
-nを切り換える切換器、12は例えばＡ／Ｄ変換を行う映
像信号処理回路である。
一例を示す図である。図中、10-1〜10-nは複数の信号源
（例えばカメラ等）、11は複数の信号源10-1〜信号源10
-nを切り換える切換器、12は例えばＡ／Ｄ変換を行う映
像信号処理回路である。
【０００４】従来例にはＰＬＬに映像信号の切り換えに
対応できるものはなく、図４に示すごとく複数の信号源
10-1〜信号源10-nに対して切換信号を供給して複数の映
像信号をつくり、この映像信号を切換器11において切換
信号をもちいて切り換え全てを同期させていた。
対応できるものはなく、図４に示すごとく複数の信号源
10-1〜信号源10-nに対して切換信号を供給して複数の映
像信号をつくり、この映像信号を切換器11において切換
信号をもちいて切り換え全てを同期させていた。
【０００５】しかし、全ての信号源10-1〜信号源10-nを
同期させるには各々の信号源10-1〜信号源10-nの間をつ
なぐ必要がある。又、信号源10-1〜信号源10-nの間の距
離が離れた場合、映像信号の位相差が大きくなる。
同期させるには各々の信号源10-1〜信号源10-nの間をつ
なぐ必要がある。又、信号源10-1〜信号源10-nの間の距
離が離れた場合、映像信号の位相差が大きくなる。
【０００６】
【発明が解決しようとする課題】従って、従来例のＰＬ
Ｌにおいては、信号源同士が結ばれているために接続が
複雑になり、信号源の移動が容易に行えない。又、信号
を切り換えると信号の位相差によりＰＬＬが外れ再引き
込みを行い、その間の画像が乱れるという課題がある。
Ｌにおいては、信号源同士が結ばれているために接続が
複雑になり、信号源の移動が容易に行えない。又、信号
を切り換えると信号の位相差によりＰＬＬが外れ再引き
込みを行い、その間の画像が乱れるという課題がある。
【０００７】本発明は、入力信号を切り換えてもＰＬＬ
の再引き込みが起こらないようにし乱れのない映像を提
供することを目的とする。
の再引き込みが起こらないようにし乱れのない映像を提
供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、入力する映像信号を１ライン遅延させる
遅延部１と、現在の映像信号および前記遅延部１から出
力する１ライン前の映像信号の中の水平同期信号を分離
する同期分離部2a,2b と、該同期分離部2a,2bから出力
する現ラインと１ライン前の水平同期信号との間の位相
差を検出し、該位相差間のクロック数をカウントする位
相差検出部３と、該位相差検出部３のカウント結果と所
定の基準値との加算を行う加算器４と、該加算器４の加
算結果を時間信号に変換する時間変換器５と、前記遅延
部１に連なる一方の同期分離部2bからの水平同期信号と
時間変換器５からの時間信号との比較を行い、該比較結
果を前記位相差検出部３に加えて所定数のクロックを生
成するＰＬＬ部６を設け、入力映像信号の切り換え時に
おける周波数引き込みを行うように構成する。
め本発明では、入力する映像信号を１ライン遅延させる
遅延部１と、現在の映像信号および前記遅延部１から出
力する１ライン前の映像信号の中の水平同期信号を分離
する同期分離部2a,2b と、該同期分離部2a,2bから出力
する現ラインと１ライン前の水平同期信号との間の位相
差を検出し、該位相差間のクロック数をカウントする位
相差検出部３と、該位相差検出部３のカウント結果と所
定の基準値との加算を行う加算器４と、該加算器４の加
算結果を時間信号に変換する時間変換器５と、前記遅延
部１に連なる一方の同期分離部2bからの水平同期信号と
時間変換器５からの時間信号との比較を行い、該比較結
果を前記位相差検出部３に加えて所定数のクロックを生
成するＰＬＬ部６を設け、入力映像信号の切り換え時に
おける周波数引き込みを行うように構成する。
【０００９】
【作用】本発明は図１に示すごとく映像信号入力が切り
換わっても、位相差検出部３において同期分離部2aから
出力される映像信号の現ラインの水平同期信号と遅延部
１で１ラインを遅延した前の水平同期信号間の位相差の
検出とこの位相差間のクロック数のカウントを行い、次
に該カウント結果と所定の基準値との加算結果を加算器
４で求め、この加算結果を時間変換器５に加えて時間信
号に変換する。
換わっても、位相差検出部３において同期分離部2aから
出力される映像信号の現ラインの水平同期信号と遅延部
１で１ラインを遅延した前の水平同期信号間の位相差の
検出とこの位相差間のクロック数のカウントを行い、次
に該カウント結果と所定の基準値との加算結果を加算器
４で求め、この加算結果を時間変換器５に加えて時間信
号に変換する。
【００１０】従って、ＰＬＬ部６の位相比較器6aには常
に入力する映像信号に同期した時間信号が入力され、Ｐ
ＬＬ部６の再引き込みによる映像の乱れを防止すること
が可能になる。
に入力する映像信号に同期した時間信号が入力され、Ｐ
ＬＬ部６の再引き込みによる映像の乱れを防止すること
が可能になる。
【００１１】
【実施例】以下、図２と図３をもちいて本発明の一例を
説明する。図２は回路であり、図３はタイムチャートで
ある。
説明する。図２は回路であり、図３はタイムチャートで
ある。
【００１２】図２において、１は遅延部、2aは入力する
現在の映像信号の同期分離部、尚、2bは１ライン遅延し
た前の映像信号の同期分離部である。又、3aと3bおよび
3cは位相差検出部３に対応する回路であり、3aはカウン
タ、3bはラッチ回路、3cはリミッタ、４は加算器であ
る。更に、５は時間変換器、６は位相比較器6aと電圧制
御発振器6bを備えたＰＬＬ部、そして、７はＡ／Ｄ変換
器、８はクロックインヒビット部である。
現在の映像信号の同期分離部、尚、2bは１ライン遅延し
た前の映像信号の同期分離部である。又、3aと3bおよび
3cは位相差検出部３に対応する回路であり、3aはカウン
タ、3bはラッチ回路、3cはリミッタ、４は加算器であ
る。更に、５は時間変換器、６は位相比較器6aと電圧制
御発振器6bを備えたＰＬＬ部、そして、７はＡ／Ｄ変換
器、８はクロックインヒビット部である。
【００１３】図３に示す(a) 〜(d) は図２の各回路部に
示す信号であり、(a) は同期分離部2aから出力する水平
同期信号、(b) は同期分離部2bから出力する水平同期信
号、(c) はラッチ回路3bにおいて検出された両水平同期
信号(a) 、(b) の位相差の差分カウント値、(d) は加算
器４から出力される加算結果である。
示す信号であり、(a) は同期分離部2aから出力する水平
同期信号、(b) は同期分離部2bから出力する水平同期信
号、(c) はラッチ回路3bにおいて検出された両水平同期
信号(a) 、(b) の位相差の差分カウント値、(d) は加算
器４から出力される加算結果である。
【００１４】入力する映像信号は同期分離部2aに加えら
れて現在の映像信号の中の水平同期信号(a) を分離し、
同時に該水平同期信号(a) はラッチ回路3bをセットす
る。他方、遅延部１から出力される映像信号は同期分離
部2bに入力して１ライン前の映像信号の中の水平同期信
号(b) を抽出してカウンタ3aをリセットする。該カウン
ト3aは、このリセットを起点に電圧制御発振器6bからの
クロックのカウントを開始し、該カウント値をラッチ回
路3bに加えて両水平同期信号の位相差に応じた差分カウ
ント値(c) を出力する。
れて現在の映像信号の中の水平同期信号(a) を分離し、
同時に該水平同期信号(a) はラッチ回路3bをセットす
る。他方、遅延部１から出力される映像信号は同期分離
部2bに入力して１ライン前の映像信号の中の水平同期信
号(b) を抽出してカウンタ3aをリセットする。該カウン
ト3aは、このリセットを起点に電圧制御発振器6bからの
クロックのカウントを開始し、該カウント値をラッチ回
路3bに加えて両水平同期信号の位相差に応じた差分カウ
ント値(c) を出力する。
【００１５】通常は、図３の(a),(b),(c) に示すごとく
タイミング迄の間は、水平同期信号(a) と１周期遅延
の水平同期信号(b) の周期Ｔ1 は同一であるため、水平
同期信号(a) と水平同期信号(b) は常に一致し、カウン
タ3aのカウント値は周期Ｔ1 の水平同期信号(b) にリセ
ットされて一定値ｎを維持し、従って、ラッチ回路3bか
らの差分カウント値(c) は一定値ｎに維持される。
タイミング迄の間は、水平同期信号(a) と１周期遅延
の水平同期信号(b) の周期Ｔ1 は同一であるため、水平
同期信号(a) と水平同期信号(b) は常に一致し、カウン
タ3aのカウント値は周期Ｔ1 の水平同期信号(b) にリセ
ットされて一定値ｎを維持し、従って、ラッチ回路3bか
らの差分カウント値(c) は一定値ｎに維持される。
【００１６】尚、リミッタ3bはラッチ回路3bに入力する
両水平同期信号(a) 、(b) の位相差が小さい場合（略
０）と１ラインに近い場合は切り換えを行わないとし、
リミッタ3cの出力を零（０）にするように働く。
両水平同期信号(a) 、(b) の位相差が小さい場合（略
０）と１ラインに近い場合は切り換えを行わないとし、
リミッタ3cの出力を零（０）にするように働く。
【００１７】次に、例えば図３(a) に示すように、タイ
ミングにおいて映像信号が切り換えられて周期がＴ1
からＴ2 に長くなった場合、この場合の水平同期信号
(a) は時間差Δｔ（Δｔ＝Ｔ2 −Ｔ1 ）だけ遅れたタイ
ミングにおいてラッチ回路3bをラッチする。一方、カ
ウンタ3aはタイミングでは通常の映像信号にリセット
されて一定のカウント値ｎを継続している。このため、
ラッチ回路3bの差分カウント値(c) は時間差Δｔに対応
して変化させてカウント値ｎをカウント値（ｍ＋ｎ）に
増加し、リミッタ3cからはカウント値ｍが出力されて加
算器４に加える。
ミングにおいて映像信号が切り換えられて周期がＴ1
からＴ2 に長くなった場合、この場合の水平同期信号
(a) は時間差Δｔ（Δｔ＝Ｔ2 −Ｔ1 ）だけ遅れたタイ
ミングにおいてラッチ回路3bをラッチする。一方、カ
ウンタ3aはタイミングでは通常の映像信号にリセット
されて一定のカウント値ｎを継続している。このため、
ラッチ回路3bの差分カウント値(c) は時間差Δｔに対応
して変化させてカウント値ｎをカウント値（ｍ＋ｎ）に
増加し、リミッタ3cからはカウント値ｍが出力されて加
算器４に加える。
【００１８】このリミッタ3cからの差分カウント値ｍを
加算器４に加えて映像信号の基本周期Ｔ1 に対応して定
められた理論値の基準値ｎの間で加算をとり、加算結果
(d)のカウント数ｐ（ｐ＝ｎ＋ｍ）を求め、加算結果(d)
のｐ（ｐ＝ｍ＋ｎ）を時間変換器５に加えることによ
り周期Ｔ2 の時間信号に変換する。
加算器４に加えて映像信号の基本周期Ｔ1 に対応して定
められた理論値の基準値ｎの間で加算をとり、加算結果
(d)のカウント数ｐ（ｐ＝ｎ＋ｍ）を求め、加算結果(d)
のｐ（ｐ＝ｍ＋ｎ）を時間変換器５に加えることによ
り周期Ｔ2 の時間信号に変換する。
【００１９】更に、時間変換器５からの時間信号で電圧
制御発振器6bをリセットして次のタイミングにおける
水平同期信号の周波数のカウントを開始させると共に、
時間変換器５からのカウント値ｐ（ｐ＝ｍ＋ｎ）に対応
する周期Ｔ2 の時間信号と同期分離部2bから出力する水
平同期信号(b) とを位相比較器6aに入力して比較するこ
とにより、位相比較器6aの入力はタイミングとタイミ
ングの１周期の間において常に同期分離部2bに同期し
た状態に復元し、１周期Ｔ2 遅れたタイミング以降に
おいて電圧制御発振器6bからの出力が常に０になるよう
に制御される。
制御発振器6bをリセットして次のタイミングにおける
水平同期信号の周波数のカウントを開始させると共に、
時間変換器５からのカウント値ｐ（ｐ＝ｍ＋ｎ）に対応
する周期Ｔ2 の時間信号と同期分離部2bから出力する水
平同期信号(b) とを位相比較器6aに入力して比較するこ
とにより、位相比較器6aの入力はタイミングとタイミ
ングの１周期の間において常に同期分離部2bに同期し
た状態に復元し、１周期Ｔ2 遅れたタイミング以降に
おいて電圧制御発振器6bからの出力が常に０になるよう
に制御される。
【００２０】クロックインヒビット部８には電圧制御発
振器6bの出力（切り換え時にカウント数はｎからｍ＋ｎ
に変化）とリミッタ3cの出力（切り換え時にカウント数
は０からｍに変化）が入力しており、リミッタ3cがカウ
ント数ｎに至った段階で、カウント数ｍ＋ｎ−ｍの演算
を行い、カウント数ｍの間においてクロックの送出を禁
止して送出するクロック出力の数を１ラインの理論値Ｎ
に固定する。
振器6bの出力（切り換え時にカウント数はｎからｍ＋ｎ
に変化）とリミッタ3cの出力（切り換え時にカウント数
は０からｍに変化）が入力しており、リミッタ3cがカウ
ント数ｎに至った段階で、カウント数ｍ＋ｎ−ｍの演算
を行い、カウント数ｍの間においてクロックの送出を禁
止して送出するクロック出力の数を１ラインの理論値Ｎ
に固定する。
【００２１】このカウント数Ｎのクロックはクロック出
力として送出され、又、Ａ／Ｄ変換器において１ライン
遅延部１から入力するアナログ信号を１ラインの間だけ
ディジタル変換してパルスコード変調出力（ＰＣＭ出
力）に処理する。
力として送出され、又、Ａ／Ｄ変換器において１ライン
遅延部１から入力するアナログ信号を１ラインの間だけ
ディジタル変換してパルスコード変調出力（ＰＣＭ出
力）に処理する。
【００２２】
【発明の効果】以上の説明から明らかなように本発明に
よれば、入力する映像信号が切り換わってもＰＬＬの位
相比較器に入力される二つの信号の位相差は１周期の後
に無くなり、常に安定したクロックにより乱れの無い画
像信号が得られる。
よれば、入力する映像信号が切り換わってもＰＬＬの位
相比較器に入力される二つの信号の位相差は１周期の後
に無くなり、常に安定したクロックにより乱れの無い画
像信号が得られる。
【００２３】又、１ライン単位のクロック数の変動を抑
えることにより、ディジタル処理をライン、フレーム、
フィールド等で行う映像信号処理回路の誤動作を防止す
るという効果を奏する。
えることにより、ディジタル処理をライン、フレーム、
フィールド等で行う映像信号処理回路の誤動作を防止す
るという効果を奏する。
【図１】 本発明の原理構成を示す図である。
【図２】 本発明の一実施例の回路を示す図である。
【図３】 本発明の一実施例回路のタイムチャートを示
す図である。
す図である。
【図４】 従来の映像信号の切り換え構成の一例を示す
図である。
図である。
１は遅延部 2a、2bは同期分離部 ３は位相差検出部 ４は加算器 ５は時間変換器 ６はＰＬＬ部
Claims (1)
- 【請求項１】 入力する映像信号を１ライン遅延させる
遅延部(1) と、 現在の映像信号および前記遅延部(1) から出力する１ラ
イン前の映像信号の中の水平同期信号を分離する同期分
離部(2a,2b) と、 該同期分離部(2a,2b) から出力する現ラインと１ライン
前の水平同期信号との間の位相差を検出し、該位相差間
のクロック数をカウントする位相差検出部(3)と、 該位相差検出部(3) のカウント結果と所定の基準値との
加算を行う加算器(4)と、 該加算器(4) の加算結果を時間信号に変換する時間変換
器(5)と、 前記遅延部(1) に連なる一方の同期分離部(2b)からの水
平同期信号と時間変換器(5) からの時間信号との比較を
行い、該比較結果を前記位相差検出部(3) に加えて所定
数のクロックを生成するＰＬＬ部(6) を設け、 入力映像信号の切り換え時における周波数引き込みを行
うことを特徴とした入力切り換えＰＬＬ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229250A JPH0568183A (ja) | 1991-09-10 | 1991-09-10 | 入力切り換えｐｌｌ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229250A JPH0568183A (ja) | 1991-09-10 | 1991-09-10 | 入力切り換えｐｌｌ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0568183A true JPH0568183A (ja) | 1993-03-19 |
Family
ID=16889170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3229250A Withdrawn JPH0568183A (ja) | 1991-09-10 | 1991-09-10 | 入力切り換えｐｌｌ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0568183A (ja) |
-
1991
- 1991-09-10 JP JP3229250A patent/JPH0568183A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |