JP2576269B2 - Ｎｔｓｃ信号／ｐａｌ信号判定回路 - Google Patents
Ｎｔｓｃ信号／ｐａｌ信号判定回路Info
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- JP2576269B2 JP2576269B2 JP16984890A JP16984890A JP2576269B2 JP 2576269 B2 JP2576269 B2 JP 2576269B2 JP 16984890 A JP16984890 A JP 16984890A JP 16984890 A JP16984890 A JP 16984890A JP 2576269 B2 JP2576269 B2 JP 2576269B2
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- Japan
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- signal
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- outputs
- digital signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、テレビ信号をデイジタル伝送するテレビ
信号伝送装置に関し、特にテレビ信号がNTSC信号かPAL
信号かを判定する判定回路に関する。
信号伝送装置に関し、特にテレビ信号がNTSC信号かPAL
信号かを判定する判定回路に関する。
従来のテレビ信号伝送装置は、その入力信号がNTSC信
号かPAL信号かを自動的に判定する手段はなく、内部に
手動式の切替スイツチを設け、前もつてNTSC信号かPAL
信号かを選んで手動による切替えを行なつている。
号かPAL信号かを自動的に判定する手段はなく、内部に
手動式の切替スイツチを設け、前もつてNTSC信号かPAL
信号かを選んで手動による切替えを行なつている。
〔発明が解決しようとする課題〕 この従来のテレビ信号伝送装置は入力信号の種類によ
る自動的にNTSC信号かPAL信号かを判別できない欠点が
あつた。
る自動的にNTSC信号かPAL信号かを判別できない欠点が
あつた。
この発明に係るNTSC信号/PAL信号判定回路は、入力す
るアナログテレビ信号をデイジタル信号に変換するA/D
変換回路と、このアナログテレビ信号を水平同期信号と
垂直同期信号に分離して出力する同期分離回路と、この
水平同期信号をＮ分周して第１フレームパルスを出力す
る第１分周回路と、この水平同期信号をＭ分周して第２
フレームパルスを出力する第２分周回路と、前記デイジ
タル信号を第１フレームパルスの１フレーム分だけ遅延
して第１遅延デイジタル信号を出力する第１遅延回路
と、前記デイジタル信号を第２フレームパルスの１フレ
ーム分だけ遅延して第２遅延デイジタル信号を出力する
第２遅延回路と、前記デイジタル信号と前記第１遅延デ
イジタル信号との差分である第１差分信号を出力する第
１比較回路と、前記デイジタル信号と前記第２遅延デイ
ジタル信号との差分である第２差分信号を出力する第２
比較回路と、前記第１差分信号と前記第２差分信号との
大小関係を判定しその判定結果信号を出力する判定回路
とを有している。
るアナログテレビ信号をデイジタル信号に変換するA/D
変換回路と、このアナログテレビ信号を水平同期信号と
垂直同期信号に分離して出力する同期分離回路と、この
水平同期信号をＮ分周して第１フレームパルスを出力す
る第１分周回路と、この水平同期信号をＭ分周して第２
フレームパルスを出力する第２分周回路と、前記デイジ
タル信号を第１フレームパルスの１フレーム分だけ遅延
して第１遅延デイジタル信号を出力する第１遅延回路
と、前記デイジタル信号を第２フレームパルスの１フレ
ーム分だけ遅延して第２遅延デイジタル信号を出力する
第２遅延回路と、前記デイジタル信号と前記第１遅延デ
イジタル信号との差分である第１差分信号を出力する第
１比較回路と、前記デイジタル信号と前記第２遅延デイ
ジタル信号との差分である第２差分信号を出力する第２
比較回路と、前記第１差分信号と前記第２差分信号との
大小関係を判定しその判定結果信号を出力する判定回路
とを有している。
この発明はNTSC信号とPAL信号が混在していても、自
動的に判定し、切替えることができる。
動的に判定し、切替えることができる。
第１図はこの発明に係るNTSC信号/PAL信号判定回路の
一実施例を示すブロツク図である。同図において、１は
第２図（ａ）に示すアナログテレビ信号が入力する入力
端子、２はアナログテレビ信号をデイジタル信号に変換
するA/D変換回路、３はアナログテレビ信号を第２図
（ｂ）に示す水平同期信号と第２図（ｃ）に示す垂直同
期信号に分離して出力する同期分離回路、４はこの水平
同期信号をＮ分周例えば525分周して第１フレームパル
スを出力する第１分周回路、５はこの水平同期信号をＭ
分周例えば625分周して第２フレームパルスを出力する
第２分周回路、６は変換されたデイジタル信号を第１フ
レームパルスの１フレーム分だけ遅延した第１遅延デイ
ジタル信号を出力する第１遅延回路、７は変換されたデ
イジタル信号を第２フレームパルスの１フレーム分だけ
遅延した第２遅延デイジタル信号を出力する第２遅延回
路、８は変換されたデイジタルテレビ信号と第１遅延デ
イジタル信号との差のうち垂直同期部分の差である第１
差分信号を出力する第１比較回路、９は変換されたデイ
ジタルテレビ信号と第２遅延デイジタル信号との差のう
ち垂直同期部分の差である第２差分信号を出力する第２
比較回路、10は第１比較回路８の第１差分信号と第２比
較回路９の第２差分信号とを比較し、第１差分信号の方
が小さいときにはNTSC信号と判定し、第２差分信号の方
が小さいときにはPAL信号と判定し、判定結果信号を出
力する判定回路、11はこの判定回路10の判定結果信号を
一定時間保持して出力端子12から出力する保持回路であ
る。
一実施例を示すブロツク図である。同図において、１は
第２図（ａ）に示すアナログテレビ信号が入力する入力
端子、２はアナログテレビ信号をデイジタル信号に変換
するA/D変換回路、３はアナログテレビ信号を第２図
（ｂ）に示す水平同期信号と第２図（ｃ）に示す垂直同
期信号に分離して出力する同期分離回路、４はこの水平
同期信号をＮ分周例えば525分周して第１フレームパル
スを出力する第１分周回路、５はこの水平同期信号をＭ
分周例えば625分周して第２フレームパルスを出力する
第２分周回路、６は変換されたデイジタル信号を第１フ
レームパルスの１フレーム分だけ遅延した第１遅延デイ
ジタル信号を出力する第１遅延回路、７は変換されたデ
イジタル信号を第２フレームパルスの１フレーム分だけ
遅延した第２遅延デイジタル信号を出力する第２遅延回
路、８は変換されたデイジタルテレビ信号と第１遅延デ
イジタル信号との差のうち垂直同期部分の差である第１
差分信号を出力する第１比較回路、９は変換されたデイ
ジタルテレビ信号と第２遅延デイジタル信号との差のう
ち垂直同期部分の差である第２差分信号を出力する第２
比較回路、10は第１比較回路８の第１差分信号と第２比
較回路９の第２差分信号とを比較し、第１差分信号の方
が小さいときにはNTSC信号と判定し、第２差分信号の方
が小さいときにはPAL信号と判定し、判定結果信号を出
力する判定回路、11はこの判定回路10の判定結果信号を
一定時間保持して出力端子12から出力する保持回路であ
る。
次に、上記構成によるNTSC信号/PAL信号判定回路の動
作について、例えば入力端子にNTSC信号のテレビ信号が
入力した場合について第３図（ａ）〜第３図（ｈ）に示
す信号を参照して説明する。まず、A/D変換回路２は入
力端子１を介して入力する第３図（ａ）に示すアナログ
テレビ信号をデイジタルテレビ信号に変換して第１遅延
回路6,第２遅延回路７および第１比較回路8,第２比較回
路９に出力する。一方、同期分離回路３は入力端子１を
介して入力する第３図（ａ）に示すアナログテレビ信号
を水平同期信号と垂直同期信号に分離して、水平同期信
号を第１分周回路４および第２分周回路５に出力する一
方、第３図（ｂ）に示す垂直同期信号を第１比較回路８
および第２比較回路９に出力する。そして、第１分周回
路４はこの水平同期信号を525分周して第３図（ｃ）に
示す第１フレームパルスを第１遅延回路６に出力する。
また、第２分周回路５はこの水平同期信号を625分周し
て第３図（ｄ）に示す第２フレームパルスを第２遅延回
路７に出力する。また、前記第１遅延回路６はデイジタ
ルテレビ信号を第１フレームパルスの１フレーム分だけ
遅延した第３図（ｅ）に示す第１遅延デイジタル信号を
第１比較回路８に出力する。そして、第２遅延回路７は
デイジタルテレビ信号を第２フレームパルスの１フレー
ム分だけ遅延した第３図（ｆ）に示す第２遅延デイジタ
ル信号を第２比較回路９に出力する。そして、第１比較
回路８は変換されたデイジタルテレビ信号と第３図
（ｅ）に示す第１遅延デイジタル信号との差のうち垂直
同期部分の差である第３図（ｇ）に示す第１差分信号を
判定回路10に出力する。また、第２比較回路９は変換さ
れたデイジタルテレビ信号と第３図（ｆ）に示す第２遅
延デイジタル信号との差のうち垂直同期部分の差である
第３図（ｈ）に示す第２差分信号を判定回路10に出力す
る。そして、この判定回路10は第３図（ｇ）に示す第１
差分信号と第３図（ｈ）に示す第２差分信号の大小関係
を比較した結果、第１差分信号の方が小さいので、NTSC
信号と判定する。そして、この判定結果信号は保持回路
11で一定時間保持して、出力端子12から出力する。
作について、例えば入力端子にNTSC信号のテレビ信号が
入力した場合について第３図（ａ）〜第３図（ｈ）に示
す信号を参照して説明する。まず、A/D変換回路２は入
力端子１を介して入力する第３図（ａ）に示すアナログ
テレビ信号をデイジタルテレビ信号に変換して第１遅延
回路6,第２遅延回路７および第１比較回路8,第２比較回
路９に出力する。一方、同期分離回路３は入力端子１を
介して入力する第３図（ａ）に示すアナログテレビ信号
を水平同期信号と垂直同期信号に分離して、水平同期信
号を第１分周回路４および第２分周回路５に出力する一
方、第３図（ｂ）に示す垂直同期信号を第１比較回路８
および第２比較回路９に出力する。そして、第１分周回
路４はこの水平同期信号を525分周して第３図（ｃ）に
示す第１フレームパルスを第１遅延回路６に出力する。
また、第２分周回路５はこの水平同期信号を625分周し
て第３図（ｄ）に示す第２フレームパルスを第２遅延回
路７に出力する。また、前記第１遅延回路６はデイジタ
ルテレビ信号を第１フレームパルスの１フレーム分だけ
遅延した第３図（ｅ）に示す第１遅延デイジタル信号を
第１比較回路８に出力する。そして、第２遅延回路７は
デイジタルテレビ信号を第２フレームパルスの１フレー
ム分だけ遅延した第３図（ｆ）に示す第２遅延デイジタ
ル信号を第２比較回路９に出力する。そして、第１比較
回路８は変換されたデイジタルテレビ信号と第３図
（ｅ）に示す第１遅延デイジタル信号との差のうち垂直
同期部分の差である第３図（ｇ）に示す第１差分信号を
判定回路10に出力する。また、第２比較回路９は変換さ
れたデイジタルテレビ信号と第３図（ｆ）に示す第２遅
延デイジタル信号との差のうち垂直同期部分の差である
第３図（ｈ）に示す第２差分信号を判定回路10に出力す
る。そして、この判定回路10は第３図（ｇ）に示す第１
差分信号と第３図（ｈ）に示す第２差分信号の大小関係
を比較した結果、第１差分信号の方が小さいので、NTSC
信号と判定する。そして、この判定結果信号は保持回路
11で一定時間保持して、出力端子12から出力する。
以上詳細に説明したように、この発明に係るNTSC信号
/PAL信号判定回路によれば、入力信号がNTSC信号かPAL
信号かを自動的に判定できるので、NTSC信号とPAL信号
が混在する入力信号に対して連続的にデイジタル処理す
ることができる効果がある。
/PAL信号判定回路によれば、入力信号がNTSC信号かPAL
信号かを自動的に判定できるので、NTSC信号とPAL信号
が混在する入力信号に対して連続的にデイジタル処理す
ることができる効果がある。
第１図はこの発明に係るNTSC信号/PAL信号判定回路の一
実施例を示すブロック図、第２図（ａ）〜第２図（ｃ）
および第３図（ａ）〜第３図（ｈ）はそれぞれ第１図の
各部の波形を示す図である。 １……入力端子、２……A/D変換回路、３……同期分離
回路、４……第１分周回路、５……第２分周回路、６…
…第１遅延回路、７……第２遅延回路、８……第１比較
回路、９……第２比較回路、10……判定回路、11……保
持回路、12……出力端子。
実施例を示すブロック図、第２図（ａ）〜第２図（ｃ）
および第３図（ａ）〜第３図（ｈ）はそれぞれ第１図の
各部の波形を示す図である。 １……入力端子、２……A/D変換回路、３……同期分離
回路、４……第１分周回路、５……第２分周回路、６…
…第１遅延回路、７……第２遅延回路、８……第１比較
回路、９……第２比較回路、10……判定回路、11……保
持回路、12……出力端子。
Claims (1)
- 【請求項１】入力するアナログテレビ信号をデイジタル
信号に変換するA/D変換回路と、このアナログテレビ信
号を水平同期信号と垂直同期信号に分離して出力する同
期分離回路と、この水平同期信号をＮ分周して第１フレ
ームパルスを出力する第１分周回路と、この水平同期信
号をＭ分周して第２フレームパルスを出力する第２分周
回路と、前記デイジタル信号を第１フレームパルスの１
フレーム分だけ遅延して第１遅延デイジタル信号を出力
する第１遅延回路と、前記デイジタル信号を第２フレー
ムパルスの１フレーム分だけ遅延して第２遅延デイジタ
ル信号を出力する第２遅延回路と、前記デイジタル信号
と前記第１遅延デイジタル信号との差分である第１差分
信号を出力する第１比較回路と、前記デイジタル信号と
前記第２遅延デイジタル信号との差分である第２差分信
号を出力する第２比較回路と、前記第１差分信号と前記
第２差分信号との大小関係を判定しその判定結果信号を
出力する判定回路とを備えたことを特徴とするNTSC信号
/PAL信号判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16984890A JP2576269B2 (ja) | 1990-06-29 | 1990-06-29 | Ｎｔｓｃ信号／ｐａｌ信号判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16984890A JP2576269B2 (ja) | 1990-06-29 | 1990-06-29 | Ｎｔｓｃ信号／ｐａｌ信号判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461484A JPH0461484A (ja) | 1992-02-27 |
| JP2576269B2 true JP2576269B2 (ja) | 1997-01-29 |
Family
ID=15894061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16984890A Expired - Lifetime JP2576269B2 (ja) | 1990-06-29 | 1990-06-29 | Ｎｔｓｃ信号／ｐａｌ信号判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576269B2 (ja) |
-
1990
- 1990-06-29 JP JP16984890A patent/JP2576269B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461484A (ja) | 1992-02-27 |
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