JPH05110893A

JPH05110893A - 同期信号分離形成装置

Info

Publication number: JPH05110893A
Application number: JP26744591A
Authority: JP
Inventors: Yonejiro Hiramatsu; 米治郎平松; Osamu Sakatsuji; 修阪辻
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1991-10-16
Filing date: 1991-10-16
Publication date: 1993-04-30

Abstract

(57)【要約】【構成】同期信号分離形成装置は、水平同期信号パル
ス幅の前半部および後半部にそれぞれ対応する第１パル
ス及び第２パルスを出力するパルス生成回路１１を備え
ている。そして、水平同期信号波形積分回路１４で、演
算検波された複合同期信号に対して、第２パルスの期間
に積分する一方、第１パルスの期間に反転して積分し、
タイミング補正信号として出力される。このタイミング
補正信号に基づいてタイミング補正回路１５は所定のパ
ルス幅を有する水平同期信号を出力する構成である。【効果】水平同期信号パルス毎にその真の同期タイミ
ングを精度良く分離することができるので、周期誤差の
算出や液晶ディスプレイ等に応用した場合、高品位の画
像を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＶＴＲ（Video Tape R
ecorder ）等の非標準の複合映像信号から同期信号を分
離形成する同期信号分離形成装置に関するものである。

【０００２】

【従来の技術】従来、複合映像信号から水平同期信号お
よび垂直同期信号を以下のようにして分離していた。

【０００３】即ち、図７に示すように、複合映像信号は
クランプ回路８０に入力され、複合映像信号の直流レベ
ルは一定電位にクランプされる。一定電位にクランプさ
れた複合映像信号はスライス回路８１に送られ、ここで
同期信号に対応する部分のみがスライスされた後、複合
同期信号として出力される。

【０００４】複合同期信号は、積分回路８２及び微分回
路８４に送られる。積分回路８２及び微分回路８４は、
それぞれコンデンサ及び抵抗により構成されており、各
時定数を適当に設定することにより、波形整形回路８３
を介して積分回路８２からは垂直同期信号が出力される
一方、波形整形回路８５を介して微分回路８４からは水
平同期信号が出力されるようになっている。

【０００５】又、上記以外に、ＰＬＬ（Phase Locked L
oop）を使用して同期信号を形成することも従来から知
られている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、複合映像信号を所定のレベルでスライス
して複合同期信号を得、スライスされた位相を同期タイ
ミングとしているので、タイミング誤差が生じやすい。

【０００７】即ち、ＶＴＲ等の再生映像信号において
は、隣接トラックからのクロストーク、漏洩したＦＭキ
ャリア、及びその他のノイズがビデオ信号に重畳されて
出力されるのが常である。又、テレビ放送受信等のよう
に弱電界で使用される場合、Ｓ／Ｎ劣化によるノイズが
生じる。したがって、これらノイズの影響により同期タ
イミングに誤差が生じてしまう。

【０００８】又、回路の周波数特性の劣化等により、同
期信号に対応する部分のエッジ部がなだらかに変化す
る。このため、真の同期タイミングを得ることは非常に
難しい。

【０００９】更に、ローパスフィルタ等のフィルタ特性
を利用した従来のＰＬＬ型同期信号形成回路では、タイ
ミングの精度が悪く、且つ応答時間が遅いという問題点
を有している。

【００１０】

【課題を解決するための手段】本発明の同期信号分離形
成装置は、上記の課題を解決するために、複合映像信号
の直流レベルを所定の電位にクランプするクランプ手段
と、上記クランプ手段によりクランプされた複合映像信
号から２値化された複合同期信号を分離するコンパレー
タ手段と、２値化された複合同期信号の水平同期信号パ
ルス幅の前半部のほぼ１／２パルス幅に対応する第１パ
ルス、および後半部のほぼ１／２パルス幅に対応する第
２パルスとを出力すると同時に、水平同期信号パルス幅
の中間時間を得るパルス信号生成手段と、上記クランプ
手段によりクランプされた複合映像信号の同期信号部分
のみを演算検波する演算検波手段と、第１パルスの期間
に演算検波手段の出力を積分する一方、第２パルスの期
間に演算検波手段の出力を反転して積分し、その積分結
果をタイミング補正信号として出力する積分手段と、タ
イミング補正信号に基づいて上記パルス信号生成手段で
得られた水平同期信号パルスの中間時間から所定時間後
に水平同期タイミングを生成し、このタイミングに同期
して所定のパルス幅を有する水平同期信号を出力するタ
イミング補正手段とを備えたことを特徴としている。

【００１１】

【作用】上記の構成によれば、クランプ手段により複合
映像信号の直流レベルが所定の電位にクランプされて、
コンパレータ手段に送られる。コンパレータ手段では、
２値化された複合同期信号が分離される。

【００１２】２値化された複合同期信号はパルス信号生
成手段に送られ、ここで、水平同期信号パルス幅の前半
部のほぼ１／２パルス幅に対応する第１パルスと、後半
部のほぼ１／２パルス幅に対応する第２パルスとが生成
される。この時、水平同期信号パルス幅の中間時間も検
出できる。

【００１３】一方、上記クランプ手段によりクランプさ
れた複合映像信号のうち、同期信号部分のみが演算検波
手段により演算検波された後、積分手段に送られる。

【００１４】積分手段では、第１パルス幅の期間に演算
検波された同期信号が積分される一方、第２パルス幅の
期間には演算検波された同期信号を反転したものが積分
されて、タイミング補正信号としてタイミング補正手段
に出力される。第１パルスと第２パルスとは略同じパル
ス幅を有し、且つ互いに逆極性として演算検波されてい
るので、上記のように積分することにより、演算検波さ
れた同期信号中の小さいノイズは相殺されて除去され
る。

【００１５】タイミング補正手段では、タイミング補正
信号に基づいて水平同期タイミングが水平同期信号パル
ス幅の中間時間から所定時間後に生成される。そして、
この水平同期タイミングに同期して正確な水平同期信号
が出力される。

【００１６】

【実施例】本発明の一実施例について図１ないし図６に
基づいて説明すれば、以下のとおりである。

【００１７】本実施例に係る同期信号分離形成装置は、
図１に示すように、複合映像信号（同期信号を含む映像
信号）の直流レベルを所定の電位にクランプするクラン
プ回路２（クランプ手段）、及びクランプされた複合映
像信号から２値化された複合同期信号を分離するための
コンパレータ３（コンパレータ手段）を有している。

【００１８】入力端子１を介して入力された複合映像信
号はクランプ回路２に送られる。クランプ回路２では、
例えばペデスタルレベルがグランド電位に固定された複
合映像信号が得られ、コンパレータ３及び演算検波回路
６（演算検波手段）にそれぞれ送られる。なお、複合映
像信号は直流分を持たない信号であるため、その直流レ
ベルはＡＰＬによって変動する。

【００１９】演算検波回路６では、クランプ回路２でク
ランプされた複合映像信号のうち、同期信号に対応した
部分のみが検波されて水平同期信号波形積分回路１４
（積分手段）に送られる。一方、クランプ回路２でクラ
ンプされた複合映像信号はコンパレータ３の非反転入力
端子（図示しない）に送られる。コンパレータ３の反転
入力端子（図示しない）には、所定の閾電圧（例えばグ
ランドレベル）が印加されており、コンパレータ３から
は２値化された複合同期信号が出力される。

【００２０】コンパレータ３からの２値化された複合同
期信号は、水平同期信号パルス幅の中間時間（仮水平同
期タイミングと称する）に対応するパルス等を出力する
パルス生成回路１１（パルス信号生成手段）に送られ
る。ここでは、水平同期信号パルス幅の前半部のほぼ１
／２パルス幅に対応する第１パルスと、後半部のほぼ１
／２パルス幅に対応する第２パルスとがそれぞれ生成さ
れて出力される。パルス生成回路１１を図２を参照しな
がら、以下に説明する。

【００２１】ここで開示するパルス生成回路１１は、図
２に示すように、ＮＯＲ回路３２、ＮＡＮＤ回路３３ａ
・３３ｂ、スイッチ３４ａ・３４ｂからなるスイッチ回
路３４、例えば抵抗およびコンデンサで構成された積分
回路３５、例えば、電池Ｅ₁・Ｅ₂及び可変抵抗器ＶＲ
で構成された定電圧発生回路３６、加算器３７およびワ
ンショットマルチバイブレータ３８から主として構成さ
れている。なお、上記定電圧発生回路３６の電池Ｅ₁・
Ｅ₂は直列に接続されており、その中点が接地されてい
る。

【００２２】図２に示すように、入力端子３０を介して
入力されたコンパレータ３からの複合同期信号は、ＮＯ
Ｒ回路３２の一方の入力端子に送られる。この複合同期
信号は、ワンショットマルチバイブレータ３８の制御入
力端子Ａにも送られる。

【００２３】ワンショットマルチバイブレータ３８は、
複合同期信号の水平同期信号パルス幅のほぼ１／２のパ
ルス幅を有するパルスが出力端子Ｑ₁（正相出力端子）
から出力されるように、積分回路３５の時定数、定電圧
発生回路３６の可変抵抗器ＶＲの抵抗値、及びワンショ
ットマルチバイブレータ３８のパルス幅制御端子Ｔ₁−
Ｔ₂間に接続される外付コンデンサの容量等が調整され
る。

【００２４】パルス幅制御端子Ｔ₂には加算器３７の出
力が印加される。そして、加算器３７の出力に基づいて
ワンショットマルチバイブレータ３８の出力のパルス幅
が制御されることによって、複合同期信号の水平同期信
号パルス幅の中間時間に対応するタイミングが生成され
る。なお、加算器３７には、積分回路３５の出力および
定電圧発生回路３６の出力がそれぞれ印加され、両者を
加算したものが加算器３７から出力される。

【００２５】ワンショットマルチバイブレータ３８の制
御入力端子Ｂには、電源電圧Ｖ_CCが印加されている。
又、出力端子Ｑ₁は、上記ＮＯＲ回路３２の他方の入力
端子およびＮＡＮＤ回路３３ｂの一方の入力端子にそれ
ぞれ接続されると共に、反転出力端子Ｑ₂からその立ち
上がりタイミングが生成され、水平同期信号パルス幅の
中間時間に対応する信号として出力端子３９を介して出
力される。

【００２６】複合同期信号に基づいて垂直帰線消去期間
検出回路３１により検出された、垂直帰線消去期間だけ
ローレベルになる信号が、ＮＡＮＤ回路３３ｂの他方の
入力端子に送られると共に、ＮＡＮＤ回路３３ａの一方
の入力端子に送られる。ＮＡＮＤ回路３３ａ・３３ｂの
出力はスイッチ回路３４にそれぞれ送られ、スイッチ３
４ａ・３４ｂの開閉を制御するようになっている（ＮＡ
ＮＤ回路３３ａ又は３３ｂの出力がローレベルの時にス
イッチ３４ａ又は３４ｂが閉状態になる）。

【００２７】ＮＡＮＤ回路３３ｂの出力は、水平同期信
号パルス幅（図３（ａ）参照）の前半部のほぼ１／２パ
ルス幅に対応する第１パルス（図３（ｂ）参照）として
出力端子４０を介して、垂直帰線消去期間を除く期間に
出力される。

【００２８】つまり、複合映像信号の水平同期信号が立
ち下がると、ワンショットマルチバイブレータ３８の出
力端子Ｑ₁は立ち上がる。従って、ＮＡＮＤ回路３３ｂ
の出力はローレベルになる。そして、所定の時間（水平
同期信号パルス幅のほぼ１／２に対応する時間）が経過
すると、出力端子Ｑ₁はハイレベルからローレベルに立
ち下がる。これに伴って、ＮＡＮＤ回路３３ｂの出力は
ハイレベルになるので、スイッチ３４ｂは開状態にな
る。

【００２９】一方、ＮＡＮＤ回路３３ａの出力は、水平
同期信号パルス幅の後半部のほぼ１／２パルス幅に対応
する第２パルス（図３（ｃ）参照）として出力端子４１
を介して、垂直帰線消去期間を除く期間に出力される。

【００３０】つまり、水平同期信号が立ち下がると、ワ
ンショットマルチバイブレータ３８の出力端子Ｑ₁は立
ち上がる。従って、ＮＯＲ回路３２の出力はローレベル
であるので、ＮＡＮＤ回路３３ａの出力はハイレベルで
ある。そして、上記所定の時間（バイブレータの時定
数）が経過すると、出力端子Ｑ₁はハイレベルからロー
レベルに立ち下がる。これに伴って、ＮＯＲ回路３２の
出力はハイレベルになるので、ＮＡＮＤ回路３３ａの出
力はローレベルになり、これは水平同期信号が再び立ち
上がるまで保持される。なお、垂直帰線消去期間は、Ｎ
ＡＮＤ回路３３ａ・３３ｂの出力はハイレベルに保持さ
れる。

【００３１】なお、垂直帰線消去期間における複合同期
信号は、等価パルスや切り込みパルス等の通常の水平同
期信号パルスとはパルス幅や周期が異なるパルスである
ので、この期間については補正動作を行わない。

【００３２】スイッチ３４ａ・３４ｂの一方の端子はそ
れぞれ接続されており、その接続点の電圧が積分回路３
５の入力に送られる。スイッチ３４ａ・３４ｂの他方に
は、それぞれ所定電位Ｖ_S・−Ｖ_Sが常時印加されてい
る。スイッチ３４ａ・３４ｂの開閉に伴って、積分回路
３５が充放電される。

【００３３】例えば、第１パルスのパルス幅の方が第２
パルスのパルス幅よりも大きい場合、スイッチ３４ｂの
閉状態の時間が長くなる。従って、積分回路３５は電位
−Ｖ_Sで充電される時間の方がＶ_Sで充電される時間よ
り長くなり、加算器３７の出力は小さくなるので、出力
端子Ｑ₁のハイレベルの期間が短くなり、第１パルスの
パルス幅が小さくなる。

【００３４】一方、第１パルスのパルス幅の方が第２パ
ルスのパルス幅よりも小さい場合、スイッチ３４ｂが閉
状態の時間が短くなる。従って、積分回路３５は電位Ｖ
_Sで充電される時間の方が−Ｖ_Sで充電される時間より
長くなり、加算器３７の出力は大きくなるので、出力端
子Ｑ₁のハイレベルの期間が長くなり、第１パルスのパ
ルス幅が大きくなる。

【００３５】以上のようにして、第１パルスと第２パル
スのパルス幅がほぼ等しくなるように制御されるので、
反転出力端子Ｑ₂からその立ち上がりタイミングが水平
同期信号パルス幅の中間時間に対応する信号（仮水平同
期タイミング）として出力端子３９を介して出力され
る。

【００３６】クランプ回路２でグランドレベルにクラン
プされた複合映像信号は演算検波回路６に送られ、同期
信号に対応した部分のみが検波されて水平同期信号波形
積分回路１４に送られるが、ここで、水平同期信号波形
積分回路１４の例を図４を参照しながら、以下に説明す
る。

【００３７】ここで開示する水平同期信号波形積分回路
１４は、図４に示すように、非反転増幅回路４６、反転
増幅回路４７、スイッチ回路４８、積分回路４９から主
として構成されている。

【００３８】入力端子４２を介して入力された演算検波
回路６からの演算検波された信号は、非反転増幅回路４
６および反転増幅回路４７にそれぞれ送られる。なお、
非反転増幅回路４６と反転増幅回路４７の増幅率（ゲイ
ン）は等しく設定されている。

【００３９】又、非反転増幅回路４６の出力はスイッチ
回路４８内のスイッチ４８ａの一端に入力され、反転増
幅回路４７の出力はスイッチ４８ｂの一端に送られる。
スイッチ回路４８は、更にスイッチ４８ｃを有してお
り、その一端はグランドに接続され、他端は、スイッチ
４８ａ・４８ｂの他端の接続点に接続され、その接続点
の電圧が積分回路４９に送られるようになっている。な
お、スイッチ４８ａ〜４８ｃは、何れか１つのスイッチ
のみが閉状態になり、同時に２つ以上のスイッチが閉状
態になることはない。

【００４０】スイッチ４８ａは、第１パルスがローレベ
ルの時に閉状態になり、スイッチ４８ａを介して非反転
増幅回路４６の出力が積分回路４９に送られて積分され
る。

【００４１】スイッチ４８ｂは、第２パルスがローレベ
ルの時に閉状態になり、スイッチ４８ｂを介して反転増
幅回路４７の出力が積分回路４９に送られて積分され
る。スイッチ４８ｃは、入力端子４５を介して入力され
たリセットパルス（後述）に基づいて閉状態になり、グ
ランドレベルが積分回路４９に送られて積分される。そ
して、積分回路４９からは、タイミング補正信号（図６
（ｆ）参照）が後述するタイミング補正回路１５（タイ
ミング補正手段）に出力される。なお、リセットパルス
は同期形成動作の終了時にローレベルになり、これによ
って次の同期形成動作に備えるようになっている。

【００４２】つまり、複合同期信号波形が、その極性を
変えて略同じ期間、積分回路４９で積分されるので、複
合同期信号中に含まれる細かいノイズは相殺される。し
たがって、積分回路４９の出力はノイズを含まない。そ
して、同期形成動作が終了すると、スイッチ４８ｃのみ
が閉状態になって積分回路はリセットされる。

【００４３】ここで、上記タイミング補正回路１５の例
を図５及び図６に基づいて、以下に説明する。

【００４４】タイミング補正回路１５は、水平同期信号
波形積分回路１４からの複合同期信号波形をそのままの
波形形状で積分し、（複合同期信号の波形、つまり振幅
と時間）、上記の仮水平同期タイミングで極性を反転し
て更に積分した（つまり、充電、放電を複合同期信号の
水平同期信号パルス幅の中間の時間で切り替えて積分し
た）電位によってタイミング補正する回路である。これ
により、複合同期信号の水平同期信号の波形形状（振幅
情報と時間情報）をも考慮に入れた水平同期信号のタイ
ミングが精度よく生成できる。

【００４５】ここに開示するタイミング補正回路１５
は、図５に示すように、反転増幅回路５２、非反転増幅
回路５３、電池５４・５８、スイッチ回路５５、演算積
分回路５６、コンパレータ５７、ノンリトリガのワンシ
ョットマルチバイブレータ６２、ワンショットマルチバ
イブレータ６３、Ｄフリップフロップ６４・６５とから
主として構成されている。

【００４６】電池５４のプラス端子は、反転増幅回路５
２および非反転増幅回路５３の入力に接続されており、
マイナス端子はグランドに接続され、所定の直流電圧Ｖ
₂を反転増幅回路５２および非反転増幅回路５３にそれ
ぞれ印加するようになっている。

【００４７】反転増幅回路５２の出力はスイッチ回路５
５内のスイッチ５５ａの一端に接続され、非反転増幅回
路５３の出力はスイッチ５５ｂの一端に接続されてい
る。スイッチ回路５５は更にスイッチ５５ｃを有してお
り、その一端はグランドに接続され、他端は、スイッチ
５５ａ・５５ｂの他端にそれぞれ接続されている。この
接続点の電圧は、演算積分回路５６に送られる。なお、
反転増幅回路５２と非反転増幅回路５３の増幅率は等し
くなるように設定されている。

【００４８】スイッチ５５ａは第１パルスがローレベル
の期間に閉状態になり、スイッチ５５ｂはＤフリップフ
ロップ６５の反転出力端子Ｑ₂がローレベルの期間に閉
状態になる。又、スイッチ５５ｃはＤフリップフロップ
６４の反転出力端子Ｑ₂から出力される前記リセットパ
ルスがローレベルの期間に閉状態になる。なお、スイッ
チ５５ａ〜５５ｃは、何れか１つのスイッチのみが閉状
態になり、同時に２つ以上のスイッチが閉状態になるこ
とはない。

【００４９】つまり、第１パルスがローレベルの期間に
は、電圧Ｖ₂が反転増幅回路５２により所定の増幅率で
反転増幅された後、スイッチ５５ａを介して演算積分回
路５６に送られる。一方、Ｄフリップフロップ６５の反
転出力端子Ｑ₂がローレベルの期間には、電圧Ｖ₂が非
反転増幅回路５３により上記所定の増幅率で増幅された
後、スイッチ５５ｂを介して演算積分回路５６に送られ
る。演算積分回路５６は、Ｄフリップフロップ６４から
リセットパルスが出力されると、リセットされるように
なっている。

【００５０】演算積分回路５６の出力はコンパレータ５
７の非反転入力端子に送られる。一方、コンパレータ５
７の反転入力端子には、加算器５９の出力が印加され
る。この加算器５９には、電池５８から電圧Ｖ₁が入力
されると共に、水平同期信号波形積分回路１４から端子
６０を介してタイミング補正信号が入力される。したが
って、タイミング補正信号の変化に応じて、コンパレー
タの反転入力端子に印加される電圧は変化することにな
る。

【００５１】コンパレータ５７の出力は、ノンリトリガ
のワンショットマルチバイブレータ６２の制御入力端子
Ｂに送られる。ノンリトリガのワンショットマルチバイ
ブレータ６２の他の制御入力端子Ａはグランドに接続さ
れており、パルス幅制御端子Ｔ₁−Ｔ₂間には外付けの
コンデンサＣ_X1が接続され、パルス幅制御端子Ｔ₂には
抵抗Ｒ_X1を介して電源電圧Ｖ_CCが印加されている。

【００５２】これらＣ_X1およびＲ_X1により、出力端子Ｑ
₁から出力されるパルス幅（水平同期信号の周期Ｈ₀の
１／２強に設定されている）を調節している。出力端子
Ｑ_１はワンショットマルチバイブレータ６３の制御入
力端子Ｂに送られ、これら２つのワンショットマルチバ
イブレータによりコンパレータ５７の出力（水平同期信
号タイミングの出力）に含まれる等価パルスや切り込み
パルスが除去される。

【００５３】なお、ワンショットマルチバイブレータ６
３の接続は、コンデンサＣ_Ｘ２および抵抗Ｒ_X2が異なる
（時定数は基準の水平同期信号パルス幅に対応する時間
である）以外は、上記ノンリトリガのワンショットマル
チバイブレータ６２と同様に接続されており、反転出力
端子Ｑ₂から出力端子１６を介して水平同期信号が出力
されるようになっている。

【００５４】又、コンパレータ５７の出力は、Ｄフリッ
プフロップ６４のクロック入力端子ＣＬＫに送られる。
Ｄフリップフロップ６４のデータ入力端子Ｄは電源電圧
Ｖ_CCに接続され、反転出力端子Ｑ₂から出力端子６６を
介して前記リセットパルスが出力される。又、クリア端
子は、Ｄフリップフロップ６５のクロック端子ＣＬＫに
接続され、入力端子６１よりの複合同期信号が入力され
る。

【００５５】Ｄフリップフロップ６５は、データ入力端
子が電源電圧Ｖ_CCに接続され、クリア端子はＤフリップ
フロップ６４の反転出力端子Ｑ₂に接続されている。Ｄ
フリップフロップ６５の反転出力端子Ｑ₂からは、スイ
ッチ５５ｂの開閉を制御する信号が出力される。

【００５６】ここで、図６を参照しながらタイミング補
正回路１５の動作説明を行うと以下のとおりである。な
お、図６の信号（ａ）〜（ｆ）は、図５中の各部（ａ）
〜（ｆ）の信号波形である。又、図６（ｆ）は、コンパ
レータ５７の反転入力端子及び非反転入力端子にそれぞ
れ印加される信号を同位相で描いた波形図である。

【００５７】例えば、第１パルスがローレベルの期間
（図６（ｂ）参照）には、Ｖ₂を反転増幅回路５２によ
り反転増幅した電位がスイッチ５５ａを介して積分回路
５６に印加されて積分されるので、図６（ｆ）中の期間
Ｔ_aに示すように、積分回路５６の出力は所定の時定数
で変化して負の電位になる（つまり、負の電荷が蓄積さ
れる）。

【００５８】そして、第１パルスがハイレベルになる
と、演算積分回路５６の出力は保持され（期間Ｔ_b参
照）、これは水平同期信号パルス（図６（ａ）参照）が
ハイレベルになるまで継続される（図６（ｆ）参照）。

【００５９】その後、水平同期信号パルスがローレベル
からハイレベルに立ち上がると、この立ち上がりエッジ
でＤフリップフロップ６５の反転出力端子Ｑ₂はハイレ
ベルからローレベルに変化する。この変化に伴って、ス
イッチ５５ｂが閉状態になり、電圧Ｖ₂を非反転増幅回
路５３により増幅した電位がスイッチ５５ｂを介して演
算積分回路５６に印加されて積分されるので、図６
（ｆ）中の期間Ｔ_cに示すように、演算積分回路５６の
出力は所定の時定数で放電される。

【００６０】一方、加算器５９の出力は、図６（ｆ）の
ように変化し、期間Ｔ_dで、演算積分回路５６の出力と
加算器５９の出力との大小関係が逆転する。これに伴っ
て、コンパレータ５７はローレベルからハイレベルに立
ち上がり、図６（ｄ）に示すように、期間Ｔ_dだけハイ
レベルの信号を出力する。

【００６１】コンパレータ５７の立ち上がりに同期し
て、ノンリトリガのワンショットマルチバイブレータ６
２の出力端子Ｑ₁から、Ｃ_X1およびＲ_X1で決まる時定数
（水平同期信号の周期Ｈ₀の１／２強に相当）だけハイ
レベルの信号が出力されるので、この間に等価パルスや
切り込みパルスが入力されても出力側へは何の影響も与
えない。

【００６２】この時、ノンリトリガのワンショットマル
チバイブレータ６２の出力端子Ｑ₁の立ち上がりに同期
して、ワンショットマルチバイブレータ６３の反転出力
端子Ｑ₂からＣ_X2およびＲ_X2で決まる時定数（基準の水
平同期信号パルス幅に等しい）だけローレベルの信号が
水平同期信号（ＨＳＹＮＣ）として出力端子１６を介し
て出力される。

【００６３】なお、複合同期信号の水平同期信号パルス
がローレベルの期間には、Ｄフリップフロップ６４はク
リアされて、その反転出力端子Ｑ₂はハイレベルにな
る。一方、Ｄフリップフロップ６５は、その直前の状態
を保持する。その後、水平同期信号パルスがローレベル
からハイレベルに変化すると、Ｄフリップフロップ６４
のクリア状態が解除される。そして、コンパレータ５７
の出力がローレベルからハイレベルに立ち上がると、Ｄ
フリップフロップ６４の反転出力端子Ｑ₂はハイレベル
からローレベルに変化する（図６（ｅ）参照）。この変
化に伴って、Ｄフリップフロップ６５はクリアされるの
で、その反転出力端子Ｑ₂はハイレベルになり（図６
（ｃ）参照）、スイッチ５５ｂは開状態になる。又、Ｄ
フリップフロップ６４の反転出力端子Ｑ₂はハイレベル
からローレベルに変化すると、スイッチ５５ｃが閉状態
になるので、演算積分回路５６はリセットされる（出力
がゼロ電位になる）。

【００６４】以上のように、本実施例の構成によれば、
非標準信号の再生複合映像信号に対して水平同期信号を
分離形成する回路において、従来と比較して、ノイズの
影響を受けにくくし、各同期パルス毎にその真の同期タ
イミングを精度よく抽出することができる。

【００６５】

【発明の効果】本発明の同期信号分離形成装置は、以上
のように、複合映像信号の直流レベルを所定の電位にク
ランプするクランプ手段と、上記クランプ手段によりク
ランプされた複合映像信号から２値化された複合同期信
号を分離するコンパレータ手段と、２値化された複合同
期信号の水平同期信号パルス幅の前半部のほぼ１／２パ
ルス幅に対応する第１パルス、および後半部のほぼ１／
２パルス幅に対応する第２パルスとを出力すると同時
に、水平同期信号パルス幅の中間時間を得るパルス信号
生成手段と、上記クランプ手段によりクランプされた複
合映像信号の同期信号部分のみを演算検波する演算検波
手段と、第１パルスの期間に演算検波手段の出力を積分
する一方、第２パルスの期間に演算検波手段の出力を反
転して積分し、その演算結果をタイミング補正信号とし
て出力する積分手段と、タイミング補正信号に基づいて
上記パルス信号生成手段で得られた水平同期信号パルス
の中間時間から所定時間後に水平同期タイミングを生成
し、このタイミングに同期して所定のパルス幅を有する
水平同期信号を出力するタイミング補正手段とを備えた
構成である。

【００６６】それゆえ、隣接トラックからのクロストー
ク、漏洩したＦＭキャリアやその他のノイズが重畳され
なくなる。したがって、ジッタ周波数特性が高く、ジッ
タ幅の大きい広帯域非標準信号に対しても、水平同期信
号ごとに精度の高い同期タイミングが得られる。

【００６７】また、同期パルス毎にその真の同期タイミ
ングを精度良く分離することができるので、周期誤差の
算出や液晶ディスプレイ等に応用した場合、高品位の画
像を得ることができるという効果を併せて奏する。

【図面の簡単な説明】

【図１】本発明の構成の要部を示すブロック図である。

【図２】図１のパルス生成回路の構成例を示すブロック
図である。

【図３】図２の複合同期信号と、第１パルスと、第２パ
ルスとの関係を示す説明図である。

【図４】図１の水平同期信号波形積分回路の構成例を示
すブロック図である。

【図５】図１のタイミング補正回路の構成例を示すブロ
ック図である。

【図６】図６の各部の波形を示す波形図である。

【図７】従来の同期信号分離装置の構成例を示すブロッ
ク図である。

【符号の説明】

２クランプ回路（クランプ手段）３コンパレータ（コンパレータ手段）６演算検波回路（演算検波手段）１１パルス生成回路（パルス信号生成手段）１４水平同期信号波形積分回路（積分手段）１５タイミング補正回路（タイミング補正手段）

Claims

【特許請求の範囲】

【請求項１】複合映像信号の直流レベルを所定の電位に
クランプするクランプ手段と、上記クランプ手段によりクランプされた複合映像信号か
ら２値化された複合同期信号を分離するコンパレータ手
段と、２値化された複合同期信号の水平同期信号パルス幅の前
半部のほぼ１／２パルス幅に対応する第１パルス、およ
び後半部のほぼ１／２パルス幅に対応する第２パルスと
を出力すると同時に、水平同期信号パルス幅の中間時間
を得るパルス信号生成手段と、上記クランプ手段によりクランプされた複合映像信号の
同期信号部分のみを演算検波する演算検波手段と、第１パルスの期間に演算検波手段の出力を積分する一
方、第２パルスの期間に演算検波手段の出力を反転して
積分し、その積分結果をタイミング補正信号として出力
する積分手段と、タイミング補正信号に基づいて上記パルス信号生成手段
で得られた水平同期信号パルスの中間時間から所定時間
後に水平同期タイミングを生成し、このタイミングに同
期して所定のパルス幅を有する水平同期信号を出力する
タイミング補正手段とを備えたことを特徴とする同期信
号分離形成装置。