KR930003565B1

KR930003565B1 - 동기신호 분리장치

Info

Publication number: KR930003565B1
Application number: KR1019900700868A
Authority: KR
Inventors: 도시오 가나이
Original assignee: 마쓰시다 덴끼 산교오 가부시기 가이샤; 다니이 아끼오
Priority date: 1988-08-31
Filing date: 1989-08-29
Publication date: 1993-05-06
Also published as: US5105272A; JP2805762B2; JPH0265470A; WO1990002463A1; KR900702703A

Abstract

내용 없음.

Description

[발명의 명칭]

동기신호 분리장치

[도면의 간단한 설명]

제 1 도는 종래예의 동기신호 분리장치의 블럭선도.

제 2 도는 종래예의 동기신호 분리장치의 동작설명을 위한 파형도.

제 3 도는 본 발명의 한가지 실시에에서의 동기신호 분리장치의 블럭선도.

제 4 도는 제 3 도에 나와 있는 동기신호 분리장치의 동작설명을 위한 파형도.

제 5 도는 본 발명의 한가지 실시예에서의 동기신호 분리장치의 구체적 회로도.

[발명의 상세한 설명]

[기술 분야]

본 발명은 고품위 텔레비젼 신호를 영출(映出)하는 영상기기 등의 동기 신호 분리장치에 관한 것이다.

예들 들어, 종래의 NTSC방식 텔레비젼 신호에 있어서 수평 동기신호는 영상신호의 흑 레벨쪽에 삽입되는 음극성의 펄스(negative polarity pulse)이지만, 고품위 텔레비젼 방식의 스튜디오 규격에서는 수평 동기신호는 음극성과 양극성(positive polarity)의 2개의 펄스를 조합한 소위 3값(ternary value) 동기신호로 하는 것이라 규정되어 있다. 본 발명은 이러한 소위 3값 동기신호를 정확히 재생할 수 있는 동기신호 분리장치에 관한 것이다.

[배경 기술]

제 1 도에 종래의 동기신호 분리장치의 블록선도가 나와 있다. 제 1 도에서 (101)은 3값 동기신호와 영상신호를 포함한 복합 신호를 증폭하는 전류 증폭 회로, (102)는 전류 증폭 회로(101)의 출력의 음의 피이크(negative peak)를 일정한 직류레벨로 고정하기 위한 피이크 클램핑 회로(peak clamping circuit), (103)은 피이크 클램핑 회로(102)의 출력이 기준값 보다 낮을때 소정의 전압신호를 출력하는 전압 비교 회로이다.

이상의 구성에 의하여 전압 비교 회로(103)의 출력에 양극성 동기 신호가 얻어진다. 제 2 도에 종래의 동기신호 분리장치의 각부의 전압 파형이 나와 있다. 제 2 도를 참조하여 제 1 도의 종래의 동기신호 분리장치의 작용에 대하여 설명한다.

제2a도의 복합 신호는 전류 증폭 회로(101)에서 증폭되어 피이크 클램핑 회로(102)에 입력된다. 피이크 클램핑 회로(102)의 출력은 3값 동기신호의 음(-)의 피이크 OV(0 전위)에 클램핑되면, 제2b도에 나와 있는 바와 같이 된다. 신호(b)를 전압 비교 회로(103)에 입력하면 신호(b)의 전위와 전압 비교용 기준 전위가 비교되며, 그 비교 출력은 제2c도에 있는 바와 같이 된다. 신호(c)는 제 2 도에 있는 바와 같이 소위 페데스탈(pedestal)의 부분을 포함한 것으로 되어 있으나, 전압 비교의 기준 전위를 그때마다 조정하면 페데스탈의 레벨을 0(영) 전위로 할 수가 있고, 전압 비교 회로(103)의 출력은 제2d도에 있는 바와 같이 양극성의 펄스만으로 된다. 이러한 출력펄스(d)가 0전위로 떨어진 점을 고품위 텔레비젼 수상기의 동기 기준으로 사용하고 있었다. 즉, 종래의 동기신호 분리장치에서는 적정한 고품위 텔레비젼 수상기의 동기 기준을 얻기 위하여 전압 비교 회로의 비교 기준 준위의 조정이 필요하다.

따라서, 기준 전위의 변동이나 피이크 클램핑 회로의 출력변동이 있으면, 신호 전송로(signal transmission passage)의 용량 성분에 의하여 입력 동기 신호의 파형이 둔하게 되었을 때 출력펄스의 폭이 좁아진다거나, 제2c도에 있는 바와 같이 출력에 페데스탈의 부분이 포함되어 동기 기준이 재생되지 못한다는 결점이 생긴다.

[발명의 개시]

본 발명의 주목적은 3값 동기신호의 정확한 동기 기준을 재생할 수 있는 동기신호 분리 회로를 제공하는 것이다.

상기한 목적을 달성하기 이하여 본 발명의 동기신호 분리장치에서는 입력 복합 영상신호로 부터 서로가 역상(逆相)인 2개의 복합 영상신호를 얻는 회로와, 이러한 2개의 복합 영상신호의 페데스탈 레벨을 동등하게 하는 페데스탈 클램핑 회로와 페데스탈 클램핑된 2개의 신호가 인가(印加) 되는 2개의 차동(差動) 증폭회로와, 입력 복합 영상신호에 따라 프론트 포오치(front porch)로 부터 백 포오치(back porch)까지 걸쳐있는 펄스폭의 펄스신호를 발생하는 펄스 발생 회로를 구비하고, 펄스 발생 회로 출력을 각각 차동 증폭 회로의 다른쪽 단자에 입력하여, 이들 차동 증폭 회로의 출력을 합성함으로써 동기 기준을 얻도록 구성한 것이다.

이상의 구성에 의하여 3값 동기신호의 음극성과 양극성의 2개의 펄스를 동일한 극성의 한쌍의 펄스로 하여 차동 증폭 회로의 출력에서 얻고, 복합신호로 부터 디지틀 신호로서 취급하기 쉬운 형으로 분리할 수가 있다. 이러한 차동 증폭 회로 출력인 한쌍의 펄스의 중앙을 동기 기준으로 정하면, 종래의 예에서 보여 주는 것같은 비교 기준 전위의 조정이 필요없게 되고, 클램핑 레벨이 변동하여도 동기 기준이 변동하지 않는다는 극히 우수한 동기 신호 분리장치를 제공할 수가 있는 것이다.

[본 발명의 최선의 실시형태]

제 3 도에 본 발명의 한가지 실시예에서의 동기신호 분리장치의 블럭선도를, 그리고 제 4 도의 한가지 실시예의 동기신호 분리장치에서의 각부의 전압파형을 각각 나타내었다. 이하, 도면을 참조하여 본 발명의 한가지 실시예에 대하여 구체적으로 설명한다.

제 3 도에서 (1)은 3값 동기신호를 포함한 입력 복합 영상신호를 증폭하는 동상(同相) 증폭기, (2)는 동상 증폭기(1)의 출력을 반전(反轉) 시키는 이득(gain) 1의 반전증폭기, (3)은 동상증폭기(1)의 출력의 음(-)의 피이크를 일정한 직류전압 레벨로 고정하기 위한 피이크 클램핑 회로이다.

또한, (4)는 피이크 클램핑 회로(3)의 출력의 음(-)의 피이크에서 트리거(trigger)되어 3값 동기신호 전후의 프론트 포오치(front porch)에서 부터 백 포오치(back porch)까지 걸치는 펄스폭의 제 1 펄스를 발생하는 제 1 펄스 발생 회로, (5)는 제 1 펄스 발생 회로(4)의 출력으로 트리거되어 소정 펄스폭의 제 2 펄스를 발생하는 제 2 펄스 발생 회로, (6)은 제 2 펄스 발생 회로(5)의 출력을 게이트 전압(gate voltage)으로서 사용하고, 동상증폭기(1)의 출력과 반전증폭기(2)의 출력을 입력으로 하여 가하여 페데스탈 전위를 동등하게 하는 페데스탈 클램핑 회로이다. (7)은 페데스탈 클램핑 회로(6)의 제 1 출력과 제 1 펄스 회로(4)의 출력인 제 1 펄스가 인가되는 제 1 차동 증폭 회로, (8)은 페데스탈 클램핑 회로(6)의 제 2 출력과 제 1 펄스가 인가되는 제 2 차동 증폭 회로이다.

이와 같이 구성한 장치에 있어서, 각부의 동작에 대하여 제 3 도와 제 4 도를 참조하면서 설명한다.

동상증폭기(1)의 입력 및 출력은 제4a도에 나와 있는 전압파형을 가지고 있다. 동상증폭기(1)의 출력을 반전(反轉) 시키는 반전증폭기(2)의 출력은 제4b도에 나와 있는 전압파형을 가지고 있다. 동상증폭기(1)의 출력(a)이 인가되는 피이크 클램핑 회로(3)의 출력은, 음(-)의 피이크가 일정 전위, 본 실시예에서는 OV(0전위)로 유지되어 제4c도에 나와 있는 전압파형으로 된다.

제 4 도에서 있는 바와 같이, 3값 동기신호 앞의 T₁≤t≤T₂의 신호 부분을 프론트 포오치(front porch), T₂≤t≤T₃의 신호 부분을 음극성 동기신호, T₃≤t≤T₄의 신호 부분을 양극성 동기신호, T₄≤t≤T₅의 신호 부분을 백 포오치(back porch)라 호칭한다. T₁≤t≤T₅가 페데스탈 기간(pedestal period)인데, 페데스탈 레벨을 기준으로 하여 3값 동기신호가 중첩되어 있다.

페데스탈 클램핑 회로(6)에서 진행되는 소위 페데스탈 클램핑은 피이크 클램핑과 마찬가지로 이러한 페데스탈의 전위를 일정하게 유지하는 작용을 말한다. 또한, 그 구체적인 방법으로는 백 포오치 클램핑 방식과 프론트 포오치 클램핑 방식이 있다. 제 1 펄스 발생 회로(4)는 제4c도에 있는 바와 같이, 피이크 클램핑 출력으로 트리거되어 백 포오치와 프론트 포오치에 걸쳐 음극성의 제 1 펄스 (d)(제4d도)를 발생한다. 제 2 펄스 발생회로(5)는 제 1 펄스 (d)로 트리거되어 제4e도에 있는 바와 같이 일정 펄스폭의 양극성의 제 2 펄스(e)를 발생한다. 제 2 펄스(e)의 발생 타이밍은 백 포오치 주기(back porch period)이다. 페데스탈 클램핑 회로(6)는 그 동상증폭기(1)의 출력 (a)과 반전증폭기(2)의 출력 (b)를 제 2 펄스 (제4e도)의 펄스 기간(pulse period) 만큼 게이트 함으로써 백 포오치를 0(영) 전위로 클램핑하여 출력하는 것으로서, 그 출력은 제4f도와 제4g도에 각각 나와 있는 전압파형을 가진 제1, 제 2 의 출력 (f), (g)이 된다.

제 3 도에 있는 본 실시예의 동기신호 분리장치의 구체적 회로도는 제 5 도에 나와 있다.

제 5 도에서 (1)은 3값 동기신호를 포함한 복합 신호를 증폭하는 동상증폭기이고, (11)은 전류를 증폭하는 트랜지스터, (12)는 부하 저항(load resistor)이다. (2)는 동상증폭기(1)의 출력을 반전시키는 이득 1의 반전증폭기이며, (21)은 제2 트랜지스터, (22)는 부하가 되는 제 2 저항, (23)은 저항 (22)과 같은 저항값을 갖는 제 3 저항이다.

(3)은 동상증폭기(1)의 출력의 음(-)의 피이크를 OV(0 전위)로 고정하는 피이크 클램핑 회로이고, (13)은 입력의 직류분을 제거하는 콘덴서, (14)는 전원으로부터 콘덴서 (13)에 전류를 공급하는 저항, (15)는 콘덴서 (13)에 충전전류를 공급하고, 또한 방전을 방지하는 다이오우드, (16)은 다이오우드 (15)의 양극(anode) 전압을 일정하게 유지하기 위하여 저항 (14)과 다이오우드 (15)의 접속점에 접속된 제2 다이오우드이다. 다이오우드 (15)와 다이오우드 (16)가 동일한 특성을 가지면, 통전하고 있을 때는 각각의 음극(cathode) 전압은 같아지기 때문에 제1 다이오우드 (15)의 음극전압, 즉 피이크 클램핑 회로(3)의 출력잔업은 OV(0 전압) 이하로 되는 일이 없고, 따라서 출력전압은 음 (-)의 피이크는 OV가 된다.

(4)는 피이크 클램핑 회로(3)의 출력의 음(-)의 피이크에 의하여 트리거되어서 제 1 펄스를 발생하는 회로이며, (17)은 입력전류를 제한하는 저항, (18)은 과입력 전압을 방지하는 제너 다이오우드(Zener diode), (19)는 입력이 기준 전압 이하로 되었을 때에 펄스를 발생하는 멀티바이브 레이터(multivibrator)이다. (5)는 제 1 펄스 발생 회로(4)의 출력으로 트리거되어 제 2 펄스를 발생하는 제 2 펄스 발생 회로이고, 멀티바이브 레이터(20)는 입력이 소정 전압 이상으로 상승되었을 때 펄스를 발생한다. (6)은 제 2 펄스 발생회로(5)의 출력을 게이트 전압으로서 사용하여 동상증폭기(1)의 출력과 반전증폭기(2)의 출력을 클램핑하는 페데스탈 클램핑 회로이고, (24), (25)는 제3 및 제 4 의 트랜지스터이며, (26)은 전류 제한용의 저항, (27), (28)은 전원에서 부터 트랜지스터, (24), (25)에 전류를 공급하는 저항, 그리고 (29), (30)은 입력전압의 직류분을 제거하는 콘덴서이다. 트랜지스터 (24), (25)의 베이스에 저항 (26)을 통하여 제 2 펄스가 입력되면 트랜지스터 (24), (25)는 통전되고, 콘덴서 (29), (30)는 컬렉터 이미터(collector emitter)를 거쳐 접지되고 충전된다. 펄스는 반복하여 입력되기 때문에 이러한 전하가 방전되는 일없이 잔류하므로, 결국 2개의 출력전압은 펄스 기간 동안 OV(0 전압)가 되도록 클램핑한다. 제 2 펄스는 신호에 페데스탈 기간 동안 존재하기 때문에, 이러한 회로를 페데스탈 클램핑 회로라고 칭한다.

제 2 펄스 발생 회로의 출력을 프로트 포오치 기간에 발생시키는 것이 용이하므로 페데스탈 클램핑 회로(6)를 프론트 포오치 클램핑 회로로 하는 것도 가능하고 페데스탈 클램핑 회로로 하는 것도 가능한데, 페데스탈 클램핑 회로는 어느 쪽으로 선택하는가 하는 것은 설계상의 형편에 따른다. (7), (8)은 제 1 펄스와 페데스탈 클램핑 회로(6)의 2개의 출력을 입력하는 2개조의 차동 증폭 회로이며, (31), (32), (33), (34)는 2개 1조로 차동 증폭을 하는 트랜지스터, (35)는 입력을 제한하는 저항, (36), (37)은 전원전압을 분할하여 트랜지스터 (31), (33)의 베이스에 바이어스(bias)를 부여하는 저항, (38), (39)는 전류 피이드백(feedback) 저항, (40)은 트랜지스터 (32), (34)의 공통 부하가 되는 저항이다.

이제, 제 5 도에 있는 바와 같이, 제 1 차동 증폭 회로(7)는 2개의 트랜지스터 (31), (32)와 저항으로 구성되는 회로이다. 이러한 트랜지스터 (32)의 베이스에 제4f도에 있는 제 1 클램핑 출력이 인가되고, 다른쪽의 트랜지스터 (31)의 베이스에는 제4d도에 있는 제 1 펄스가 인가된다. 펄스 (d)의 파고(波高) 값이 충분히 크기 때문에, 펄스 (d)가 고전위인 동안은 트랜지스터 (32)는 차단되고 트랜지스터 (31)가 통전된다. 트랜지스터 (32)가 통전하는 것은 펄스 (d)가 저전위인 동안 양극성 동기 신호의 전위의 펄스 (d) 전위를 초과하는 기간으로서, 차동 증폭 회로(7)의 출력전류는 제4h도에 나와 있는 바와 같이 된다. 차동 증폭 회로(8)의 동작도 차동 증폭 회로(7)와 거의 마찬가지인데, 제4d도와 제4g도의 입력 전압신호로 부터 제4i도에 있는 출력전류가 얻어진다.

2개의 차동 증폭 회로(7), (8)의 출력단(出力端 : output end)을 공통으로 접속하여 제4h도와 제4i도에 있는 전류의 합을 얻음으로써, 제4j도에 있는 바와 같은 출력펄스를 얻게 된다. 이러한 출력펄스는 입력 복합신호중의 동기신호가 완전한 직각형파이면 틈새가 없는 하나의 펄스가 되지만, 동상증폭기(1)에 이르기 까지의 전송로에서 파형이 둔화하여 사인파(sine wave)에 가까운 것이 도어 2개의 펄스 (h 및 i)의 틈새가 커지게 된다. 그 틈새는 차동 증폭 회로의 입력펄스나 동작점(動作點)의 변동에 의하여 변동한다. 그러나, 위에서 설명한 장치의 동작에서 출력의 펄스는 시간축에서 보아 그 중심에 대하여 대칭인 파형을 나타내는 것이 명백하므로 틈새가 변동하여도 그 시간 중심은 변도하지 않는다. 신호처리에 의하여 이러한 틈새를 메꿔주어 하나의 펄스로 할 수 있고, 또는 틈새의 기간 만큼의 펄스를 만들 수도 있다. 그런데, 현재 텔레비젼 수상기의 동기 AFC 회로에서는 평형형(balance form)의 톱날 모양과 AFC회로를 채용하고 있고, 동기신호와 비교신호(톱날 신호)의 위상을 비교하여 AFC를 인가하도록 하고 있다. 따라서, 상기와 같이 2개의 출력펄스 (h 및 i)의 합의 펄스(j)가 시간축에서 대칭인 파형을 가지고 있으면 동기 회로에서는 그대로 동기신호로 하여 이용할 수 있다.

또한, 2개의 차동 증폭 회로는 그 동작으로 보아 제 1 펄스에 의한 게이트 회로에 지나지 않는다. 따라서, 차동 증폭 회로에 정전류원(定電流源)으로서 제 3 의 트랜지스터를 사용하는 것을 채용하고, 제 1 의 트랜지스터에 복합 신호를 입력하며, 제 2 의 트랜지스터의 고정 바이어스를 입력하고, 제 3 의 트랜지스터에 펄스기간 만큼 구동하기 위한 펄스를 입력하면 위에 나온 한가지 실시예와 동일한 작용을 할 수 있다.

[산업상의 이용 가능성]

이상과 같이 3값 동기신호를 포함하는 입력 복합 영상신호로 부터 서로가 극성이 역상(逆相)인 2개의 복합 영상신호를 얻고, 그 2개의 복합 영상신호의 페데스탈 레벨을 동등하게 하여 이들 페데스탈 레벨이 동등한 2개 신호를 프론트 포오치로 부터 백 포오치 까지에 걸친 펄스폭이 펄스로 게이트하며, 3값 동기신호의 양극성과 음극성 동기신호 음향성분에 대응하는 동일 극성의 펄스를 얻고, 이들 2개 펄스의 합성 펄스로 3값 동기신호의 동기 기준을 얻도록 구성함으로써 3값 동기신호를 취급하기 쉬운 형으로 변화시켜 잡아낼 수가 있다. 그 결과, 회로 정수(circuit constant)의 불균형에 의하여 동기신호의 정보가 잘못되는 일이 없는 극히 우수한 고품위 텔레비젼 신호의 동기신호 분리장치를 제공할 수가 있다.

Claims

3값 동기신호를 포함하는 입력 복합 영상신호를 증폭하는 동상증폭기(1)와, 동상증폭기(1)의 출력을 반전하여 증폭하는 반전증폭기(2)와, 동상증폭기(1)의 출력의 피이크를 클램핑하는 피이크 클램핑 회로(3)와, 피이크 클램핑 회로(3)의 출력을 입력으로 하고 입력 복합 영상신호의 프론트 포오치에서 부터 백 포오치 까지에 이르는 펄스폭의 제 1 펄스신호를 발생하는 제 1 펄스 발생 회로(4)와, 서로가 역상인 2개의 복합 영상 신호를 입력으로 하여 페데스탈 클램핑하는 페데스탈 클램핑 회로(6)와, 페데스탈 클램핑된 제 1 의 극성의 복합 영상신호와 상기한 제 1 펄스신호를 게이트 입력으로 하여 입력 3값 동기신호의 양(+) 극성 혹은 음(-) 극성 동기신호 부분의 한쪽 신호 부분에 대응하는 소정극성의 제 3 펄스신호(제4h도)를 발생하는 제 1 차동 증폭 회로(7)와, 페데스탈 클램핑된 제 2 의 극성의 복합 영상신호와 상기한 제 1 펄스신호를 입력으로 하고, 양(+)극성, 음(-)극성 동기신호 부분의 다른쪽 부분에 대응하는 상기한 소정 극성의 제 4 펄스신호(제4g도)를 발생하는 제 2 차동 증폭회로(8)를 구비함을 특징으로 하는 동기신호 분리장치.
제 1 항에 있어서, 제 1 펄스신호를 입력으로 하여 백 포오치 기간 동안 소정 펄스폭의 제 2 펄스신호를 발생하는 제 2 펄스 발생 회로(5)를 구비하고, 제 2 펄스신호를 게이트 신호로 하여 페데스탈 클램핑 회로(6)에 공급하도록 구성한 것을 특징으로 하는 동기신호 분리장치.