KR100240326B1 - 수직 동기화 분리기 - Google Patents

수직 동기화 분리기 Download PDF

Info

Publication number
KR100240326B1
KR100240326B1 KR1019920008196A KR920008196A KR100240326B1 KR 100240326 B1 KR100240326 B1 KR 100240326B1 KR 1019920008196 A KR1019920008196 A KR 1019920008196A KR 920008196 A KR920008196 A KR 920008196A KR 100240326 B1 KR100240326 B1 KR 100240326B1
Authority
KR
South Korea
Prior art keywords
signal
low
level
vertical
vertical synchronization
Prior art date
Application number
KR1019920008196A
Other languages
English (en)
Other versions
KR920022795A (ko
Inventor
제임스알버트윌버
Original Assignee
크리트먼 어윈 엠
톰슨 콘슈머 일렉트로닉스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 크리트먼 어윈 엠, 톰슨 콘슈머 일렉트로닉스, 인코포레이티드 filed Critical 크리트먼 어윈 엠
Publication of KR920022795A publication Critical patent/KR920022795A/ko
Application granted granted Critical
Publication of KR100240326B1 publication Critical patent/KR100240326B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/08—Separation of synchronising signals from picture signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/08—Separation of synchronising signals from picture signals
    • H04N5/10—Separation of line synchronising signal from frame synchronising signal or vice versa

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Synchronizing For Television (AREA)

Abstract

수직 동기화 분리기에 있어서, 화상 정보는 복합 동기화 신호내에서 제거되고 복합 동기화 신호는 로우-패스 필터(28,29,30,31)를 통해 미리 결정되어 있는 드레스홀드 레벨을 갖는 비교기(Q106,Q109)의 입력 단자(pin 4 of CA3218E)에 결합된다. 비교기는, 입력 단자의 전압이 드레스홀드 레벨보다 더 높을때, 수직 동기화 펄스의 발생을 나타내주는 출력 신호(VD)를 생성한다. 등과 및 수평 동기화 펄스중 어느것이라도 발생하면, 비교기 출력 신호는 생성되지 않는다. 네가티브 전류원(-V2,R)은 비교기 입력 전압의 레벨 시프팅을 제공하기 위해 로우-패스 필터에 결합되고, 레벨 시프팅은 동기화 분리기의 보호 대역이나 잡음 제거를 증가시키기 위해서 필요하다.

Description

수직 동기화 분리기
제1도는 본 발명의 양상을 구체화하는 수직 동기화 분리기를 포함하는 편향 시스템의 부분적 블록 다이어그램 및 부분적 개략 상세도.
제2a도 및 제2b도는 제1도의 회로의 동작 설명에 적절한 파형을 예시한 도면.
* 도면의 주요부분에 대한 부호의 설명
20 : 복합 비디오 신호 21 : 복합 동기화 분리기 스테이지
24 : 로우-패스 필터 25 : 비교기 스테이지
본 발명은 텔레비젼 신호로부터 수직 동기화 신호를 검출하는 회로에 관한 것이다.
NTSC 표준에 의해 정의된 바와같이, 복합 베이스 밴드 텔레비젼 신호는 비디오 정보, 수평 동기화 펼스, 등화 펄스 및 수직 동기화 펄스를 포함하고 있다. 각각의 수직 필드 구간에서 수직 동기화 펄스는 등화 펄스뒤에 나타난다. 각각의 수직 필드 구간에서 각각 연속적인 수직 동기화 펄스가 발생한다.
일반적인 수직 동기화 신호 분리기에 있어서, 복합 텔레비젼 신호는 먼저 비디오 정보를 제거하는 기존의 스테이지에서 처리되어, "Slice" 라고 불리우는 동기화 펄스의 레벨 즉 동기화 펄스를 검출하기 위한 드레스 홀드 레벨을 설정하여 복합 동기화 신호를 생성한다. 복합 동기화 신호는 R-C 로우-패스 필터의 입력측에 결합되는데, 상기 R-C 로우-패스 필터는 비교기의 입력단에 제공할 로우-패스 필터링 신호를 생성한다.
비교기는 공업용으로 유효한 RCA CA3128E 와 같은 집적 회로(IC)에 포함될 수 있다. 상기 IC 에서 비교기 입력측의 드레스홀드 레벨은 미리 결정된 값을 갖으며, +2.1 내지 +2.8 볼트의 허용한계 범위내에 있는 IC 의 내부에 포함되어 있는 스택된 다이오드에 의해서 결정된다.
복합 텔레비젼 신호가 잡음이 없고, NTSC 와 같은 텔레비젼 표준에 따르면, 수평 동기화 및 등화 펄스중 어느 것이라도 그에 상응하는 펄스로부터 생성되어 로우-패스 필터링된 펄스의 픽크 전압은 비교기의 입력 단자에서 비교기의 드레스 홀드 레벨보다 작다.
그러므로 비교기의 출력 신호에서 펄스는 생성되지 않는다. 이와는 반대로, 최종 등화 펄스뒤에 발생하는 제1수직 동기화 펄스로부터 생성되어 로우-패스 필터링된 펄스의 픽크 전압은 비교기의 입력 단자에서 비교기의 드레스 홀드 전압을 초과한다. 그러므로, 비교기 입력 신호의 펄스는 수직 동기화 펄스로 표현되어 생성된다.
수신된 복합 텔레비젼 신호는 비-표준 신호일수도 있다. 상기 비-표준 텔레비젼 신호에서, 예를들면, 동기화 펄스는 텔레비젼 신호의 휘도 부분의 진폭을 줄일수도 있는데, 이러한 상황을 종종 압축된 동기 펄스라는 용어로 언급되기도 한다. 텔레비젼 신호는 텔레비젼 수신기의 외부 잡음 생성 신호원에 의해서 발생되는 동기-유사 펄스를 포함할 수도 있다. 텔레비젼 신호의 상기 두가지 상태에서 벗어나, 유감스럽게도, 비교기 입력 단자의 신호가 제1수직 동기화 펄스가 발생하기전에 비교기의 드레스 홀드 전압을 초과할 수도 있다.
본 발명의 양상에 따라 비교기의 입력 단자에서 발생된 전압은 레벨 시프팅 되어져 비교기의 잡음 마진이나 보호 대역의 증가를 가져온다.
본 발명의 특징을 살펴보면, 수직 동기화 신호 분리기는 복합 동기화 신호를 발생하기 위한 장치를 포함하는데, 화상 정보는 상기 복합 동기화 신호내에서 제거된다. 로우-패스 필터는 소정의 수직 동기화 펄스의 발생 기간중에, 복합 동기화 신호를 로우-패스 필터링된 신호로 제1단자에 발생시키기 위해 동작한다. 비교기는 수직 동기화 펄스의 발생을 나타내는 출력 신호를 생성하기 위해 제1단자에서 발생된 로우-패스 필터링된 신호에 응답하여 동작한다. 제1단자에 결합된 장치는 로우-패스 필터링된 신호의 레벨-시프팅을 제공한다.
예를 들면, 도면상에는 없지만, 제1도에서 기존의 텔레비젼 수신기의 비디오 검출기로부터 발생되는 NTSC 표준의 복합 베이스 밴드 비디오 신호(20)는 출력 트랜지스터(22)를 포함하는 복합 동기화 분리기 스테이지(21)에 결합된다. 트랜지스터(22)의 에미터에서 +12V의 전압원이 발생된다. 트랜지스터(22)의 콜렉터 전극은 콜렉터 로드 레지스터(23 ) 및 로우-패스 필터(24)에 결합된다.
신호(20)의 동기화 펄스는 커패시터(221)를 통하여 동기화 증폭기 스테이지(21a)에서 동기화 분리기 트랜지스터(22)의 베이스까지 결합된다. 각기 동기화 펄스가 네가티브로 동작되는 동안, 커패시터(221)의 전하는 트랜지스터(22)의 에미터-베이스 접합부와 커패시터(221) 및 레지스터(226,227,228)를 통해 흐르는 전류에 의해서 충전된다. 각기 동기화 퍼스가 네가티브로 동작되는 동안에, 트랜지스터(22)는 포화 상태에 있다. 동기화 펄스간에 간격이 발생하는 기간 동안, 커패시터(221)는 레지스터(225)를 통해 약간 방전되고 트랜지스터(22)는 비도통 상태에 있게 된다. 커패시터(221) 양단에 설정된 정상 상태 전압은 각 동기화 펄스 말단의 팁 부분에 관한 "Slice" 레벨의 드레스홀드를 결정한다. 병렬 결합된 레지스터(223)와 커패시터(224)에 직렬로 결합된 다이오드(222)는 수직 동기화 펄스중에 슬라이스 레벨의 변화를 줄이기 위해 커패시터(221)와 병렬로 결합된다. 수평 동기화 및 등화 펄스의 작은 에너지 함량은 다이오드(222)에서 큰 다이오드 전류를 발생하기엔 불충분하고 커패시터(222)는 수평 동기화 및 등화 펄스 동안에 효과적으로 절연된다.
수평 동기화, 등화 및 수직 동기화 펄스중에 어느것이라도 발생하면, 대략 +12 볼트의 픽크 레벨을 갖는 펄스 전압이 복합 동기화 신호(22a)를 형성하기 위해 콜렉터에서 발생된다. 따라서, 스테이지(21)는 동기화 슬라이스 레벨을 설정하고 종래의 방법으로 신호(22a)로부터 비디오 화상 정보를 제거한다. 예를 들면 화상 비디오부가 주어진 수평 라인에 있는 동안, 콜렉터 전압은 제로이다. 신호(22a)는 로우-패스 필터(24)를 통해 비교기 스테이지(25)의 트랜지스터(Q106)의 베이스 전극에 결합되며, 상기 비교기 스테이지(25)의 트랜지스터(106)는 RCA CA3218E 타입의 IC (10)에 구비되어 있다. 추가로, IC (10)는 비디오 신호(20)의 수평 동기화 펄스로 동기화된, 도면에는 없지만, 기존의 소오스로부터 대략 16 KHz 의 수평 주파수(fH)에서 신호(HOR)을 수신한다. IC (10)는, 도면에는 없지만, 수직 카운터 다운 회로를 구비하고 있다. IC (10)의 수직 동기화 윈도 발생기(11)는 윈도 구간중에 펄스 신호 (WINDOW)를 발생하고, 예를 들면, 제237번째 수평 라인에서 시작해서 제1 수직 동기 펄스가 검출될때 끝난다. 펄스 신호(WINDOW)는 트랜지스터(Q104)를 동작케하는 윈도의 베이스 전극에 결합된다. 윈도 구간 외부에서, 트랜지스터 (106)의 베이스는 트랜지스터(Q104)가 턴-온 되기 때문에 접지 전위와 결합되어 있다. 윈도 구간중에, 필터(24)에 의해 생성된 입력 전압(VIN) 핀(14)를 통해 트랜지스터(Q106)의 베이스에 발생된다.
비교기(25)의 기준 전압(VREF)는 트랜지스터(Q67,Q68,Q70,Q72)의 직렬 결합되거나 스택된 베이스-에미터 접합부 양단에 발생된다. 전압(VIN)이 전압 (VREF)에 의해서 결정된 비교기(25)의 드레스홀드 전압을 초과하면, 비교기 (25)의 트랜지스터(Q107)는 비도통 상태로 되고 트랜지스터(Q105)의 콜렉터 전극에 출력 펄스(VS)를 생성한다. 비교기(25)의 드레스홀드 전압은 2.1 내지 2.8 볼트의 허용한계 범위를 갖는다.
펄스(VS)는 수직 드라이버 스테이지(26)에 결합되는 수직 드라이버 신호(VD)를 생성하기 위해, 도면에는 없지만, IC (10)에 구비되어 있는 스테이지에 결합된다. 스테이지(26)는 펄스(VS)로 동기화된 수직 편향 와인딩(27)의 수직 편향 전류를 생성한다; 여기에서 물론, 복합 베이스 밴드 비디오 신호(20)의 수직 동기 펄스로도 동기화된다. 회로 구성원 및 전원 전압은 펄스(VS)가 소정의 수직 필드 구간에서 연속적으로 발생하는 수직 동기화 펄스중에 제1펄스가 발생하는 동안에 생성되는 방식으로 선택된다.
필터(24)는 직렬로 결합된 레지스터(28,30)를 포함하고 있다. 필터(24)는 접지와 레지스터(28,30)간의 접합 단자(60) 사이에 결합되어 있는 필터 커패시터(29)와 접지와 IC (10)의 핀(4)간에 결합된 커패시터(31)를 포함하고 있다.
본 발명의 양상을 구체적으로 설명하면, 네가티브 전류원(32)은 -10 볼트의 네가티브 전원 전압(-V2)와 접합 단자(60)간에 결합된 레지스터(R)를 포함하고 있다.
복합 비디오 신호(20)가 잡음이 없고 NTSC 와 같은 표준에 따르면, 수평 동기 및 등화 펄스중 어느 것이라도 그에 상응하는 펄스로부터 생성되는 핀(14), 즉 비교기(25)의 입력 단자에 각기 로우-패스 필터링된 펄스의 픽크 전압은 비교기(25)의 드레스홀드 레벨보다 작다. 그러므로 플러스 VS 는 생성되지 않는다. 그와 반대로, 제1수직 동기 펄스로부터 생성되는 비교기의 입력 단자에서 로우-패스 필터링된 펄스의 픽크 전압은 드레스홀드 전압을 초과하고, 비교기(25)의 펄스(VS)가 생성된다.
제2a도는 비표준 신호인 비디오 신호부(20)의 파형을 예시한 도면이다. 동기화 펄스는 20 IRE 의 크기에 위치하고 휘도 신호는 100 IRE 의 크기에 위치한다. 제2b도는 대응하는 전압부(VIN)의 파형을 도시한 도면이다. 제1도, 제2a도 및 제2b도에서 유사한 심볼 및 숫자는 유사한 아이템 또는 기능을 나타낸다.
제2a도의 상기 비표준 신호(20)를 이용하면, 신호(20)가 표준 신호일때 보다 제1도의 스테이지(21)에서 설정된 슬라이스 레벨은 동기 최고점으로부터 훨씬 멀리 떨어지거나 동기화 펄스의 페데스탈(pedestal)에 더욱 근접되게 설정된다. 그결과, 트랜지스터(22)의 콜렉터에서 주어진 신호(22a)의 하나의 펄스의 폭이 신호(20)가 표준 신호일때 보다 훨씬 넓다. 설명할 목적으로, 전압 (-V2)에 결합된 레지스터(R)가 제1도이 회로에 구비되지 않았다고 가정한다. 그 결과, 상기 비표준 신호를 이용하면, 등화 펄스에 의해 생성된 전압(VIN)의 픽크 레벨은 제2도에 도시된 바와같이 +3.5 볼트의 픽크 레벨에 위치할 것이다. 제1도에서 +2.1 내지 +2.8 사이에 비교기(25)의 허용한계 범위를 갖기 때문에, 등화 펄스의 결과로서, 유감스럽게도 비교기(25)는 수직 동기화 펄스의 발생에 앞서 펄스(VS)를 생성할 것이다.
제1도의 회로에서 레지스터(R2)와 전압(-V2)을 구비함에 의해서, 발명의 특징에 따라, 등화 펄스에 의해 생성된 전압(VIN)의 픽크 레벨은 제2도에 도시된 바와같이, 레벨 이동되어 +1.5 볼트의 픽크 레벨에 도달한다. 그러므로, 바람직하게도, 등화 펄스가 발생할때, 전압(VIN)의 시프팅된 레벨은 비교기 (25)의 드레스 홀드 레벨 아래에 위치한다.
또한, 텔레비젼 수신기 부근에 위치한 적절하지 못한 신호 발생기에 의해 발생될 수 있는 잡음 신호는 신호(22a)의 동기-유사 펄스(N)를 생성할 수 있다. 신호(20)가 표준 텔레비젼 신호일 경우라도 레지스터(R)와 전압(-V2)을 구비하지 않으면, 유감스럽게도, 펄스(N)는 제1수직 동기화 펄스의 발생에 앞서 비교기 (25)드레스홀드 전압을 초과하는 픽크 진폭을 갖는 전압을 생성할 수도 있다.
제1수직 동기 펄스중에, 제2b도의 전압(VIN)은 제1도의 비교기(25)의 드레스홀드 레벨을 초과하는 픽크 레벨을 갖는다. 전압(VIN)이 비교기(25)의 드레스홀드 레벨을 초과한 후에, 윈도 발생기(11)는 트랜지스터(Q104)를 턴-온하게 한다. 그 결과, 제2b도의 전압(VIN)은 제로가 된다.
레지스터(R)와 전압(-V2)에 의해 생성된 전압(VIN)의 레벨 시프팅 결과로서, 잡음 마진이나 비교기(25)의 보호 대역의 증가가 이루어진다. 그러므로 비교기 (25)의 입력측에서 동기 유사 펄스에 관련된 잡음으로부터 생성된 전압(VIN)의 경향은, 잡음의결과로서, 비교기(25)의 최소 드레스홀드 레벨(+2.1 볼트)을 초과 하기 위해서 바람직하게 감소된다. 바람직하게도, 레지스터(R)는 수직 동기 펄스에 의해 생성된 전압(VIN)부의 P-P 진폭의 큰 감쇠를 생성하지 않는다.
다이오드(D)는 IC (10)의 핀(4)에 비디오 신호(20)가 없는 경우에, 큰 진폭을 갖는 네가티브 전압의 발생을 방지하기 위해서, 전압(VIN)을 대략 제로 볼트로 클램핑하는데에 이용된다. 전압(-V2)에 의해 생성될 수 있는 상기 네가티브 전압은 IC (10)에 래치-업을 일으킬 수도 있다. 다이오드(D)와 IC (10)의 핀(4) 사이에 결합된 필터(24)의 레지스터(30)을 구비함에 의해서, 다이오드(D)가 핀(4)과 레지스터(30) 사이에 결합되는 경우 보다, 바람직하게도 더 작은 네가티브 전류가 핀(4)를 통해 흐를 수 있다.

Claims (7)

  1. 수직 동기화 펄스를 포함하는 복합 비디오 신호(20)에 응답하는 수직 동기화 신호 분리기로서, 비디오 신호의 화상 정보가 복합 동기화 신호(22a에서)내에서 제거되고, 상기 복합 동기화 신호를 발생하기 위한 비디오 신호에 응답하는 수단(22)과; 소정의 수직 동기화 펄스(VERTICAL SYNCPULSE)의 발생중에, 제1단자(pin 4 of CA3218E)에서 로우-패스 필터링된 신호(VIN)를 발생하기 위한 상기 복합 동기화 신호에 응답하는 로우-패스 필터(30,31,28,29)와; 상기 로우-패스 필터링된 신호와 비교기(Q106,Q109)의 드레스홀드 레벨과의 차에 따라, 상기 수직 동기화 펄스의 발생을 나타내는 출력 신호(VD)를 생성하기 위해 제1단자에서 발생되는 로우-패스 필터링된 신호에 응답하는 상기 비교기(Q106,Q109)를 구비하는 수직 동기 신호 분리기에 있어서 상기 제1단자에 결합되어 상기 비교기의 드레스홀드 레벨에 관한 보호 대역을 증가시키는 방법으로 상기 로우-패스 필터링된 신호를 레벨 시프팅시키는 수단(R,28,23,-V2)을 포함하는 것을 특징으로 하는 수직 동기화 신호 분리기.
  2. 제1항에 있어서, 상기 로우-패스 필터링된 신호(VIN)가 상기 수직 동기 펄스(VERTICAL SYNC PULSE)의 발생 기간 동안에 제1방향(포지티브)으로 변화하고, 상기 레벨 시프팅 수단(-V2,R)은 제1방향과 반대 방향(네가티브)으로 상기 로우-패스 필터링된 신호를 레벨 시프팅하는 것을 특징으로 하는 수직 동기화 신호 분리기.
  3. 제1항에 있어서, 상기 로우-패스 필터(28,29)는 제1레지스터(28)를 구비하고상기 레벨시프팅수단은 제1레지스터에서 상기 레벨 시프트된 로우-패스 필터링된 신호(VIN)의 부분(D.C. level)을 발생하도록 상기 제1레지스터에 결합된 전류원(-V2,R)을포함하는 것을 특징으로 하는 수직 동기화 신호 분리기.
  4. 제3항에 있어서, 상기 전류원(-V2,R)은 제1 및 제2레지스터에 흐르는 전류를 발생하도록 제2레지스터(R)와 전원 전압원(-V2)을 구비하는 것을 특징으로 하는 수직 동기화 신호 분리기.
  5. 제1항에 있어서, 상기 수직 동기화 펄스가 발생할때 발생되는 반대의 극성(네가티브)에서는 전압 레벨(Vin)이 커다란 크기를 갖지 못하도록 상기 제1단자에 결합되어 상기 제1단자(핀 4)에서 발생된 상기 전압 레벨(VIN)을 클램핑하는 수단(D)을 구비한 것을 특징으로 하는 수직 동기화 신호 분리기.
  6. 제1항에 있어서, 상기 로우-패스 필터(28,29,30,31)는 상기 제1단자(pin 4)와 상기 클램핑수단(D) 사이에 결합된 제1 레지스터(30)를 구비하는 것을 특징으로 하는 수직 동기화 신호 분리기.
  7. 수직 동기화 펄스를 포함하는 복합 비디오 신호(20)에 응답하는 수직 동기화 신호 분리기로서, 비디오 신호에 응답하여 이 비디오 신호의 화상정보가 제거되는 복합 동기화 신호(22a에서)를 발생시키는 수단(22)과; 소정의 수직 동기화 펄스(VERTICAL SYNCPULSE)의 발생동안, 제1단자(pin 4 of CA3218E)에서 로우-패스 필터링된 신호(VIN)를 발생하기 위해 상기 복합 동기화 신호에 응답하는 로우-패스 필터(30,31,28,29)와; 상기 로우-패스 필터링된 신호와 비교기(Q106,Q109)의 드레스홀드 레벨과의 차에 따라, 상기 수직 동기화 펄스의 발생을 나타내는 출력 신호(VD)를 생성하기 위해 제1단자에서 발생되는 로우-패스 필터링된 신호에 응답하는 상기 비교기(Q106,Q109)를 구비하는 수직 동기 신호 분리기에 있어서, 상기 제1단자에 결합되어 상기 비교기의 드레스홀드 레벨에 관한 보호대역을 증가시키는 수단(R,-V2)을 포함한 것을 특징으로 하는 수직 동기화 신호 분리기.
KR1019920008196A 1991-05-17 1992-05-15 수직 동기화 분리기 KR100240326B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/701,736 US5229854A (en) 1991-05-17 1991-05-17 Vertical sync separator
US701,736 1991-05-17

Publications (2)

Publication Number Publication Date
KR920022795A KR920022795A (ko) 1992-12-19
KR100240326B1 true KR100240326B1 (ko) 2000-01-15

Family

ID=24818472

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920008196A KR100240326B1 (ko) 1991-05-17 1992-05-15 수직 동기화 분리기

Country Status (4)

Country Link
US (1) US5229854A (ko)
JP (1) JP3649746B2 (ko)
KR (1) KR100240326B1 (ko)
MY (1) MY107754A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754251A (en) * 1995-12-12 1998-05-19 Trw Inc. Digital video vertical synchronization pulse detector
JP2001078054A (ja) * 1999-09-08 2001-03-23 Mitsubishi Electric Corp 垂直同期分離回路
JP6212183B1 (ja) * 2016-08-18 2017-10-11 株式会社フジクラ 光ファイバユニットの検査装置および光ファイバユニットの製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5534382A (en) * 1978-09-04 1980-03-10 Victor Co Of Japan Ltd Separator circuit for synchronizing signal
US5031041A (en) * 1989-04-20 1991-07-09 Thomson Consumer Electronics, Inc. Digital detector/filter for synchronizing signals

Also Published As

Publication number Publication date
US5229854A (en) 1993-07-20
MY107754A (en) 1996-06-15
JP3649746B2 (ja) 2005-05-18
JPH05183774A (ja) 1993-07-23
KR920022795A (ko) 1992-12-19

Similar Documents

Publication Publication Date Title
KR100240326B1 (ko) 수직 동기화 분리기
CA2046774C (en) Image signal average picture level detecting apparatus
US3344284A (en) Floating reference clipping circuit
EP1340370B1 (en) Back-porch clamp
JPS6111022B2 (ko)
US4725882A (en) Scrambled video signal processor
KR950007929B1 (ko) 흑색레벨보정회로
US4942469A (en) Picture display apparatus
JPS5851675A (ja) Ａｇｃ回路
JPH06225313A (ja) テレビジョン方式を識別する回路
US5105272A (en) Synchronizing signal extracting apparatus
KR940000159Y1 (ko) 고화질용 키드 펄스 발생기
EP0217443B1 (en) Picture signal processing circuit
JPS5947909B2 (ja) 同期分離装置
JPH099104A (ja) ソフトクランプ装置及びソフトクランプ方法
JPS5935542B2 (ja) テレビジヨン受像機の直流分再生装置
JP3030971B2 (ja) 同期分離装置
KR890000949B1 (ko) 동기신호 분리 직접회로
JPS6238375Y2 (ko)
JPS6326167A (ja) 画質補正回路
JPS5846772A (ja) 映像クランプ回路
JPS61234175A (ja) クランプ回路
JPH0392085A (ja) 同期信号分離回路
JPH0515109B2 (ko)
JPS61174883A (ja) クランプ回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081024

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee