WO1998007272A1 - Circuit avec boucle a phase asservie pour dispositif d'affichage numerique - Google Patents

Circuit avec boucle a phase asservie pour dispositif d'affichage numerique Download PDF

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WO1998007272A1
WO1998007272A1 PCT/JP1996/003395 JP9603395W WO9807272A1 WO 1998007272 A1 WO1998007272 A1 WO 1998007272A1 JP 9603395 W JP9603395 W JP 9603395W WO 9807272 A1 WO9807272 A1 WO 9807272A1
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signal
circuit
phase
synchronization signal
comparison
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PCT/JP1996/003395
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Eizo Nishimura
Satoru Kondou
Masanori Kurita
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Fujitsu General Limited
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Priority to AU75888/96A priority patent/AU709396B2/en
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Definitions

  • the present invention relates to a PLL circuit (Phase Locked Loop) for a digital video processing device, and more particularly, to a PLL circuit capable of minimizing a disturbance of an image when the PLL circuit is unlocked and a lock is pulled in.
  • PLL circuit Phase Locked Loop
  • a water-based sync signal, a vertical sync signal, and a predetermined type based on those signals are supplied in analog form.
  • a PLL circuit is used to generate an internal system clock signal synchronized with a horizontal synchronization signal or the like.
  • An analog signal is input by a system clock signal that has a frequency that is ⁇ times the frequency of the horizontal synchronization signal generated by the PLL circuit, and an internal synchronization signal that is a comparison signal obtained by dividing the system clock signal by half.
  • the video signal is sampled and converted to a digital signal, and the video is displayed via each drive circuit of the display panel.
  • the internal synchronization signal that is phase-synchronized with the horizontal synchronization signal and the system clock signal can be completely synchronized one-on-one at the time of locking, and the video signal is accurately sampled and displayed. be able to.
  • the ordinary PLL circuit will be described in detail later.
  • the external horizontal synchronizing signal input to the phase comparing circuit is compared with the variable horizontal synchronizing signal as the comparison signal, and the obtained position is obtained.
  • a voltage corresponding to the phase difference is generated from the phase difference by an integration circuit (a one-pass filter), and the voltage control oscillator circuit (VC 0) is controlled with this voltage to generate a system clock signal synchronized with the external horizontal synchronization signal. .
  • the system clock signal is frequency-divided by a factor of 1 and fed back to the phase comparison circuit as a variable horizontal synchronization signal of the comparison signal.
  • the phase difference Since the voltage control circuit is controlled in accordance with the control signal, the system clock constantly synchronized with the external horizontal synchronizing signal can be generated stably.
  • the video mode is switched between the video mode and the television mode, or the multi-scan mode is switched on the monitor side
  • the input horizontal synchronizing signal and the vertical synchronizing signal are changed.
  • a phase difference occurs between the external horizontal synchronizing signal and the comparison signal, and the PLL circuit is out of lock.
  • the voltage of the system clock is changed and controlled according to the phase difference by the voltage control frequency generator (VCO) in the PLL circuit, and the lock is pulled in.
  • VCO voltage control frequency generator
  • the external horizontal synchronizing signal includes a skew deviated from a normal cycle according to, for example, the VHS standard. For other reasons, extra pulses may be added to the external horizontal synchronizing signal. When such a skew pulse or an additional pulse occurs, a very large phase difference from the comparison signal is detected. For example, if a pulse is added in the middle, a shift of 180 degrees will be detected. Also, the skew itself is a considerable phase difference.
  • An object of the present invention is to provide a PLL circuit capable of outputting an optimal internal synchronization signal even when the PLL circuit in the digital video processing device loses its lock.
  • a clock signal having a frequency that is an integral multiple of the supplied horizontal synchronization signal is output, and a comparison signal obtained by dividing the frequency of the clock signal by a factor of the integer is fed back.
  • a phase locked loop circuit for a digital video processing device for generating the clock signal phase-synchronized with a horizontal synchronization signal, further comprising comparing the phase of the horizontal synchronization signal with the comparison signal to obtain the phase locked signal.
  • a lock for detecting a lock state and an unlock state of the loop circuit ⁇
  • As an internal synchronization signal and outputs the horizontal synchronization signal as the internal synchronization signal when an unlocked state is detected. It is achieved by providing a phase-locked • loop circuit for digital video processing apparatus, characterized by.
  • the internal synchronization signal which is the reference for the internal horizontal synchronization signal, uses the comparison signal in the locked state and the horizontal synchronization signal supplied from the outside in the unlocked state. become. Therefore, even in the unlocked state including the pull-in state, the external horizontal synchronizing signal that maintains the phase relationship with the video signal is used as it is for the internal horizontal synchronizing signal. Can be prevented.
  • a horizontal synchronization signal, a vertical synchronization signal, and an analog video signal having a predetermined timing based on the external synchronization signal are supplied from the outside.
  • a digital video processing device that internally generates a digital video signal and displays the video
  • a clock signal having an integer multiple of the frequency of the horizontal synchronizing signal is output, and a comparison signal obtained by dividing the frequency of the macro signal by a factor of 1 is fed back to the horizontal synchronizing signal.
  • An analog-to-digital conversion circuit that samples the analog video signal according to the click signal and generates a digital video signal
  • a digital video processing device including a digital video signal and a display unit for displaying a video according to an internal horizontal synchronization signal.
  • phase locked loop (PLL) circuit for generating a clock signal synchronized with an external synchronization signal in a supplied video signal.
  • a phase comparison circuit for comparing the phases of the reference signal including the external synchronization signal and the comparison signal to generate an output corresponding to the phase difference
  • An oscillation circuit that controls the frequency of the output clock signal in accordance with the phase difference; a frequency divider that divides the clock signal by an integer to generate the comparison signal; A skew detecting circuit for detecting occurrence of a skew deviating from the cycle of the above-mentioned frequency divider and resetting the frequency dividing circuit is provided, which is achieved by providing a PLL circuit for a display device.
  • the skew detection circuit detects that the external synchronization signal does not occur even after a normal cycle, generates a dummy pulse, and further synthesizes the external synchronization signal and the dummy pulse to generate a reference signal. Generate.
  • the skew detection circuit resets the phase comparison circuit when detecting that the skew has occurred.
  • the PLL circuit Since the count of the divider of the road is reset, the comparison signal is also generated corresponding to the skew, so that the skew causes a large phase difference between the external synchronization signal and the comparison signal. None. Therefore, the PLL circuit can maintain the lock-in state.
  • the PLL circuit does not enter an unlock state even if the dummy pulse and the skewed external synchronization signal overlap.
  • the above PLL circuit is desirably used for a digital display device such as a PDP or LCD device.
  • FIG. 1 is a block diagram schematically showing the entire digital display device.
  • FIG. 2 is a block diagram showing the internal configuration of the PLL circuit 35 in FIG.
  • FIG. 3 is a timing chart for explaining how the internal synchronization signal SYNC 16 is switched by the PLL circuit 35.
  • FIG. 4 is a detailed block diagram of a lock / unlock determination circuit and an internal synchronization signal generation circuit in the PLL circuit.
  • FIG. 5 is a timing chart of the circuit of FIG.
  • FIG. 6 is a block diagram showing an example of a PLL circuit according to the embodiment of the present invention.
  • FIG. 7 is a timing chart showing a case where a skew occurs in a cycle shorter than the scheduled cycle of the external horizontal synchronization signal 14.
  • FIG. 8 is a timing chart showing a case where a skew occurs in a cycle longer than a cycle scheduled for the external horizontal synchronization signal 14.
  • FIG. 9 is a detailed internal circuit diagram of the skew detection / dummy pulse generation circuit 11.
  • FIG. 10 is a timing chart illustrating the operation of FIG.
  • FIG. 11 is a detailed circuit diagram of the phase comparison circuit 2.
  • FIG. 12 is a timing chart illustrating the operation of FIG.
  • FIG. 13 is a block diagram of the internal configuration of a synthesis circuit of a PLL circuit that implements both the first embodiment and the second embodiment.
  • FIG. 1 is a block diagram schematically showing the entire digital display device.
  • the input terminal 30 receives a composite signal 31 from an external image reproducing device, for example, a video tape recorder (VTR) device.
  • the composite signal 31 is input to the RGB separation circuit 32 and separated into R, G, and B analog signals.
  • the composite signal 31 is separated into a horizontal synchronizing signal (Hsync) 14 and a vertical synchronizing signal Vsync 38 by a sync separation circuit 34.
  • Hsync horizontal synchronizing signal
  • Vsync 38 vertical synchronizing signal
  • the PLL circuit 35 generates the system clock signal (CLK) 45 having an integral multiple frequency in synchronization with the horizontal synchronization signal 14 input from the external image reproducing apparatus.
  • the system clock signal 45 generated by the PLL circuit 35 is supplied to an A / D conversion circuit 33 that performs sampling and A / D conversion (analog-digital conversion) and a display unit 36.
  • the PLL circuit 35 will be described in detail later with reference to FIG.
  • the 8/0 conversion circuit 33 samples the analog RGB signal at the timing of the system clock signal 45, and converts the analog signal into a digital signal of a predetermined bit. Then, the RGB digital signal extracted at that timing is supplied to the display unit 36, and internally generated internal horizontal synchronizing signal (output of 37) and internal vertical synchronizing signal (output of 39) and the above system Using the clock signal 45, the display section 36 is driven and displayed according to the electrode driving method of the PDP device. Therefore, if the synchronization with the external synchronization signal is lost, disturbance such as the flow of the image on the screen occurs. Also, when a liquid crystal display panel is used, driving display is performed in the same manner.
  • the comparison signal obtained by dividing the system clock signal 45 generated by the PLL circuit by a factor of 1 as an integer is used as the internal synchronization signal (SYNC) 16 to provide a horizontal signal.
  • the timing signal generation circuit 37 a necessary horizontal timing signal is generated in the display unit 36.
  • a vertical timing signal generation circuit 39 generates a vertical timing signal from the vertical synchronization signal 38 separated from the composite signal 31 and the horizontal timing signal. Then, the horizontal and vertical timing signals are supplied to the display unit 36 respectively.
  • the comparison signal is used as the internal synchronization signal (SYNC) 16 when the PLL circuit is in a locked state as described above, and the external synchronization signal is used when the PLL circuit is out of lock. It uses the external horizontal synchronization signal (EHD) 14 supplied from the company. The detection of the loss of lock is performed by monitoring the phase difference between the external horizontal synchronization signal 14 and the comparison signal.
  • SYNC internal synchronization signal
  • EHD external horizontal synchronization signal
  • FIG. 2 is a block diagram showing the internal configuration of the PLL circuit 35 in FIG. K13 is a timing chart for explaining how the internal synchronization signal (SYNC) 16 is switched by the PLL circuit 35.
  • SYNC internal synchronization signal
  • the horizontal synchronizing signal (EHD) 14 separated from the composite video signal by the synchronizing separation circuit 34 as described above is input to the PLL circuit 35 of FIG. As outputs, a system clock (CLK) 45 and an internal synchronization signal (SYNC) 16 are output.
  • a phase comparison circuit 2 compares the phase of an externally input horizontal synchronizing signal EHD 14 with a comparison signal (VHD) 6 obtained by dividing the system clock CLK45 by 1 / K (K is an integer). Outputs a signal corresponding to the phase difference.
  • Reference numeral 3 denotes an integration circuit or a single-pass filter, which supplies the integrated value of the output of the phase comparison circuit 2 to the voltage-controlled oscillator 4 as a control voltage.
  • VCO voltage controlled oscillator
  • SYNC internal reference synchronization signal
  • the PLL circuit in Figure 2 detects the falling edge of the external horizontal synchronization signal EHD 14 and outputs a pulse signal 14 A of 1 pulse width of the system clock CLK 45 Circuit 7 to determine whether the PLL circuit is locked or unlocked, and select either the comparison signal VHD 6 or the external horizontal synchronization signal EHD 14 according to the output of the determination circuit 9. And an internal synchronizing signal generating circuit 8 for outputting.
  • FIG. 3 An outline of the operation using FIG. 3 is as follows.
  • the external horizontal synchronization signal EHD 14 The determination as to whether or not the level is reached is performed by the lock / unlock determination circuit 9.
  • the phase of the output system clock involves a kind of fluctuation called jitter because of the feedback operation. Therefore, in determining whether or not the phase of the external horizontal synchronization signal EHD 14 and the phase of the comparison signal VHD 6 are synchronized, it is necessary to allow this jitter, and as described above, for example, the comparison signal (VHD)
  • the period for two pulses based on 6 is the comparison period. As shown in FIG.
  • the horizontal synchronizing signal EHD 14 and the comparison signal VHD 6 are in phase, so that they are locked. Therefore, in that case, the comparison signal (VHD) 6 in the PLL circuit is selected and output as usual as the internal period signal (SYNC) 16.
  • the external horizontal synchronizing signal (EHD) 14 has an earlier phase than the comparison signal (VHD) 6, so that the lock is released. In this case, the external horizontal synchronization signal (EHD) 14 is selected and output as the internal synchronization signal (SYNC) 16.
  • the external horizontal synchronizing signal (EHD) 14 is continuously selected and output at T 3 and T 4 during the lock pull-in operation.
  • FIG. 4 is an internal block diagram of the lock / unlock determination circuit 9 and the internal synchronization signal generation circuit 8 in the PLL circuit 35 of FIG.
  • FIG. 5 is a timing chart of the circuit shown in FIG. 4, and shows signal waveforms in three states: a locked state, an unlocked state, and a free-run switching state.
  • the comparison signal VHD 6 and the external horizontal synchronization signal EHD 14E are L-active signals in terms of their respective circuits, and therefore indicate bars (/ VHD, / EHD) that indicate inversion.
  • the external horizontal synchronization signal 14E is a one-clock-width pulse signal generated by detecting the falling edge of the signal 14 supplied from the outside. 91, 84, 85, and 86 are delayed flip-flops.
  • lock The lock decision circuit 9 generates a 2-pulse width signal from the comparison signal (/ VHD) 6 at the output of the AND gate 92, and outputs the output (92) at the falling edge of the external horizontal synchronization signal (/ EHD) 14E.
  • Flip 'flop' is loading on 93.
  • the output Q of the flip-flop 93 outputs an L level when both signals are synchronized and in the locked state, and an H level when both signals are out of synchronization and in the unlocked state. Is done. Then, the judgment result signal of the output Q is supplied as the S signal of the switch circuit 83 via the OR and AND gates 81 and 82. In the locked state, the comparison signal (/ VHD) 6 with a two-pulse delay is selected, and in the unlocked state, the external horizontal synchronization signal (/ EHD) 14E with a two-pulse delay B is selected. Output as an internal synchronization signal (SYNC) 16.
  • Reference numeral 88 denotes a free-run switching signal, which is given by an operator or the like operating the display device and forcibly selects and outputs the comparison signal (/ VHD) 6.
  • the delay flip-flop 86, the AND gate 87, and the 0R gate 81 need the necessary timing because the load flip-flop 93 switches its output Q by the load signal of the external horizontal synchronization signal (ZE HD) 14.
  • ZE HD external horizontal synchronization signal
  • a signal indicating a comparison period for two pulses based on the comparison signal (VHD) 6 is output to the AND gate 92.
  • the output Q of the flip-flop 93 is Outputs L level indicating lock status.
  • the signal of the output Q (93) is OR gated by the L level of the clock (output of 87) generated by the flip-flops 85 and 86 and the AND gate 87 from the external horizontal synchronization signal (/ EHD) 14E.
  • the data is supplied to the fetch switch circuit 83 via the port 81.
  • the free-run switching signal 88 is normally at the H level, and the output of the OR gate 81 is passed through to the switch signal 83 as it is.
  • the switch circuit 83 selects the comparison signal (NO VHD) 6 on the A terminal side and selects the internal synchronization signal (SYNC) 1 Output as 6.
  • the output of the OR gate 81 is fixed at the H level, the S signal of the switch circuit 83 becomes the H level, and the comparison signal 6 is output. It will not be.
  • the comparison signal (VHD) 6 that is out of phase with the video signal is not used as the internal synchronization signal (SYNC) 16 but the externally input horizontal synchronization signal (EHD ) Use 14 as it is, and use it as the internal horizontal synchronization signal 16. Therefore, the timing of the horizontal scanning on the display screen is tentatively phase-synchronized, and disturbance such as the flow of the display screen can be prevented.
  • the sampling system clock (CLK) 45 does not match the phase when unlocked, but there is some deviation in the frequency to some extent, and so there is no significant image disturbance. Therefore, in the unlocked state, it is possible to avoid a situation where a large image flows.
  • the comparison period can be set as appropriate according to the permissible range of the zipper and the permissible range of the zipper in the front-rear direction.
  • the system clock phase-synchronized with the horizontal synchronization signal supplied from the outside and the internal synchronization signal for the internal (internal horizontal signal) are output.
  • the PLL circuit that generates the synchronization signal) can output the optimum synchronization signal as an internal synchronization signal in the locked state and the unlocked state. Therefore, even if the channel is switched or the display mode is switched to be temporarily unlocked, it is possible to minimize the occurrence of a defective display state in which the display screen flows.
  • the detection of the locked state and the unlocked state is performed based on the presence or absence of the phase difference between the external horizontal synchronization signal 14 and the comparison signal 6.
  • the PLL circuit can be used.
  • the lock-in state of 35 can be maintained as much as possible to prevent unstable lock state for a long time. As a result, the PLL circuit 35 can generate a stable system clock signal.
  • FIG. 6 is a block diagram showing an example of a PLL circuit according to the second embodiment of the present invention.
  • FIG. 6 shows the PLL circuit 35 shown in FIG. 1 except for the sync separation circuit 34 shown in FIG. 1 and the equivalent pulse killer circuit 341 associated therewith.
  • the equivalent pulse killer circuit 3 4 1 uses a horizontal synchronizing signal with twice the frequency in order to support the CRT of the in-less system.
  • a circuit for reducing the equivalent pulse, which operates to remove the equivalent pulse, is the portion 351 surrounded by the broken line in FIG. 6 which is a conventional general PLL circuit portion.
  • the phase comparator 2 detects the phase difference between the synthesized horizontal synchronizing signal 12 and the variable horizontal synchronizing signal 6, which is the comparison signal, and the integrating circuit (port) that converts the phase difference into a voltage value.
  • a one-pass filter) 3 a voltage-controlled oscillation circuit 4 that outputs the system clock 45 using the voltage value as a control voltage, and a frequency divider (counter) 5 that sets the system clock 45 to 1 / K. Is done.
  • the frequency of the output is controlled by the voltage-controlled oscillation circuit 4 according to the phase difference detected by the phase comparison circuit 2.
  • the PLL circuit shown in FIG. 6 includes an edge detection circuit 10 that detects a falling edge of the external horizontal M period 14 to generate a pulse signal having one system clock width, and an external horizontal A skew detection pulse 15 is output by detecting that a skew pulse is generated in the synchronization signal 14, and a dummy horizontal synchronization signal pulse is output when the external horizontal synchronization signal 14 is not generated at the scheduled timing. It comprises a skew detection / dummy pulse generating circuit 11 that outputs 13 and a synthesizing circuit 17 that synthesizes the dummy horizontal synchronizing signal pulse 13 into an external horizontal synchronizing signal 14. When the skew occurs, the count 5 and the phase comparison circuit 2 are reset by the skew detection pulse 15 to temporarily stop the PLL operation and reset.
  • FIG. 7 is a timing chart showing a case where a skew occurs in a cycle shorter than a cycle of the external horizontal synchronizing signal 14 scheduled.
  • (1), (2) and (3) show the operation in the case of the conventional general PLL circuit, and (4) one (7) shows the operation in the case of the PLL circuit in FIG.
  • the normal horizontal synchronizing signal -Hsync is a pulse signal that is repeated at a substantially constant period.
  • skew (shift) occurs in a short cycle, a large phase difference occurs between the variable horizontal sync signal (comparison signal) 6 that is fed back.
  • the voltage-controlled oscillation circuit 4 controls the frequency of the system clock to be higher according to the phase difference. Locking is performed in this way, but if the phase difference becomes very large, the control range of the voltage-controlled oscillation circuit is exceeded, so that locking takes a long time. In the meantime, the image will be distorted.
  • the PLL circuit 35 shown in FIG. 6 detects the occurrence of skew pulses and outputs a skew detection pulse 15. That is, it is as shown in (5) and (6) in FIG. Since the counter 5 is reset by the skew detection pulse 15, the variable horizontal synchronization signal synchronized with the skew detection pulse 15 Issue 7 will then be generated. Normally, the external horizontal synchronizing signal 14 often generates a pulse having a fixed period as it is after the skew as shown in (5) in the figure. Therefore, by resetting the PLL circuit when a skew occurs, it is possible to return to the lock-in state in which the system clock synchronized with the external horizontal synchronizing signal 14 is generated from the next pulse in the same manner as before. . As a result, the PLL circuit can maintain the stable lock-in state, and can prevent the period of the unstable unlock state from being prolonged.
  • FIG. 8 is a timing chart showing a case where the skew occurs in a cycle longer than the scheduled cycle of the external sea shell-synchronization signal 14.
  • (1), (2) and (3) show the operation in the case of the conventional general PLL circuit, and (4) One (9) shows the operation in the case of the PLL circuit in Fig. 6. is there.
  • the normal horizontal synchronizing signal Hsync is a pulse signal that is repeated at a substantially constant cycle.
  • the feedback horizontal synchronizing signal (comparison signal) 6 when a skew (shift) occurs in a long cycle, a large phase difference occurs between the feedback horizontal synchronizing signal (comparison signal) 6 and the feedback.
  • the voltage-controlled oscillation circuit 4 controls the frequency of the system clock to be lowered according to the phase difference. Locking is performed in this way, but if the phase difference is very large, as in the case of Fig. 7, it takes a long time to lock.
  • the skew detection is disabled.
  • the pulse generation circuit 11 must first input the external horizontal synchronization signal 14 at the scheduled timing.
  • a dummy horizontal synchronizing signal pulse 13 is generated as shown in (6), and is combined with the external horizontal synchronizing signal 14 as shown in (8). Therefore, there is no phase difference between the composite horizontal synchronizing signal 12 and the variable horizontal synchronizing signal 6 which has been synchronized with the external horizontal synchronizing signal 14 up to that time. Alternatively, only a slight phase shift within the control range of the voltage-controlled oscillation circuit 4 occurs.
  • the phase comparison circuit 2 is reset.
  • the reference horizontal synchronizing signal 12 obtained by synthesizing the external horizontal synchronizing signal 14 ((5)) and the dummy pulse 13 ((6))
  • the variable horizontal synchronizing signal 6, which is a comparison signal generated by the PLL operation has the same pulse before and after the occurrence of skew, and the phase comparison circuit 2 does not detect a large phase difference.
  • the PLL circuit can return to the original lock-in state immediately after the skew occurs.
  • the phase comparator 2 is also reset in the above. This is for the following reason. That is, the dummy pulse 13 may overlap with the external horizontal synchronization signal 14 depending on the timing. At that time, a phenomenon occurs in which the pulse of the composite horizontal synchronizing signal 12 is missing, and a phase difference close to 360 degrees is detected in the phase comparison circuit 2, so that the system clock 45 and the variable horizontal synchronizing signal Both 6 are greatly shifted. Therefore, when a skew occurs, the phase comparison circuit 2 is reset together with the reset of the lube count 5 to make the phase difference zero, thereby preventing such a phenomenon.
  • FIG. 9 is a detailed internal circuit diagram of the skew detection / dummy pulse generation circuit 11 in FIG.
  • FIG. 10 is a timing chart for explaining the operation.
  • skew detection ' The dummy pulse generation circuit detects the falling edge of the external horizontal synchronization signal 14 and generates a 1-clock-width pulse. (See the figure).
  • the principle of skew detection is based on the falling edge of the horizontal synchronizing signal 14 ⁇ , the lower limit force 110 ⁇ , the upper limit count 111 1, and the J ⁇ flip-flop 1 11, 2 11. 13 and the AND gate 114 form a skew detection pulse 114A corresponding to the expected period in which the next horizontal synchronizing signal 14E will occur. If the horizontal synchronization signal 14 E is generated within the expected period, it is determined that the signal is normal, and the skew detection pulse 15 is not generated. On the other hand, if the horizontal synchronization signal 14E does not occur within the expected period, the skew detection pulse 15 is generated. That is, skew detection is performed by monitoring the disturbance of the period of the external horizontal synchronization if? 14.
  • the lower limit count 110 sets the period from the falling edge of the horizontal synchronizing signal 14 E to 9.
  • the output counts for 08 clocks its output 110A is set to the H level
  • the counter 1111 counts for 912 clocks its output 111A is set to the H level.
  • the positive output Q of the JK flip-flop 112 and the negative output / Q of the JK flip-flop 113 are combined by the AND gate 114 to generate a skew detection pulse 114 A . If a skew pulse occurs at a time other than the period during which the skew detection pulse 114A is at the H level (expected period), the skew detection pulse 15 (115A) is output.
  • the dummy pulse generation circuit 11 is configured to generate a dummy pulse 13 when the external horizontal synchronization signal 14 E is not generated during the expected period. Specifically, the dummy pulse 13 is output by the flip-flop 117 when the upper limit count 112 is not reset and the carry-up is performed after counting up to 911 clocks. In FIG. 10, the dummy pulse 13 is generated when a skew pulse longer than the period is generated. If the horizontal synchronization signal 14 E occurs normally or in a short cycle before the end of the expected period, the upper limit counter 112 is reset and this dummy pulse 13 is not generated.
  • the dummy pulse 13 can be generated even when a missing pulse occurs in the horizontal synchronization signal 14E.
  • the dummy pulse 13 is synthesized with the external horizontal synchronizing signal 14 by the synthesizing circuit 17 and supplied to the phase comparing circuit 2 as the synthetic horizontal synchronizing signal (reference signal) 12
  • FIG. 11 is a detailed circuit diagram of the phase comparison circuit 2
  • FIG. 12 is a timing chart illustrating the operation thereof.
  • the basic operation of this phase comparison circuit 2 is that during the period when there is a phase difference between the composite horizontal synchronization signal 12 and the variable horizontal synchronization signal 6 which is the comparison signal, the output becomes H level by the EOR circuit 26.
  • the 3-state buffer 28 at the final stage is activated, and the phase difference detection signal PD of its output is set to ⁇ or L level depending on which synchronization signal is ahead or behind.
  • the Q level given to the input D is output to the output Q thereof.
  • the composite horizontal synchronizing signal 12 is leading, that is, changing to a higher frequency.
  • the output Q of the flip-flop 22 is ⁇
  • the output of the flip-flop 24 remains at the L level, but the output of the EOR circuit 26 goes to the H level to activate the 3-state buffer 28. Therefore, during a period in which there is a phase difference, the output of the 3-state buffer 28 goes high according to the low level of the output of the flip-flop 24.
  • the output at the H level is converted into a voltage value according to the length of the period by the integrating circuit 3 in the subsequent stage, and is further supplied to the voltage controlled oscillation circuit 4 in the subsequent stage.
  • the synthesized horizontal synchronization signal 12 is delayed, and the phase difference detection signal PD becomes L level. Then, once both synchronization signals are input, the output of the EOR circuit 26 becomes L level, and the output of the 3-state sofa becomes H impedance state.
  • the lock-in state can be maintained with respect to the horizontal synchronization signal normally generated thereafter.
  • the PLL is kept within the lock range as much as possible, the PLL operation can be quasi-locked, and a stable system clock signal can be generated. Therefore, it is possible to avoid a phenomenon in which a large phase shift occurs, the lock is released for a long time, and the interrogated image is disturbed.
  • FIG. 13 is a block diagram showing the internal configuration of such a synthesis circuit.
  • reference numeral 35 1 denotes a part of a general PLL circuit
  • reference numeral 35 2 denotes a PLL circuit of the second embodiment
  • reference numeral 35 denotes a first embodiment.
  • This is a PLL circuit that adds the functions of the PLL circuit.
  • the function of the PLL circuit in the first embodiment detects the phase difference between the external horizontal synchronization signal 14 and the comparison signal 6, and when there is a phase difference, Judge as locked state and switch internal synchronization signal 16 to external synchronization signal 14. Then, the internal synchronization signal 16 during the unlock pull-in period is maintained at the external synchronization signal 14.
  • the function of the PLL circuit in the second embodiment monitors the cycle of the external horizontal synchronization signal 14 and corrects the cycle so that the PLL circuit itself does not enter an extreme unlock state if the cycle is disturbed. I do. Therefore, the system clock 45 becomes stable. At this time, even if there is a phase difference between the external horizontal synchronization signal 14 and the comparison signal 6, the above-described correction operation by the PLL circuit of the present embodiment does not function.
  • edge detection circuits 7 and 10 have the same function and can be shared. Industrial applicability
  • the PLL circuit according to the present invention is suitable for being used in a digital video processing device such as a PDP (Plasma Display Pannel) display device or an LCD (Liquid Crystal Display) display device 1 . Then, with the PLL circuit according to the present invention, it is possible to prevent such disturbance of the image displayed on the digital image processing device.
  • a digital video processing device such as a PDP (Plasma Display Pannel) display device or an LCD (Liquid Crystal Display) display device 1 .

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Description

明細書 発明の名称 デジタル表示装置用の P L L回路 技術分野
本発明は、 デジタル映像処理装置用の P L L回路 （Phase Locked Loop ) にか かり、 特に P L L回路のロックはずれ時および口ック引き込み時において映像が 乱れるのをできるだけ避けることができる P L L回路に関する。 背景技術
P D P (Plasma Display Panne 1 ) 表示装置や L C D (Liquid Crystal Displ ay) 表示装置の様に、 アナログで供給される水 ψ·同期信^、 垂直同期信号及びそ れらを基 -とする所定のタイ ミングの映像信号に従って、 内部でデジ夕ル処理を 行なうデジタル映像処理装置には、 P L L回路を使用して水平同期信号等に同期 した内部システムクロック信号を生成している。
P L L回路によって生成される水平同期信号の Κ倍の周波数を持つシステムク 口ック信号と、 そのシステムクロック信号を Κ分の 1に分周した比較信号である 内部同期信号によって、 入力されるアナログ映像信号をサンプリングし、 デジ夕 ル信号に変換し、 表示パネルの各駆動回路を介して映像を表示している。 こうす ることで、 口ック時に水平同期信号と位相同期した内部同期信号とシステムクロ ック信号とを完全に一対一に同期させることができ、 正確に映像信号をサンプリ ングし、 表示することができる。
また、 通常の P L L回路は、 後で詳述するが、 簡単に言えば、 位相比較回路に て入力された外部水平同期信号と比較信号としてのパリアブル水平同期信号とを 比較し、 得られた位相差から積分回路 （口一パスフィルタ） により位相差に応じ た電圧を生成し、 この電圧で電圧制御発振回路 （V C 0 ) を制御し、 外部水平同 期信号に同期したシステムクロック信号を生成する。 そして、 このシステムクロ ック信号を整数分の 1に分周して上記比較信号のバリアブル水平同期信号として 位相比較回路にフィードバックする。 このフィードバックループにより、 位相差 に応じて電圧制御回路が制御されるので、 常に外部水平同期信号に同期したシス テムクロックを安定して生成することができる。
しかしながら、 例えば、 テレビのチャネルを切り変えるとかビデオモードとテ レビモ一ド間の切り換えを行なうとか、 或いはモニタ側でマルチスキャンのモ一 ドを切り換えるなどすると、 入力される水平同期信号や垂直同期信号の位相が変 化し、 切り換えた直後に外部水平同期信号と比較信号との間に位相差が生じ、 P L L回路ではロヅクはずれの状態となる。 もちろん、 P L L回路内の電圧制御周 波数発生回路 （V C O ) によって位相差に応じてシステムクロックの周波数が変 更制御されてロック引き込みを行なうが、 それまでは、 ロックはずれ状態が続き 、 表示画面上では映像が流れたりする現象が発生する。
そこで、 その解決手段としてロックはずれが発生すると画面に映像を出力しな いなどの提案がなされているが、 一時的でも画面が黒くなるなどの現象は好まし い解決方法とはいえない。
また、 家庭用の V T R等から出力されるコンポジッ ト映像信号では、 外部水平 同期信号には例えば V H S規格に従って通常の周期からずれたスキューが含まれ る。 また、 それ以外の理由で外部水平同期信号には、 余分のパルス等が付加され ることがある。 このような、 スキューパルスやパルスの追加が生じると、 比較信 号との位相差が非常に大きく検出されてしまう。 例えば、 パルスが途中で追加さ れると 1 8 0度のずれが検出されることになる。 またスキュー自体もかなり大き な位相差である。
このような大きな位相差が検出されるとそれに応じた制御電圧はロックレンジ を越えた制御範囲以上になるため、 電圧制御発振回路の制御範囲をはずれてしま い、 アンロヅク状態が長く続くことになる。 その間は、 当然に出力されるシステ ムクロックは外部水平同期信号と非同期の信号となり映像の乱れが発生する。 本来、 外部水平同期信号のわずかな変動に追従するように P L L回路は設計され ているものの、 上記の様に大きく位相がずれる現象が発生することは予定されて いない。 それ故に、 上記のようなスキューパルスの発生や、 追加のパルスの発生 に対してアンロック状態から口ック引き込みをするのに長時間を要することにな るのである。 発明の開示
本発明の目的は、 デジタル映像処理装置内の P L L回路の口ックはずれが生じ た場合でも、 最適な内部同期信号を出力することができるようにした P L L回路 を提供することにある。
また本発明の別の目的は、 アンロック状態になっても映像の流れ等の好ましく ない現象を防止することができるデジタル映像処理装置を提供することにある。 また、 本発明の更なる目的は、 スキューバルスや余分なパルスが発生した場合 でも、 その発生によって P L L回路が不安定な動作にならないようにした P L L 回路を提供することにある。
上記の目的は、 本発明によれば、 供給される水平同期信号の整数倍の周波数を 有するクロック信号を出力し、 前記クロック信号の該整数分の 1に分周した比較 信号をフイードバックして前記水平同期信号に位相同期した該クロック信 の生 成を行うデジタル映像処理装置用のフヱイズ ' ロック ド ·ループ回路において、 更に、 前記水平同期信号と比較信号との位相を比較して前記フェイズ · ロック ド .ループ回路の口ック状態とアンロック状態を検出するロック ■ アン口ック検出 回路と、 前記口ック ·アンロック検出回路により口ック状態が検出された場合は 、 前記比較信号を内部に内部同期信号として出力し、 アンロック状態が検出され た場合には前記水平同期信号を該内部同期信号として出力する内部同期信号発牛. 回路とを有することを特徴とするデジタル映像処理装置用のフェイズ · ロック ド •ループ回路を提供することによって達成される。
このような構成とすることで、 内部の水平同期信号の基準となる内部同期信号 は、 ロック状態で比較信号が、 アンロック状態で外部から供給される水平同期信 号がそれそれ使用されることになる。 その為、 引き込み状態を含むアンロック状 態であっても映像信号との位相関係を保っている外部からの水平同期信号をその まま内部水平同期信号に利用するので、 画面の映像流れ等の現象を防止すること ができる。
また上記の目的は、 本発明によれば、 外部から水平同期信号， 垂直同期信号及 びそれら外部同期信号を基準とする所定タイミングのアナログ映像信号を供給さ れ、 内部でデジ夕ル映像信号を生成し映像を表示するデジ夕ル映像処理装置にお いて、
前記水平同期信号の整数倍の周波数を有するク口ック信号を出力し、 前記ク口ッ ク信号の該整数分の 1に分周した比較信号をフィ一ドバックして前記水平同期信 号に位相同期した該クロック信号の生成を行うフェイズ . ロック ド .ループ回路 と、
前 己フェイズ · ロック ド ·ループ回路が口ック状態の時は、 前記比較信号に基づ いて内部の水平同期信号を生成し、 アンロック状態の時は、 前記外部水平同期 号に基づいて内部の水平同期信号を生成する生成回路と、
前記ク口ック信 に従って前記アナログ映像信号をサンプリングし、 デジタル映 像信号を生成するアナログ ·デジタル変換回路と、
前記デジ夕ル映像信号と内部水平同期信号に従って映像表 を行なう表示部とを 冇するデジタル映像処理装置を提供することにより達成される。
また、 上記の目的は、 本発明によれば、 供給される映像信号内の外部同期信号 に同期したクロック信号を生成する P L L (フェイズ . ロックド .ループ） 回路 において、
該外部同期信号を含む基準信号と比較信号の位相を比較して位相差に応じた出力 を生成する位相比較回路と、
該位相差に応じて出力の前記クロック信号の周波数を制御する発振回路と、 該クロック信号を整数分の 1に分周して前記比較信号を生成する分周回路と、 前記外部同期信号に通常の周期よりずれたスキューが発生したことを検出し、 前 記分周回路をリセッ トするスキュー検出回路とを有することを特徴とする表示装 置用の P L L回路を提供することより達成される。
上記のスキュー検出回路は、 前記外部同期信号が通常の周期を過きても発生し ないことを検出してダミーパルスを発生し、 更に、 前記外部同期信号とダミーパ ルスを合成して基準信号を生成する。
さらに、 上記のスキュー検出回路は、 前記スキューが発生したことを検出した 時、 前記位相比較回路をリセットする。
このような構成にすることで、 外部同期信号にスキューが発生しても P L L回 路の分周器のカウン夕がリセッ 卜されるので、 比較信号も同様にスキューに対応 して発生するので、 スキューの発生により外部同期信号と比較信号との間に大き な位相差が発生することはない。 従って、 P L L回路はロックイン状態を維持す ることができる。
また、 外部同期信号が周期が長い方にずれた場合でも、 ダミーパルスが発生さ れて外部同期信号に合成されるので、 パルス抜けによりアンロック状態を回避す ることができる。 さらに、 スキュー発生と同時に位相比較回路もリセッ トされる ので、 ダミーパルスとスキューした外部同期信号とが重なっても P L L回路がァ ンロック状態になることはない。
上記の P L L回路は、 デジタル表示装置である P D Pや L C D装置等に利用さ れることが望ましい。 図面の簡単な説明
第 1図は、 デジタル表示装置の全体を概略的に示すプロック図である。
第 2図は、 図 1内の P L L回路 3 5の内部構成ブロック図である。
第 3図は、 P L L回路 3 5によって内部同期信号 S Y N C 1 6がどの様に切り 換えられるかについて説明するためのタイ ミングチヤート図である。
第 4図は、 P L L回路内のロック ·アンロック判定回路と内部同期信号生成回 路の詳細プロック図である。
第 5図は、 図 4の回路のタイミングチャート図である。
第 6図は、 本発明の実施の形態における P L L回路の例を示すブロック図であ る。
第 7図は、 外部水平同期信号 1 4が予定している周期よりも短い周期でスキュ —が発生した場合を示すタイミングチャート図である。
第 8図は、 外部水平同期信号 1 4が予定している周期よりも長い周期でスキュ —が発生した場合を示すタイミングチャート図である。
第 9図は、 スキュー検出 ' ダミーパルス発生回路 1 1の詳細な内部回路図であ る
第 1 0図は、 第 9図の動作を説明するタイミングチャート図である。 第 1 1図は、 位相比較回路 2の詳細な问路図である。
第 12図は、 第 1 1図の動作を説明するタイミングチャート図である。
第 13図は、 第一の実施の形態と第二の実施の形態とを共に実施する PL L回 路の合成回路の内部構成プロック図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について図面に従って説明する。 しかしながら、 本 発明の技術的範囲はかかる実施の形態によって限定されるものではない。
第 1図は、 デジタル表示装置の全体を概略的に示すブロック図である。 入力端 子 30には、 外部の画像再生装置、 例えばビデオ ·テープ . レコーダ （VTR) 装置からのコンポジヅ ト信号 3 1が入力される。 このコンポジッ ト信号 3 1は、 RGB分離回路 32に入力されて、 R， G, Bのアナログ信号に分離される。 ま た同時に、 コンポジッ ト信号 3 1は、 同期分離回路 34にて水平同期信号 （Hs y n c) 14と垂直同期信号 Vs ync 38とに分離される。
このように、 PLL回路35にて、 外部の画像再生装置から入力されてきた水 平同期信号 14に同期し整数倍の周波数を有するシステム · クロック信号 （CL K) 45が生成される。 PLL回路 35で生成されたシステム · クロック信号 4 5は、 サンプリングと A/D変換 （アナログ ·ディジタル変換） を行う A/D変 換回路 33と表示部 36に供給される。 この P LL回路 35の詳細な説明は、 後 ほど第 2図にて行う。
八/0変換回路33では、 システム ' クロヅク信号 45のタイミングで、 アナ ログの RGB信号をそれそれサンプリングし、 それそれのサンプリングしたアナ ログ信号を所定ビッ トのディジタル信号に変換する。 そして、 そのタイ ミングで 抽出された RGBのディジタル信号は、 表示部 36に供給され、 内部で生成した 内部水平同期信号 （37の出力） と内部垂直同期信号 （39の出力） 及び上記シ ステム · クロック信号 45を利用して表示部 36にて P DP装置の電極駆動方法 に従って駆動表示される。 従って、 外部からの同期信号との同期がはずれると画 面の映像が流れる等の乱れを生じることになる。 また、 液晶表示パネルを使用し た場合も同様に駆動表示される。 デジタル表示装置では、 更に、 上述した様に P L L回路で生成されたシステム • クロック信号 45を整数分の 1に分周して得られた比較信号を内部同期信号 （ SYNC) 16として使って、 水平タイミング信号発生回路 37において、 表示 部 36にて必要な水平タイ ミング信号が生成される。 また、 コンポジット信号 3 1から分離した垂直同期信号 38と水平タイミング信号とから、 垂直タイミング 信号生成回路 39にて垂直タイミング信 が生成される。 そして、 水平、 垂直夕 ィミング信^はそれそれ表示部 36に供給される。
そして、 本発明の第一の実施の形態では、 内部同期信号 （SYNC) 16とし て、 PLL回路がロック状態の時は上述した通り比較信号を使用し、 ロックがは ずれた状態の時は外部から供給された外部水平同期信号 （EHD) 14を使用す るようにしている。 また、 ロックはずれの検出は、 外部水平同期信号 14と比較 信号の位相差を監視することにより行われる。
図 2は、 図 1内の PLL回路 35の内部構成ブロック図である。 また、 K13は 、 その P L L回路 35によって内部同期信号 （ S YN C) 16がどの様に切り換 えられるかについて説明するためのタイミングチャート図である。
図 2の PLL回路 35には、 前述した通り同期分離回路 34によりコンポジッ ト映像信号から分離された水平同期信号 （EHD) 14が入力される。 また、 出 力としては、 システムクロック （CLK) 45と内部同期信号 （SYNC) 16 が出力される。 2は位相比較回路で、 外部から入力される水平同期信号 EHD 1 4とシステムクロック CLK45を K (Kは整数） 分の 1に分周した比較信号 （ VHD) 6との位相を比較し、 位相差に応じた信号を出力する。 3は積分回路ま たは口一パスフィル夕で、 位相比較回路 2の出力の積分値を制御電圧として電圧 制御発振器 4に供給する。 そして、 電圧制御発振器 （VCO) 4は位相差に応じ た周波数のクロック信号を生成し、 システムクロック （CLK) 45として出力 する。 従って、 破線で囲まれた部分 351が従来の一般的な P L L回路の部分で ある。 そして、 従来は、 内部基準同期信号 （SYNC) 16として、 システムク ロック CLKを分周した比較信号 （VHD) 6をそのまま使用していた。
図 2の PL L回路では、 外部からの水平同期信号 EHD 14の立ち下がりエツ ジを検出しシステムクロック CLK 45の 1パルス幅のパルス信号 14 Aを出力 する回路 7と、 PL L回路がロック状態かアンロック状態かを判定する回路 9と 、 判定回路 9の出力に応じて比較信号 VHD 6か外部水平同期信号 E HD 14の 何れかを選択して出力する内部同期信号生成回路 8とを更に有する。
図 3を使ってその動作の概略を説明すると、 通常のロック状態の P L L動作の 時は、 例えば比較信号 VHD 6から生成した 2パルス分の比較期間の間に、 外部 水平同期信号 EHD 14が Lレベルになるか否かの判定が口ック ·アンロック判 定回路 9で行なわれる。 P L L回路では本来的にそのフィ一ドバック動作の為、 出力のシステムクロックの位相はジッ夕と呼ばれる一種の揺れを伴う。 従って、 外部水平同期信号 EHD 14と比較信号 VHD 6の位相が同期しているかどうか の判定には、 このジッ夕分を許容して判定する必要があり、 上記の通り例えば比 較信号 （VHD) 6を基準にした 2パルス分の期間を比較期間としている。 図 3に示される通り、 T 1においては水平同期信号 EHD 14と比較信号 VH D 6との位相は合っているので、 ロック状態にある。 従って、 その場合には内部 期信号 （SYNC) 16として通常通り PLL回路内の比較信号 （VHD) 6を 選択して出力する。 次に、 T 2においては、 外部水平同期信号 (EHD) 14が 比較信号 （VHD) 6よりも位相が早まっているので、 ロックはずれ状態になる 。 その場合には、 内部同期信号 （SYNC) 16として外部水平同期信号 （EH D) 14を選択して出力する。 図 3に示す通り、 ロック引き込み動作中の T 3 , T4の時では引き続き外部水平同期信号 （EHD) 14を選択して出力する。 そ して、 T 5の時になって初めてロック状態となり、 比較信号 （VHD) 6が選択 され出力される。 図 4は、 図 2の PLL回路 35内のロック ·アンロック判定 回路 9と内部同期信号生成回路 8の内部ブロック図である。 また、 図 5は、 図 4 の回路のタイミングチャート図であり、 図中にロック状態、 アンロック状態及び フリ一ラン切り換え時の 3つの状態についての信号波形が示されている。
図 4中、 比較信号 VHD 6、 外部からの水平同期信号 EHD 14Eはそれそれ 回路的には Lアクティブの信号であるため反転の意味のバー （/VHD、 /EH D) を表示している。 また、 外部水平同期信号 14 Eは、 外部から供給された信 号 14の立ち下がりエッジを検出して生成された 1クロック幅のパルス信号であ る。 91、 84、 85、 86は遅延フリッブフ口ップである。 先ず、 ロック 'ァ ンロヅク判定回路 9では比較信号 （/VHD) 6から 2パルス幅の信号を AND ゲート 92の出力に生成し、 外部水平同期信号 （/EHD) 14 Eの立ち下がり 夕イミングでその出力 （92) をフリップ ' フロップ 93にロードしている。 そ の結果、 フリップ · フロヅプ 93の出力 Qには、 両信号が同期しているロック状 態の時は Lレベルが、 また両信号が同期はずれしているアンロック状態の時は H レベルが出力される。 そして、 その出力 Qの判定結果信 が OR， ANDゲート 8 1、 82を介してスイッチ回路 83の S信号として供給される。 ロヅク状態の 時は比較信号 （/VHD) 6の 2パルス遅れの信号 Aが、 アンロック状態の時は 外部水平同期信号 （/EHD) 14 Eの 2パルス遅れの信 Bがそれそれ選択さ れて内部同期信号 （SYNC) 1 6として出力される。
尚、 88はフリーラン切り換え信号であり、 表示装置を操作している操作者等 から与えられ、 強制的に比較信号 （/VHD) 6を選択して出力するようにする 信号である。 また、 遅延フリップ · フロップ 86と A N Dゲート 87及び 0 Rゲ —ト 8 1は、 ロードフリ ップフロップ 93が外部水平同期信号 （ZE H D ) 14 のロード信号によりその出力 Qを切り換えている為、 必要なタイミングでのみ口 ヅク ·アンロック判定回路 9の出力 Qをスィツチ回路 83に S信号として与える ために設けている。
図 5を参照しながら、 それそれの状態の時の図 4の回路の動作について説明す る。 最初に、 ロック状態について説明する。 比較信号 （ VHD) 6を基準とす る 2パルス分の比較期間を示す信号が ANDゲ一ト 92に出力される。 そして、 比較信号 （/VHD) 6に位相同期した水平同期信号 （/EHD) 14 Eが Lレ ベルの時に次のクロヅクの立ち上がりでロードすることにより、 フリップ · フロ ップ 93の出力 Qにはロック状態を示す Lレベルが出力される。 そして、 外部水 平同期信号 （/EHD) 14 Eからフリップ ' フロップ 85， 86及び ANDゲ —ト 87によって生成したクロック （87の出力） の Lレベルにより、 出力 Q ( 93) の信号を ORゲ一ト 8 1を介して取り込みスィヅチ回路 83に供給する。 フリ一ラン切り換え信号 88は通常は Hレベルにあり、 ORゲ一ト 8 1の出力は そのままスルーしてスィッチ信号 83に供給される。 その結果、 スィッチ回路 8 3は A端子側の比較信号 （ノ VHD) 6を選択して内部同期信号 （SYNC) 1 6として出力する。
次に、 アンロックの状態について説明する。 ANDゲート 92の出力は上記と 同等である。 そして、 外部水平同期信号 （/EHD) 14 Eが Lレベルの時に次 のクロックの立ち上がりでロードした時、 位相同期していない為、 人力 Dには H レベルが供給されその信号がフリ ップフロップ 93にロードされ、 出力 Q (93 ) に Hレベルが出力される。 そして、 87の出力信号のタイ ミングで Lレベルで ORゲート 81を通過し、 Hレベルがスィツチ回路 83の S信号に供給される。 その結果、 B端子側が選択され、 外部からの水平同期信号 (/EHD) 14Eか ら 2パルス分遅れた信号 （86の出力） が、 基準同期信号 （SYNC) 16とし て出力される。
また、 外部水平同期信号 14 Eが Lレベルのクロックを出さない限り、 ORゲ —ト 81の出力は Hレベルに固定であり、 スイッチ冋路 83の S信号は Hレベル となり、 比較信号 6が出されることはない。
このように、 アンロック状態を判定すると、 映像信号と位相が合っていない比 較信号 （VHD) 6を内部同期信号 （SYNC) 16とはせずに、 外部から入力 される水平同期信号 （EHD) 14をそのまま使用して、 内部水平同期信号 16 とする。 従って、 表示画面上の水平走査のタイミングについては一応の位相同期 がとられることになり、 表示画面が流れるなどの乱れは防止できる。 尚、 サンプ リング用のシステムクロック （CLK) 45は、 アンロック時に位相は合ってい ないが周波数に多少のズレがある程度であり、 それ程大きな映像の乱れは生じな い。 従って、 アンロック状態において、 大きく映像が流れるなどの状況を避ける ことができる。
更に、 フリーラン切り換え状態の時は、 切り換え信号 88が強制的に Lレベル になる為、 ANDゲート 82の出力も強制的に Lレベルとなり、 ロック、 アン口 ックに係わらず、 内部同期信号 （SYNC) 16には比較信号 VHD 6が選択さ れる。
尚、 比較期間を示す信号として ANDゲート 92の出力を利用しているが、 か かる比較期間は、 ジッ夕の許容範囲や前後方向のジッ夕の許容範囲に応じて適宜 設定することができる。 以上説明した通り、 上記第一の実施の形態によれば、 デジタル画像処理装置に おいて、 外部から供給される水平同期信 と位相同期したシステムクロックと内 部用の内部同期信 （内部の水平同期信号） を生成する P L L回路が、 ロック状 態とアンロック状態とで、 最適な同期信号を内部同期信号として出力することが できる。 従って、 チャネルが切り換えられたり、 表示モードが切り換えられたり して一時的にアンロック状態になったとしても、 表示画面が流れるような表示不 良状態になることを極力防ぐことができる。 さらに、 ロック状態とアンロック状 態の検出は、 外部水平同期信号 1 4と比較 号 6の位相差の有無により行われる 次に、 本発明の第二の実施の形態について説明する。 本発明の第二の実施の形 態では、 外部水平同期信号 （H s y n c ) 1 4がたとえスキューバルスを含んだ り、 余分なパルスを含んだり、 或いはパルス欠け等が発生しても、 P L L回路 3 5のロックイン状態を出来るだけ維持することができ、 長期にわたり不安定なァ ンロック状態に陥らないようにしている。 その結果、 P L L回路 3 5が安定した システムクロック信号を生成することができる。
第 6図は、 本発明の第二の実施の形態における P L L回路の例を示すプロック 図である。 第 6図では、 第 1図の同期分離回路 3 4とそれに付随する等価パルス キラ一回路 3 4 1を除いて、 第 1図中の P L L回路 3 5を示している。 等価パル スキラー回路 3 4 1は、 通常の N T S Cコンポジッ ト映像信号の場合には、 イン 夕一レス方式の C R Tに対応する為に 2倍の周波数で水平同期信号が構成される ため、 それを 2分の 1にするための回路で、 等価パルスを取り除くよう動作する 第 6図中の破線で囲まれた部分 3 5 1が、 従来の一般的な P L L回路部分であ る。 前述した通り、 合成された水平同期信号 1 2と比較信号であるバリアブル水 平同期信号 6との位相差を検出する位相比較回路 2と、 その位相差を電圧値に変 換する積分回路 （口一パスフィルタ） 3と、 その電圧値を制御電圧としシステム クロック 4 5を出力する電圧制御発振回路 4及びシステムクロック 4 5を K分の 1の周波数にする分周器 （カウンタ） 5とから構成される。 位相比較回路 2で検 出した位相差に応じて電圧制御発振回路 4でその出力の周波数を制御することで 、 常に合成された水平同期信号 1 2に同期した N倍の周波数のシステムクロック 信号 4 5を生成することができる。
本発明に従って、 第 6図の P L L回路では、 外部水平 M期 号 1 4の立ち下が りエッジを検出して 1システムクロック幅のパルス信 ' を生成するエツジ検出回 路 1 0と、 外部水平同期信号 1 4にスキューパルスが発生していることを検出し てスキュー検出パルス 1 5を出力し、 更に予定していたタイミングで外部水平同 期信号 1 4が発生しない場合にダミー水平同期信号パルス 1 3を出力するスキュ 一検出 ·ダミーパルス発生回路 1 1と、 そのダミー水平同期信号パルス 1 3を外 部からの水平同期信号 1 4に合成する合成回路 1 7とからなる。 そして、 スキュ 一 ¾生時に、 スキュ一検出パルス 1 5によって、 カウン夕 5と位相比較回路 2を リセッ トして一時的に P L L動作を停止しリセッ 卜するようにしている。
上記の第 6図の P L L回路 3 5の基本的な動作について、 第 7図と第 8図に従 つて説明する。
第 7図は、 外部水平同期信号 1 4が予定している周期よりも短い周期でスキュ —が発生した場合を示すタイミングチヤ一卜図である。 （1 )(2)(3)は従来の一般 的な P L L回路の場合の動作であり、 （4)一（7)が第 6図の P L L问路の場合の 動作である。 （1 )に示す通り正規の水平同期信弓- H s y n cは、 ほぼある一定の 周期で繰り返されるパルス信^である。 しかし、 （2)に示す通り、 短い周期でス キュー （ずれ） が発生した場合は、 フィードバックされているバリアブル水平同 期信号 （比較信号） 6との間に大きな位相差が発生する。 従って、 ロックはずれ が発生し、 その位相差に従って電圧制御発振回路 4ではそのシステムクロックの 周波数を高くするように制御する。 こうすることでロック引き込みを行うが、 位 相差が非常に大きくなると、 電圧制御発振回路の制御範囲を越えるため、 ロック 引き込みに長時間を要することになる。 そして、 その間は映像が乱れることにな る。
そこで、 第 6図に示した P L L回路 3 5では、 スキューバルスが発生するとそ れを検出してスキュー検出パルス 1 5が出力される。 即ち、 第 7図中の（5 )と（6 )に示す通りである。 そして、 そのスキュー検出パルス 1 5によってカウンタ 5 がリセッ トされる為、 スキュ一検出パルス 1 5に同期したバリアブル水平同期信 号 7がその後生成されることになる。 通常、 外部水平同期信号 1 4は、 図中の（5 )に示される通りスキューが発生した後は、 そのまま一定の周期のパルスを発生 することが多い。 従って、 スキュー発生時に P L L回路をリセヅ 卜することによ り、 その次のパルスからはそれまでと同じように外部水平同期信号 1 4同期した システムクロックを発生するロックイン状態に復帰することができる。 その結果 、 P L L回路は安定したロックイン状態を維持することができ、 不安定なアン口 ック状態の期問が長引くことを防止することができる。
第 8図は、 外部水甲-同期信号 1 4が予定している周期よりも長い周期でスキュ 一が発生した場合を示すタイミングチャート図である。 第 7図と同様に、 （1 )(2) (3)は従来の一般的な P L L回路の場合の動作であり、 （4)一（9)が第 6図の P L L回路の場合の動作である。 （1 )に示す通り正規の水平同期信号 H s y n cは 、 ほぼある一定の周期で繰り返されるパルス信^である。 しかし、 （2 )に示す通 り、 長い周期でスキュー （ずれ） が発生した場合は、 フィードバックされるバリ アプル水平同期信号 （比較信号） 6との間に大きな位相差が発生する。 従って、 口ックはずれが発生し、 その位相差に従って電圧制御発振回路 4ではそのシステ ムクロックの周波数を低くするように制御する。 こうすることでロック引き込み を行うが、 第 7図の場合と同様に位相差が非常に大きくなると、 ロック引き込み に長時間を要する。
そこで、 第 6図に示した P L L回路 3 5の場合には、 先ずスキュー検出 ' ダミ —パルス発生回路 1 1が、 予定していたタイミングで外部水平同期信号 1 4が入 力されてこないと、 （6)に示す通りダミー水平同期信号パルス 1 3を発生し、 （8 )に示す通り外部水平同期信号 1 4に合成する。 その為合成水平同期信号 1 2は それまでの外部水平同期信号 1 4に同期していたバリアブル水平同期信号 6との 間には位相差は発生しないことになる。 或いは、 電圧制御発振回路 4の制御範囲 内程度のわずかな位相差しか発生しないことになる。
そして、 その後（5)に示す通り長い周期でのスキューバルスが発生すると、 そ のスキューパルスが検出されスキュ一検出パルス 1 5がスキュー検出 ·ダミーパ ルス発生回路 1 1によって出力され、 カウン夕 5と位相比較回路 2がリセッ トさ れる。 その結果、 第 8図中の（8)に示す通り、 外部水平同期信号 1 4 ( (5 )) とダミ 一パルス 1 3 ( (6 )) を合成したレファレンス用の合成水平同期信号 1 2と、 P L L動作によって生成される比較信号であるバリアブル水平同期信号 6とが、 ス キュー発生の前後において同じパルスを有することになり、 位相比較回路 2は大 きな位相差を検出することはない。 そして、 その後はそれまで通り、 一定周期の 外部水平同期信号 1 4が供給され、 それに同期したバリアブル水平同期信号 6が 発生される。 従って、 P L L回路では、 スキュー発生後速やかに元のロックイン 状態に復帰することができる。
以上のような動作をする為に、 供給される水平同期信 1 4にスキューが発生 する場合以外にも、 ドロップアゥト等の原因による水平同期 β号のパルス欠けが 発生したり、 余分なパルスが付加された場合でも、 同様におおきなロックはずれ を防ぐことができ、 ロックィン状態を保つことができる。
スキューの発生に応じて外部水平同期信号 1 4を補正したり、 P L L回路のル ープカウン夕 5をリセッ 卜する方法に加えて、 上記では位相比較回路 2もリセッ 卜するようにしている。 これは次の理由による。 即ち、 タイ ミングによってはダ ミーパルス 1 3が外部水平同期信号 1 4と重なってしまう場合がある。 その時は 、 合成水平同期信号 1 2のパルスが欠けたような現象となり、 位相比較回路 2に おいて 3 6 0度近い位相差が検出されることになり、 システムクロック 4 5及び バリアブル水平同期信号 6が共に大きくずれてしまう。 そこで、 スキューが発生 した時にはル一ブカウン夕 5のリセッ トと共に位相比較回路 2もリセッ トして位 相差をゼロにして、 かかる現象を防止しているのである。
第 9図は、 第 6図中のスキュ一検出 · ダミーパルス発生回路 1 1の詳細な内部 回路図である。 また、 第 1 0図はその動作を説明するためのタイミングチャート 図である。
第 9図に示される通り、 スキュー検出 ' ダミーパルス発生回路には、 外部水平 同期信号 1 4の立ち下がりエッジを検出して 1クロック幅のパルスを発生するェ ッジ検出回路 1 0 (第 6図参照） の出力 1 4 Εが供給される。
スキュー検出の原理は、 水平同期信号 1 4 Εの立ち下がりエッジを基準にして 、 下限力ゥン夕 1 1 0、 上限カウン夕 1 1 1、 J Κフリ ップフロップ 1 1 2， 1 1 3及び A N Dゲート 1 1 4によって、 次の水平同期信号 1 4 Eが発生する予想 期間に対応するスキュー検出パルス 1 1 4 Aを形成する。 そして、 その予想期問 内に水平同期信号 1 4 Eが発生すれば、 正常の状態と判定してスキュー検出パル ス 1 5は発生しない。 一方、 予想期間内に水平同期信号 1 4 Eが発生しない場合 には、 スキュー検出パルス 1 5が発生する。 即ち、 外部水平同期 if? 1 4の周期 の乱れを監視することによりスキュー検出を行うのである。
具体的には、 仮に水平同期信号 1 4 Eの 1周期がシステムクロック 4 5の 9 1 0クロック分であるとすると、 下限カウン夕 1 1 0により水平同期信号 1 4 Eの 立ち下がりエッジから 9 0 8クロヅク分カウン卜したところでその出力 1 1 0 A を Hレベルにし、 上限カウンタ 1 1 1により 9 1 2クロック分カウン卜したとこ ろでその出力 1 1 1 Aを Hレベルにする。 そして、 J Kフリップフロップ 1 1 2 の正の出力 Qと J Kフリップフロップ 1 1 3の負の出力/ Qとが、 A N Dゲート 1 1 4によって合成されて、 スキュー検出パルス 1 1 4 Aが生成される。 そして 、 スキュ一パルスがこのスキュー検出パルス 1 1 4 Aが Hレベルの期間 （予想期 間） 以外の時間に発生すると、 スキュー検出パルス 1 5 ( 1 1 5 A ) が出力され る。
スキュー検出 · ダミーパルス発生回路 1 1には、 予想期間中に外部水平同期信 号 1 4 Eが発生しない場合に、 ダミーパルス 1 3を発生するように構成されてい る。 具体的には、 上限カウン夕 1 1 2がリセッ 卜されずに 9 1 1クロックまで力 ゥントアップしてキヤリ一を出力した時点で、 フリップフロップ 1 1 7によりダ ミーパルス 1 3が出力される。 第 1 0図中では、 周期より長いスキュ一パルスが 発生した場合にダミーパルス 1 3が発生している。 正常にあるいは短い周期で水 平同期信号 1 4 Eが予想期間終了までに発生する場合は、 上限カウン夕 1 1 2は リセッ トされて、 このダミーパルス 1 3の発生は行なわれない。
このような回路構成にすることで、 水平同期信号 1 4 Eにパルス欠けが発生し た場合にも、 ダミーパルス 1 3を発生することができる。 このダミーパルス 1 3 は、 第 6図に示す通り、 合成回路 1 7にて外部水平同期信号 1 4と合成されて、 位相比較回路 2に合成水平同期信号 （レファレンス信号） 1 2として供給される 第 1 1図はその位相比較回路 2の詳細な回路図であり、 第 1 2図はその動作を 説明するタイミングチャート図である。 この位相比較回路 2の基本的な動作は、 合成水平同期信 1 2と比較信号であるバリアブル水平同期信号 6との間に位相 差がある期間は、 E O R回路 2 6によって出力が Hレベルになり、 ig終段の 3ス テートバッファ 2 8を活性化状態とし、 何れの同期信号が先行または遅れている かによつて、 その出力の位相差検出信号 P Dを Ηまたは Lレベルにすることにあ る。 尚、 フリップフロップ 2 2、 2 4はいずれも、 クロック C K入力に Ηレベル が入力されると、 その出力 Qに入力 Dに与えられている Ηレベルが出力される。 例えば、 第 1 2図に示した通り、 時刻 Τ 1では合成水平同期信号 1 2のほうが 先行、 即ち周波数が高いほうに変化しており、 その場合は、 フ リ ップフロップ 2 2の出力 Qは Ηレベルになるが、 フリッブフ口ップ 2 4の出力が Lレベルのまま であるので、 E O R回路 2 6の出力は Hレベルとなり 3ステートバッファ 2 8を 活性化する。 従って、 位相差がある期間は、 フ リ ップフロップ 2 4の出力の Lレ ベルに従って 3ステ一トバヅファ 2 8の出力は Hレベルになる。
この Hレベルの出力は、 後段の積分回路 3でその期間の長さに応じた電圧値に 変換され、 更に後段の電圧制御発振回路 4に供給される。
第 1 2図の時刻 T 3は、 T 1の場合とは逆に、 合成水平同期信 1 2の方が遅 れた場合であり、 位相差検出信号 P Dは Lレベルとなる。 そして、 一旦両方の同 期信号が入力されると、 E O R回路 2 6の出力は Lレベルとなり、 3ステートバ 'ソファの出力は Hインピーダンス状態となる。
さて、 時刻 T 2は第 8図で説明した、 周期よりも長い方向にスキューが発生し た場合の例を示している。 即ち、 時刻 T 2では、 予定通り外部水平同期信号 1 4 (図中破線） が発生しなかった為、 合成回路 1 7の出力である合成水平同期信号 1 2にはダミーパルス 1 3が付加される。 その結果、 比較信号 6と合成水平同期 信号 1 2のパルス間はわずかの位相差しか発生せず、 P L L回路は通常通りの安 定状態の動作を維持する。 やがて、 合成水平同期信号 1 2にスキュ一によるパル スが発生すると、 それに従ってスキュー検出パルス 1 5が入力されるので、 両フ リップフロップ 2 2， 2 4がリセッ トされることになる。 その為、 3ステートバ ッファ 2 8の出力は Hィンビ一ダンス状態にリセッ トされ、 その後の時刻 T 3で の正常動作を維持することになる。 スキューの発生に伴い、 スキュー検出パルス
1 5が発生し、 カウン夕 5がリセヅ トされ、 比較信号 6にも同位相で Lレベルの パルスが発生する。
以上説明したとおり、 上記第二の実施の形態によれば、 家庭用の V T R等では 頻発する水平同期信号のスキュ一やパルス欠けが発生しても、 適宜ダミーパルス を追加させると共に、 P L L回路内のカウンタや位相比較回路をリセッ 卜して、 その後に正常に発生する水平同期信号に対して口ックインの状態を保つことがで きる。 その結果、 出来るだけロックレンジ内に保たれ、 P L L動作は疑似的に口 ックイン状態を保つことができ、 安定したシステムクロック信号を生成すること ができる。 従って、 大きく位相ズレが生じてロックはずれ状態が長くかかりその 問映像が乱れるという現象を避けることができる。
また、 本発明の第三の実施の形態によれば、 笫一の実施の形態における P L L 回路の機能と第二の実施の形態における P L L回路の機能の両方を有する合成回 路が提供される。 第 1 3図は、 このような合成回路の内部構成ブロック図である 。 第 1 3図によれば、 3 5 1は一般的な P L L回路の部分であり、 3 5 2は前記 第二の実施の形態の P L L回路であり、 さらに、 3 5が第一の実施の形態の P L L回路の機能まで加えた P L L回路である。
第三の実施の形態によるこの合成回路では、 第一の実施の形態における P L L 回路の機能が、 外部水平同期信号 1 4と比較信号 6との位相差を検出し、 位相差 有りのとき、 アンロック状態と判定し、 内部同期信号 1 6を外部同期信号 1 4に 切り替える。 そして、 アンロック引き込み期間中の内部同期信号 1 6を外部同期 信号 1 4に維持する。
さらに、 第二の実施の形態における P L L回路の機能が、 外部水平同期信号 1 4の周期を監視して、 周期に乱れが発生したら、 P L L回路自体が極端なアン口 ヅク状態にならないように補正する。 従って、 システムクロヅク 4 5が安定する 。 このとき、 外部水平同期信号 1 4と比較信号 6に位相差があっても、 本実施の 形態の P L L回路による上記補正動作は機能しない。
また、 エッジ検出回路 7及び 1 0は同一の機能を有し、 共通化することが可能 である。 産業上の利用の可能性
以上のように、 本発明による P L L回路は、 PDP (Plasma Display Pannel ) 表示装置や LCD (Liquid Crystal Display) 表示装 1のようなデジタル映像 処理装置に用いられることに適している。 そして、 本発明による P L L回路によ つて、 このようなデジ夕ル映像処理装置に表示される映像の乱れを防止すること ができる。
8

Claims

請求の範囲 . 供給される水平同期信号の整数倍の周波数を有するクロック信 を出力し、 前記ク口ック信号の該整数分の 1に分周した比較信号をフィ一ドバ、ソクして前 記水平同期信号に位相同期した該クロック信号の生成を行うデジタル映像処理 装置用のフェイズ ' ロックド 'ループ回路において、 更に、 前記水平同期信号と比較信号との位相を比較して前記フェイズ · ロッ ク ド .ループ回路の口ック状態とアンロック状態を検出する口ック ' アン口ヅ ク検出冋路と、 前記ロック ，アンロック検出回路によりロック状態が検出された場合は、 前 記比較信号を内部に内部同期信号として出力し、 アンロック状態が検出された 場合には前記水平同期信号を該内部同期信号として出力する内部同期信号発生 回路とをネ Ϊすることを特徴とするデジタル映像処理装置用のフェイズ ' ロック ド -ループ回路。 . 請求の範囲 1に記載のデジタル映像処理装置用のフェイズ ' ロック ド 'ルー プ回路において、 前記ロック ·アンロック検出回路は、 前記比較信号を基準にした所定期間の 比較期間において前記水平同期信号が供給されるか^かを判定することにより 口ック状態またはアンロック状態を検出することを特徴とする。. 外部から水平同期信号， 垂直同期信号及びそれら外部同期信号を基準とする 所定タイミングのアナログ映像信号を供給され、 内部でデジタル映像信号を生 成し映像を表示するデジタル映像処理装置において、 前記水平同期信号の整数倍の周波数を有するク口ック信号を出力し、 前記ク 口ック信号の該整数分の 1に分周した比較信号をフイードバックして前記水平 同期信号に位相同期した該クロック信号の生成を行うフェイズ · ロックド ·ル ープ回路と、 前記フェイズ ' ロックド 'ループ回路がロック状態の時は、 前記比較信号に 基づいて内部の水平同期信号を生成し、 アンロック状態の時は、 前記外部水平 同期信号に基づいて内部の水平同期信号を生成する生成回路と、 前記クロック信号に従って前記アナログ映像信号をサンプリングし、 デジ夕 ル映像信号を生成するアナログ ·デジタル変換回路と、 前記デジ夕ル映像信 と内部水平同期信号に従って映像表示を行なう表示部 とを有するデジタル映像処理装置。 . 請求の範囲 3に記載のデジタル映像処理装 Sにおいて、 更に、 前記水平同期^号と比較信号とを比較して前記フェイズ， ロックド · ループ回路の口ック状態とアン口ック状態を検出する口ック 'アンロック検出 回路を有することを特徴とする。 . 請求の範囲 4に記載のデジタル映像処理装置において、 前記ロック 'アンロック検出回路は、 前記比較信号を基準にした所定期間の 比較期間において前記水平同期信号が供給されるか否かを判定することにより 口ック状態またはアンロック状態を検出することを特徴とする。 . 供給される映像信号内の同期信号に同期したクロックを生成するフェイズ - ロック ド 'ループ回路において、 該外部同期信号を含む基準信号と比較信号の位相を比較して位相差に応じた 出力を生成する位相比較回路と、 該位相差に応じて出力の前記クロックの周波数を制御する発振回路と、 該クロックを整数分の 1に分周して前記比較信号を生成する分周回路と、 前記外部同期信号に通常の周期よりずれたスキューが発生したことを検出し、 前記分周回路をリセッ 卜するスキュー検出回路とを苻することを特徴とする 表示装置用のフェイズ ' ロックド 'ループ回路。 . 請求の範囲 6に記載のフヱイズ · ロック ド ·ループ回路において、 前記スキュー検出回路は、 前記同期信号が通常の周期を過ぎても発生しない ことを検出してダミーパルスを発生し、 更に、 前記外部同期信号とダミーパルスを合成して前記基準信号を生成する 合成回路を有することを特徴とする。 . 請求の範囲 6又は 7に記載のフェイズ ' ロック ド 'ループ回路において、 前記スキュ一検出回路は、 前記スキューが発生したことを検出した時、 前記 位相比較回路をリセッ 卜することを特徴とする。 . 請求の範囲 6乃至 8に記載のフヱイズ · ロック ド ·ループ回路において、 前記スキュー検出回路は、 前記外部同期信号から前記通常周期経過時から前 後の期間において、 前記外部同期信 ¾が発生するか否かを判定し、 当該前後の 期間以外の期間で外部同期信号を検出した時に、 スキューが発生したことを検 出することを特徴とする。 0 . 請求の範囲 7に!己載のフェイズ · ロック ド 'ループ回路において、 前記スキュー検出回路は、 前記外部同期信号から前記通常周期経過時から前 後の期間において、 前記外部同期信号が発生するか否かを判定し、 該前後の期 間終了までに該外部同期信号を検出しない時に、 前記ダミーパルスを生成する ことを特徴とする。
1 . 外部から水平同期信号、 垂直同期信号及びそれら外部同期信号を基準とす る所定タイ ミングのアナログ映像信号が供給され、 内部でデジタル映像信号を 生成し映像を表示するデジタル表示装置において、
前記外部水平同期信号を含む基準信号と比較信号の位相を比較して位相差に 応じた出力を生成する位相比較回路と、
該位相差に応じて出力の前記ク口ックの周波数を制御する発振回路と、 該クロックを整数分の 1に分周して前記比較信号を生成する分周回路と、 前記外部同期信号に通常の周期よりずれたスキューが発生したことを検出し 、 前記分周回路をリセッ トするスキュー検出回路とを有するフヱイズ · ロック ド ·ループ回路と、
前記ク口ック信号に従って前記アナログ映像信号をサンプリングし、 デジ夕 ル映像信号を生成するアナログ ·デジタル変換回路と、
前記デジタル映像信号に従って映像表示を行なう表示部とを有するデジタル 表示装置。
2 . 請求の範囲 1 1に記載のデジタル表示装置において、
前記スキュー検出回路は、 前記外部同期信号が通常の周期を過ぎても発生し ないことを検出してダミーパルスを発生し、
更に、 前記外部同期信号とダミーパルスを合成して前記基準信号を生成する 合成回路を有することを特徴とする。
3 . 請求の範囲 1 1または 1 2に記載のデジタル表示装匿において、 前記スキュー検出回路は、 前記スキューが発生したことを検出した時、 前記 位相比較回路をリセッ 卜することを特徴とする。
4 . 求の範囲 3、 4、
5、 1 1、 1 2又は 1 3に記載のデジタル映像処理装 置において、
前記表示部は、 プラズマ 'ディスプレイ 'パネルまたは液晶表示パネルで構 成されていることを特徴とする。
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