JPH09266542A - 垂直同期回路及びタイミングコントローラ - Google Patents

Abstract

(57)【要約】 【課題】不安定な同期入力状態での出力画像の安定化を
図ることができる垂直同期回路を提供することを目的と
する。 【解決手段】垂直同期回路９の引込範囲切替部３０は、
クリア信号VCLRに基づいて垂直同期信号VSYNC の有無を
判定する同期信号判定回路部３１を備え、その同期信号
判定回路部３１から出力される判定信号ＮＳに基づい
て、垂直同期信号VSYNC が無い場合に、引き込み期間を
「２２４Ｈ」から「２６２．５Ｈ」までの間に切り替え
る。カウンタ２１をクリアするためのクリア信号VCLR
は、１フィールド分の画像が送られてくる期間に一致し
て生成され、垂直走査を開始するための制御信号STV
は、その１フィールド分の画像が送られてくる期間で生
成され出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は垂直同期回路及びタ
イミングコントローラに関するものである。

【０００２】

【従来の技術】図６は、従来の垂直同期回路７１の回路
図である。垂直同期回路７１は、カウンタ７２、デコー
ダ７３、ＪＫフリップフロップ（以下、ＪＫＦＦとい
う）７４，７５、Ｄフリップフロップ（以下、ＤＦＦと
いう）７６、アンド回路７７，７８、オア回路７９、及
び、インバータ回路８０により構成されている。

【０００３】垂直同期回路７１には、複合ビデオ信号か
ら同期分離された垂直同期信号VSYNC が入力される。ま
た、垂直同期回路７１には、水平同期回路によって複合
ビデオ信号から同期分離された水平同期信号に基づいて
生成されたクロック信号CLKが入力される。

【０００４】カウンタ７２は、垂直同期信号VSYNC に基
づいて生成されるクリア信号VCLRに基づいてそのカウン
ト値をクリアする。そして、カウンタ７２は、クロック
信号CLK をカウントし、そのカウント値をデコーダ７３
に出力する。デコーダ７３は、カウント値に基づいて、
所定期間の時に信号Ｓ１，Ｓ２を出力する。例えば、信
号Ｓ１は期間が「２０Ｈ」（Ｈは１水平走査期間であっ
て、クロック信号CLKの２クロック分）の時に出力さ
れ、信号Ｓ２は「２２Ｈ」の時に出力される。それら信
号Ｓ１，Ｓ２は、ＪＫＦＦ７４の入力端子Ｊ，Ｋにそれ
ぞれ出力され、ＪＫＦＦ７４は、信号Ｓ１，Ｓ２に基づ
いて１パルスの制御信号STV を出力する。

【０００５】即ち、垂直同期回路７１は、垂直同期信号
VSYNC 及びクロック信号CLK に基づいて制御信号STV を
生成し、ＬＣＤ等の表示器に出力する。その表示器は、
制御信号STV に基づいて垂直走査を開始することによっ
て、画像の表示タイミングを合わせて完全な画像を表示
するようになっている。

【０００６】また、垂直同期回路７１は、図７に示すよ
うに、垂直同期信号VSYNC の入力予定位置に引き込み期
間を設けている。その引き込み期間は、デコーダ７３か
ら出力される信号に基づいて設定される。デコーダ７３
は、クロック信号CLK をカウントするカウンタ７２から
のカウント値に基づいて、期間が「２２４Ｈ」の時に信
号Ｓ３を、「２９６Ｈ」の時に信号Ｓ４を出力する。期
間「２２４Ｈ」，「２９６Ｈ」は、垂直同期信号VSYNC
がＮＴＳＣ方式の場合にはほぼ「２６２．５Ｈ」で繰り
返し入力されることから、その垂直同期信号VSYNC の入
力予定位置の前後となるように設定されている。

【０００７】信号Ｓ３は、ＪＫＦＦ７５の入力端子Ｊに
入力され、そのＪＫＦＦ７５は、信号Ｓ３に基づいてＨ
レベルの信号を出力端子Ｑからアンド回路７７に出力す
る。アンド回路７７は、ＪＫＦＦ７５の出力端子Ｑから
出力される信号に基づいて、その信号がＨレベルの時に
垂直同期信号VSYNC を出力し、その垂直同期信号VSYNC
に基づいて、ＪＫＦＦ７５、ＤＦＦ７６、アンド回路７
８によって１パルスのクリア信号VCLRが生成され出力さ
れる。

【０００８】即ち、垂直同期回路７１は、引き込み期間
に垂直同期信号VSYNC の入力を許容し、その垂直同期信
号に基づいてクリア信号VCLRを生成する。逆に言えば、
垂直同期回路７１は、引き込み期間外には垂直同期信号
VSYNC の入力を許容しない。従って、垂直同期回路７１
は、引き込み期間外に入力されるノイズ等によってクリ
ア信号VCLRが生成されるのを防止し、耐ノイズ性の向上
を図っている。また、垂直同期回路７１は、引き込み期
間の幅を適宜設定することで、垂直同期信号VSYNC がず
れても、出力画像の垂直同期がかかるようにしている。

【０００９】尚、実際には、カウンタ７２は、クリア信
号VCLRによってそのカウント値をクリアするので、垂直
同期信号VSYNC が正常に入力された場合、カウント値に
基づいてデコーダ７３から「２９６Ｈ」のときの信号Ｓ
４は出力されない。

【００１０】

【発明が解決しようとする課題】ところで、電波の伝搬
状態の悪化やゴースト等によってビデオ信号の入力状態
が不安定になって、信号レベルが低下したりする場合が
ある。すると、同期分離回路から出力される垂直同期信
号VSYNC は欠落し易くなる。垂直同期信号VSYNCが欠落
した場合、垂直同期回路７１は、信号Ｓ４に基づいてク
リア信号VCLRを生成し、カウンタ７２のカウント値をク
リアする。従って、制御信号STV は、カウンタ７２がク
リアされてからそのカウント値が所定値になると出力さ
れることになる。従って、図８に示すように、垂直同期
回路７１は、垂直同期信号VSYNC が無い時に、信号Ｓ４
が出力される引き込み期間の終了である「２９６Ｈ」の
周期で制御信号STV を生成し出力する。その結果、表示
器は、「２９６Ｈ」の周期で垂直走査を開始し、画像を
表示する。

【００１１】しかしながら、１フィールド分の画像は、
ほぼ「２６２．５Ｈ」の間隔で送られてくるので、画像
と垂直走査の開始とが順次ずれる、所謂同期流れの状態
となるため、図９に示すように、表示器８１に表示され
る出力画像は、内容を確認することができなくなり、非
常にみずらいものになってしまうという問題があった。

【００１２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、不安定な同期入力状態
での出力画像の安定化を図ることができる垂直同期回路
を提供することにある。

【００１３】

【課題を解決するための手段】請求項１に記載の発明
は、水平同期信号に基づいて生成されたクロック信号を
カウントするカウンタを備え、そのカウンタのカウント
値に基づいて出力画像のタイミングを取るための制御信
号を生成し出力するとともに、垂直同期信号の入力予定
位置前後に引き込み期間を設け、その引き込み期間内に
入力される垂直同期信号を有効とし、該垂直同期信号又
は引き込み期間の終了に基づいてクリア信号を生成して
前記カウンタのカウント値をクリアするようにした垂直
同期回路において、前記垂直同期信号を入力し、該垂直
同期信号の有無を判定し、その判定結果を判定信号とし
て出力する同期信号判定回路と、前記垂直同期信号の入
力予定位置に対応した信号を出力するデコーダとを備
え、前記同期信号判定回路から出力される判定信号に基
づいて、前記垂直同期信号の入力が無い場合には引き込
み範囲を前記デコーダから出力される垂直同期信号の入
力予定位置に対応した信号に基づいた範囲に切り替える
ようにした。

【００１４】請求項２に記載の発明は、請求項１に記載
の垂直同期回路において、前記同期信号判定回路は、前
記垂直同期信号の入力が有るときにはその垂直同期信号
を入力する毎にロードモードとカウントモードとを交互
に繰り返し、前記垂直同期信号が無い場合にはカウント
モードとなって前記クリア信号を入力する毎にカウント
するカウンタを備え、そのカウンタのカウント値に基づ
いて判定信号を出力するようにした。

【００１５】請求項３に記載の発明は、請求項１に記載
の垂直同期回路において、前記同期信号判定回路には、
前記垂直同期信号の入力が有る場合には、その垂直同期
信号を入力する毎に反転した信号を出力するフリップフ
ロップと、前記フリップフロップから出力される信号に
基づいて、前記垂直同期信号の入力が有る場合にロード
モードとカウントモードとを交互に繰り返し、カウント
モードの時に前記クリア信号に基づいてカウントする第
１のカウンタと、前記フリップフロップから出力される
信号をインバータ回路を介して入力し、前記第１のカウ
ンタがロードモードのときにはカウントモードとなり、
前記第１のカウンタがカウントモードのときにはロード
モードとなり、カウントモードの時に前記クリア信号を
入力する毎にカウントする第２のカウンタとを備え、前
記第１又は第２のカウンタのカウント値に基づいて判定
信号を出力するようにした。

【００１６】請求項４に記載の発明は、請求項１に記載
の垂直同期回路において、前記同期信号判定回路は、垂
直同期信号の入力が無い状態から有る状態になってから
複数フィールド経過した後に該垂直同期信号が有ると判
定した場合の判定信号を出力するようにした。

【００１７】請求項５に記載の発明は、請求項２又は３
に記載の垂直同期回路において、前記同期信号判定回路
は、前記カウンタから出力される信号に基づいて、垂直
同期信号の入力が無い状態から有る状態になったときに
前記クリア信号を入力する毎にカウントするカウンタを
備え、当該カウンタのカウント値、又は、前記カウンタ
のカウント値に基づいて、垂直同期信号の入力が無い状
態から有る状態になってから複数フィールド経過した後
に該垂直同期信号が有ると判定した判定信号を出力する
ようにした。

【００１８】請求項６に記載の発明は、水平同期信号に
基づいて、出力画像のタイミングを取るための制御信号
と、クロック信号とを生成し出力する水平同期回路と、
請求項１〜５のうちのいずれか１項に記載の垂直同期回
路とを備えた。

【００１９】従って、請求項１に記載の発明によれば、
同期信号判定回路は、入力した垂直同期信号の有無を判
定し、その判定結果を出力する。その判定結果に基づい
て、垂直同期信号が無い場合には、引き込み範囲は垂直
同期信号の入力予定位置に切り替えられる。

【００２０】請求項２に記載の発明によれば、同期信号
判定回路にはカウンタが備えられる。そのカウンタは、
垂直同期信号の入力が有るときにはその垂直同期信号を
入力する毎にロードモードとカウントモードとを交互に
繰り返し、垂直同期信号が無い場合にはカウントモード
となってクリア信号を入力する毎にカウントする。そし
て、カウンタのカウント値に基づいて判定信号が出力さ
れる。

【００２１】請求項３に記載の発明によれば、同期信号
判定回路には、フリップフロップと第１，第２のカウン
タが備えられる。フリップフロップには垂直同期信号が
入力され、その垂直同期信号が入力される毎に反転され
た信号が出力される。第１のカウンタは、フリップフロ
ップから出力される信号に基づいて、垂直同期信号の入
力が有る場合にロードモードとカウントモードとを交互
に繰り返され、カウントモードの時にクリア信号に基づ
いてカウントする。第２のカウンタは、フリップフロッ
プから出力される信号をインバータ回路を介して入力
し、第１のカウンタがロードモードのときにはカウント
モードとなり、第１のカウンタがカウントモードのとき
にはロードモードとなり、カウントモードの時にクリア
信号を入力する毎にカウントする。そして、第１，第２
のカウンタのカウント値に基づいて判定信号が出力され
る。

【００２２】請求項４に記載の発明によれば、同期信号
判定回路からは、垂直同期信号の入力が無い状態から有
る状態になってから複数フィールド経過した後に垂直同
期信号が有ると判定した場合の判定信号が出力される。

【００２３】請求項５に記載の発明によれば、同期信号
判定回路には、更に、カウンタから出力される信号に基
づいて、垂直同期信号の入力が無い状態から有る状態に
なったときにクリア信号を入力する毎にカウントするカ
ウンタが備えられ、そのカウンタのカウント値、又は、
第１，第２のカウンタのカウント値に基づいて、垂直同
期信号の入力が無い状態から有る状態になってから複数
フィールド経過した後に該垂直同期信号が有ると判定し
た判定信号が出力される。

【００２４】請求項６に記載の発明によれば、水平同期
信号に基づいて、出力画像のタイミングを取るための制
御信号と、クロック信号とを生成し出力する水平同期回
路と、請求項１〜５のうちのいずれか１項に記載の垂直
同期回路とが備えられる。

【００２５】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図５に従って説明する。図１は、画像表
示装置１のブロック回路図である。画像表示装置１は、
駆動回路部２と液晶表示モジュール３とから構成されて
いる。

【００２６】駆動回路部２は、同期分離回路４、タイミ
ングコントローラ５、電圧制御発振回路（ＶＣＯ）６、
及び、ビデオ信号処理回路７により構成されている。同
期分離回路４には、外部からビデオ信号が入力される。
同期分離回路４は、ビデオ信号から水平同期信号HSYNC
、垂直同期信号VSYNC を分離し、分離した水平同期信
号HSYNC 及び垂直同期信号VSYNC をタイミングコントロ
ーラ５に出力する。

【００２７】タイミングコントローラ５には、水平同期
回路８と垂直同期回路９とが設けられている。水平同期
回路８には水平同期信号HSYNC が入力される。水平同期
回路８は、水平同期信号HSYNC に基づいて、水平走査の
開始を制御するための制御信号STH を生成し、液晶表示
モジュール３に出力する。また、水平同期回路８は、Ｖ
ＣＯ６とでＰＬＬ（Phase Locked Loop ）を構成し、水
平同期信号HSYNC に基づいて所定の周波数のクロック信
号CLK を生成し、垂直同期回路９に出力する。垂直同期
回路９は、垂直同期信号VSYNC と、水平同期回路８から
入力されるクロック信号CLK に基づいて、垂直走査の開
始を制御するための制御信号STV を生成し、液晶表示モ
ジュール３に出力する。

【００２８】ビデオ信号処理回路７は、画像信号を増幅
する。また、ビデオ信号処理回路７には、図では省略し
てあるが極性反転信号FRP が入力される。ビデオ信号処
理回路７は、極性反転信号FRP に同期して動作し、増幅
した画像信号を、液晶表示モジュール３の駆動に必要な
波形に変換し、画像信号Vdとして液晶表示モジュール３
に出力する。

【００２９】液晶表示モジュール３は、液晶パネル１
０、水平駆動回路１１、及び、垂直駆動回路１２により
構成されている。水平駆動回路１１には、水平同期回路
８によって生成された制御信号STH が入力されるととも
に、ビデオ信号処理回路７によって処理された画像信号
Vdが入力される。垂直駆動回路１２には、垂直同期回路
９によって生成された制御信号STV が入力される。水平
駆動回路１１，垂直駆動回路１２は、それぞれ制御信号
STH ，STV に基づいて水平走査，垂直走査を開始し、そ
の水平走査，垂直走査によって画像信号Vdが完全な出力
画像として液晶パネル１０に表示される。

【００３０】図２に示すように、垂直同期回路９には、
カウンタ２１、デコーダ２２、ＪＫフリップフロップ
（以下、ＪＫＦＦという）２３，２４、Ｄフリップフロ
ップ（以下、ＤＦＦという）２５、アンド回路２６，２
７、オア回路２８、及び、インバータ回路２９が設けら
れている。

【００３１】カウンタ２１には、水平同期回路８により
生成されたクロック信号CLK が入力される。カウンタ２
１は、クロック信号CLK をカウントし、そのカウント値
をデコーダ２２に出力する。デコーダ２２は、カウンタ
２１からのカウント値に基づいて、そのカウント値が所
定値の時に信号Ｓ１〜Ｓ５をそれぞれ出力する。

【００３２】例えば、デコーダ２２は、カウント値が
「２０Ｈ」（１Ｈ＝１水平走査期間であって、本実施の
形態ではクロック信号CLK の２クロック分）の時に信号
Ｓ１を、「２２Ｈ」の時に信号Ｓ２を出力する。これら
信号Ｓ１，Ｓ２が出力される時のカウント値「２０
Ｈ」，「２２Ｈ」は、垂直走査を開始するための制御信
号STV を生成するタイミングに対応している。

【００３３】また、デコーダ２２は、カウント値が「２
２４Ｈ」の時に信号Ｓ３を、「２９６Ｈ」の時に信号Ｓ
４を出力する。これら信号Ｓ３，Ｓ４が出力される時の
カウント値「２２４Ｈ」，「２９６Ｈ」は、垂直同期信
号VSYNC の引き込み期間に対応している。

【００３４】更に、デコーダ２２は、カウント値が「２
６２．５Ｈ」の時に信号Ｓ５を出力する。この信号Ｓ５
が出力される時のカウント値「２６２．５Ｈ」は、ＮＴ
ＳＣ方式の場合、垂直同期信号VSYNC の入力予定位置に
対応している。

【００３５】デコーダ２２から出力される信号Ｓ１，Ｓ
２は、ＪＫＦＦ２３の入力端子Ｊ，Ｋにそれぞれ入力さ
れる。また、ＪＫＦＦ２３のクロック入力端子にはクロ
ック信号CLK が入力される。ＪＫＦＦ２３は、クロック
信号CLK に同期して動作し、信号Ｓ１，Ｓ２に基づいて
１パルスの制御信号STV を生成し、出力する。

【００３６】また、垂直同期回路９には、引込範囲切替
部３０が設けられている。引込範囲切替部３０は、同期
信号判定回路部３１、インバータ回路３２、アンド回路
３３，３４、及び、オア回路３５により構成されてい
る。同期信号判定回路部３１には、垂直同期信号VSYNC
、クロック信号CLK 、及び、クリア信号VCLRが入力さ
れる。同期信号判定回路部３１は、クロック信号CLK に
同期して動作し、クリア信号VCLRに基づいて垂直同期信
号VSYNC の有無を判定し、その判定結果に応じた信号を
判定信号ＮＳとして出力する。

【００３７】判定信号ＮＳは、インバータ回路３２を介
してアンド回路３３の一方の入力端子に入力され、アン
ド回路３３の他方の入力端子には、引き込み期間に入力
される垂直同期信号VSYNC 、又は、デコーダ２２から出
力される信号Ｓ４がオア回路２８を介して入力される。
また、判定信号ＮＳは、アンド回路３４の一方の入力端
子に直接入力され、アンド回路３４の他方の入力端子に
は、デコーダ２２から出力される信号Ｓ５が入力され
る。アンド回路３３，３４の出力端子はそれぞれオア回
路３５の入力端子に接続されている。従って、オア回路
３５からは、垂直同期信号VSYNC 又はデコーダ２２から
の信号Ｓ４か、又は、デコーダ２２からの信号Ｓ５が出
力される。

【００３８】従って、引込範囲切替部３０は、同期信号
判定回路部３１により垂直同期信号VSYNC の有無を判定
し、その判定結果に基づいて、垂直同期信号VSYNC 又は
デコーダ２２からの信号Ｓ４と、デコーダ２２からの信
号Ｓ５とを切り替えて出力する。引込範囲切替部３０か
ら出力される信号は、ＪＫＦＦ２４の入力端子Ｋに入力
され、ＪＫＦＦ２４は、入力端子Ｋに入力される信号に
基づいて引き込み期間を終了する。

【００３９】ＪＫＦＦ２４の入力端子Ｊに入力される信
号は、デコーダ２２から出力される信号Ｓ３であって、
この信号Ｓ３は、期間が「２２４Ｈ」、即ち、引き込み
期間の開始に対応している。ＪＫＦＦ２４の入力端子Ｋ
には、垂直同期信号VSYNC が有ると判定された場合には
その垂直同期信号VSYNC 又はデコーダ２２から出力され
る期間「２９６Ｈ」の信号Ｓ４が入力される。従って、
この場合には、引き込み期間は「２２４Ｈ」から「２９
６Ｈ」までの間となり、その引き込み期間内に入力され
る垂直同期信号VSYNC が有効となる。その有効となる垂
直同期信号VSYNC に基づいてクリア信号VCLRが生成され
る。

【００４０】一方、垂直同期信号VSYNC が無いと判定さ
れた場合、ＪＫＦＦ２４の入力端子Ｋには、デコーダ２
２から出力される信号Ｓ５が入力される。従って、引き
込み期間は「２２４Ｈ」から「２６２．５Ｈ」までの間
となる。そして、クリア信号VCLRは、引き込み期間の終
了である「２６２．５Ｈ」の信号に基づいて、ＪＫＦＦ
２４、ＤＦＦ２５、アンド回路２７によって生成され
る。

【００４１】即ち、垂直同期回路９は、垂直同期信号VS
YNC が有る場合、引き込み期間を「２２４Ｈ」から「２
９６Ｈ」までの間に設定し、その引き込み期間内に入力
される垂直同期信号VSYNC に基づいてカウンタ２１をク
リアして制御信号STV を生成する。

【００４２】一方、垂直同期信号VSYNC が無い場合、垂
直同期回路９は、引き込み期間を「２２４Ｈ」から「２
６２．５Ｈ」までの間に設定する。即ち、垂直同期回路
９は、引き込み期間の終了を「２９６Ｈ」から「２６
２．５Ｈ」に切り替える。この引き込み期間の終了は、
１フィールド分の画像が送られてくる期間に一致してい
る。そして、垂直同期回路９は、切り替えた引き込み期
間の終了である信号Ｓ５に基づいてクリア信号VCLRを生
成してカウンタ２１をクリアする。そのデコーダ２２か
らの信号Ｓ５は、１フィールド分の画像が送られてくる
期間に対応した「２６２．５Ｈ」のタイミングで出力さ
れる。

【００４３】従って、垂直同期回路９は、１フィールド
分の画像が送られてくる期間、即ち、「２６２．５Ｈ」
の期間で制御信号STV を生成し出力する。液晶表示モジ
ュール３の垂直駆動回路１２は、制御信号STV に基づい
て垂直走査を開始する。その結果、垂直同期信号VSYNC
が無い場合でもほぼ「２６２．５Ｈ」のタイミングで垂
直走査が開始されるので、液晶パネル１０に表示される
画面は垂直方向に流れない。

【００４４】次に、同期信号判定回路部３１の構成に付
いて詳述する。図３に示すように、同期信号判定回路部
３１は、カウンタ４１〜４３、ＪＫＦＦ４４〜４７、イ
ンバータ回路４８〜５４、アンド回路５５〜５７、及
び、オア回路５８，５９により構成されている。クリア
信号VCLRは、カウンタ４１〜４３の入力端子ＣＮに入力
される。また、クリア信号VCLRは、インバータ回路４８
を介してＪＫＦＦ４５，４６のクロック入力端子に入力
される。

【００４５】垂直同期信号VSYNC は、ＪＫＦＦ４４のク
ロック入力端子に入力され、ＪＫＦＦ４４の入力端子
Ｊ，Ｋはプルアップされている。ＪＫＦＦ４４の出力端
子Ｑはカウンタ４１の入力端子ＬＤに接続されるととも
に、インバータ回路４９を介してカウンタ４２の入力端
子ＬＤに接続されている。

【００４６】カウンタ４１の出力端子は、インバータ回
路５０を介してＪＫＦＦ４５の入力端子Ｊに接続され、
ＪＫＦＦ４５の入力端子ＫにはＪＫＦＦ４４から出力さ
れる信号Ｓ６がインバータ回路４９を介して入力され
る。ＪＫＦＦ４５の出力端子Ｑはアンド回路５５の一方
の入力端子に接続され、アンド回路５５の他方の入力端
子にはＪＫＦＦ４４から出力される信号Ｓ６が入力され
る。アンド回路５５の出力端子はオア回路５８の入力端
子に接続されている。

【００４７】カウンタ４２の出力端子は、インバータ回
路５１を介してＪＫＦＦ４６の入力端子Ｊに接続され、
ＪＫＦＦ４６の入力端子ＫにはＪＫＦＦ４４から出力さ
れる信号Ｓ６が入力される。ＪＫＦＦ４６の出力端子Ｑ
はアンド回路５６の一方の入力端子に接続され、アンド
回路５６の他方の入力端子にはＪＫＦＦ４４から出力さ
れる信号Ｓ６がインバータ回路４９を介して入力され
る。アンド回路５６の出力端子はオア回路５８の入力端
子に接続されている。

【００４８】オア回路５８の出力端子は、オア回路５９
の入力端子とＪＫＦＦ４７の入力端子Ｊに接続されてい
る。また、オア回路５８の出力端子は、インバータ回路
５２を介してカウンタ４３の入力端子ＬＤに接続されて
いる。そのカウンタ４３の出力端子は、インバータ回路
５４を介してアンド回路５７の一方の入力端子に接続さ
れ、アンド回路５７の他方の入力端子にはオア回路５８
から出力される信号Ｓ７がインバータ回路５３を介して
入力される。そして、アンド回路５７の出力端子はＪＫ
ＦＦ４７の入力端子Ｊに接続されている。ＪＫＦＦ４７
のクロック入力端子にはクロック信号CLK が入力され、
出力端子Ｑはオア回路５９の入力端子に接続されてい
る。そして、オア回路５９から判定信号ＮＳが出力され
るようになっている。

【００４９】尚、カウンタ４１〜４３、及び、ＪＫＦＦ
４４〜４７のリセット入力端子には、リセット信号TERS
T が入力される。リセット信号TERST は、例えば電源投
入時に一定期間だけＬレベルに保持される信号であっ
て、外部回路により作成され入力される。そして、カウ
ンタ４１〜４３及びＪＫＦＦ４４〜４７は、リセット信
号TERST によって電源投入時にリセットされるようにな
っている。

【００５０】垂直同期信号VSYNC の入力が有る場合、同
期信号判定回路部３１のＪＫＦＦ４４は、垂直同期信号
VSYNC が入力される毎に出力端子Ｑから出力する信号Ｓ
６を反転する。従って、垂直同期信号VSYNC が入力され
ない、即ち、垂直同期信号VSYNC が無い場合、ＪＫＦＦ
４４は、信号Ｓ６のレベルを保持する。その信号Ｓ６
は、カウンタ４１の入力端子ＬＤに直接入力されるとと
もに、インバータ回路４９を介してカウンタ４２の入力
端子ＬＤに入力される。

【００５１】カウンタ４１，４２はそれぞれダウンカウ
ンタであって、入力端子ＬＤにＬレベルの信号が入力さ
れると予め記憶されている設定値をロードするロードモ
ードとなり、入力端子ＬＤにＨレベルの信号が入力され
るとロードした設定値から入力端子ＣＮに入力される信
号に基づいてカウントダウンするカウントモードとな
る。そして、カウンタ４１，４２は、カウント値が
「０」になるとＬレベルの信号を出力するようになって
いる。

【００５２】従って、カウンタ４１は入力端子ＬＤに入
力される信号Ｓ６がＬレベルの時に予め設定された値を
ロードし、信号Ｓ６がＨレベルの時に入力端子ＣＮに入
力されるクリア信号VCLRに基づいてカウントダウンす
る。また、カウンタ４２は、入力端子ＬＤに入力される
信号、即ち、信号Ｓ６がＨレベルの時に予め設定された
値をロードし、信号Ｓ６がＬレベルの時にクリア信号VC
LRに基づいてカウントダウンする。尚、両カウンタ４
１，４２は、それぞれ設定値として「２」が予め記憶さ
れている。

【００５３】信号Ｓ６は、垂直同期信号VSYNC の入力が
有る場合、その垂直同期信号VSYNCが入力される毎にレ
ベルが反転される。従って、両カウンタ４１，４２は、
信号Ｓ６に基づいてそれぞれロードとカウントダウンと
を交互に行う。また、カウンタ４１には信号Ｓ６が直接
入力され、カウンタ４２には信号Ｓ６がインバータ回路
４９を介して入力される。従って、両カウンタ４１，４
２は、一方がロードのとき、他方はカウントダウンを行
う。

【００５４】カウンタ４１は、垂直同期信号VSYNC が入
力される毎に、ロードモードとカウントモードとを交互
に行う。そして、カウンタ４１がカウントダウンするク
リア信号VCLRは、垂直同期信号VSYNC に基づいて生成さ
れる。

【００５５】カウンタ４１は、垂直同期信号VSYNC の無
入力に基づいてカウントモードになると、クリア信号VC
LRに基づいてカウントダウンする。次に垂直同期信号VS
YNCが入力されると、カウンタ４１はロードモードとな
る。即ち、垂直同期信号VSYNC が有る場合、カウンタ４
１には、カウントモードの時に連続してクリア信号VCLR
が入力されない。従って、カウンタ４１のロードモード
の時に設定値「２」をロードすることによって、垂直同
期信号VSYNC の入力が有るときに、カウンタ４１は、Ｈ
レベルの信号を出力し続ける。そして、カウンタ４１
は、カウントモード時にクリア信号VCLRを２回以上連続
して入力すると、Ｌレベルの信号を出力する。

【００５６】尚、カウンタ４２は、その入力端子ＬＤに
インバータ回路４９によってＪＫＦＦ４４から出力され
る信号Ｓ６が反転されて入力される。従って、カウンタ
４２は、カウンタ４１がロードモードの時にカウントモ
ードとなり、カウンタ４１がカウントモードの時にロー
ドモードとなる。即ち、両カウンタ４１，４２は、交互
にカウントモードとなり、その時々の動作は同じである
ので、その説明を省略する。

【００５７】そして、両カウンタ４１，４２からＨレベ
ルの信号が出力される場合、即ち、垂直同期信号VSYNC
の入力が有る場合には、ＪＫＦＦ４５，４６からＬレベ
ルの信号が出力され、アンド回路５５，５６からＬレベ
ルの信号が出力される。その結果、オア回路５８から
は、Ｌレベルの信号Ｓ７が出力される。

【００５８】オア回路５８から出力されるＬレベルの信
号Ｓ７は、インバータ回路５２を介してカウンタ４３の
入力端子ＬＤに入力され、カウンタ４３はロードモード
となり、Ｈレベルの信号を出力する。カウンタ４３から
出力される信号は、インバータ回路５４により反転され
てアンド回路５７に入力されるので、そのアンド回路５
７からはＬレベルの信号がＪＫＦＦ４７の入力端子Ｋに
出力される。

【００５９】ＪＫＦＦ４７の入力端子Ｊには、オア回路
５８から出力される信号Ｓ７が入力され、その信号Ｓ７
は垂直同期信号VSYNC の入力が有る場合にはＬレベルと
なっている。従って、ＪＫＦＦ４７は、その出力端子Ｑ
からＬレベルの信号がオア回路５９に出力される。その
オア回路５９には、オア回路５８から出力されるＬレベ
ルの信号Ｓ７が入力される。その結果、オア回路５８、
即ち、同期信号判定回路部３１は、Ｌレベルの判定信号
ＮＳを出力する。

【００６０】図２に示すように、引込範囲切替部３０
は、同期信号判定回路部３１からＬレベルの判定信号Ｎ
Ｓが出力されると、垂直同期信号VSYNC 又はデコーダ２
２からの信号Ｓ４をＪＫＦＦ２４に出力する。その結
果、引き込み期間は、「２２４Ｈ」から「２９６Ｈ」ま
でとなり、その引き込み期間内に入力される垂直同期信
号VSYNC に基づいてクリア信号VCLRが生成される。

【００６１】一方、垂直同期信号VSYNC の入力が無い場
合、ＪＫＦＦ４４から出力される信号Ｓ６は反転されな
い。従って、両カウンタ４１，４２の一方はカウントモ
ードに固定され、他方はロードモードに固定される。例
えば、信号Ｓ６がＨレベルであってカウンタ４１がカウ
ントダウンを継続する場合、そのカウンタ４１のカウン
ト値は「０」となり、そのカウンタ４１からＬレベルの
信号が出力される。

【００６２】カウンタ４１からＬレベルの信号が出力さ
れると、その信号はインバータ回路５０により反転さ
れ、Ｈレベルの信号がＪＫＦＦ４５の入力端子Ｊに入力
される。この時、ＪＫＦＦ４５の入力端子Ｋには、信号
Ｓ６がインバータ回路４９により反転され入力されてい
る。従って、ＪＫＦＦ４５は出力端子ＱからＨレベルの
信号をアンド回路５５に出力する。そして、アンド回路
５５にはＨレベルの信号Ｓ６が入力されている。従っ
て、アンド回路５５はＨレベルの信号を出力するので、
オア回路５８からはＨレベルの信号Ｓ７が出力される。
そのＨレベルの信号Ｓ７は、オア回路５９を介して判定
信号ＮＳとして出力される。

【００６３】図２に示すように、引込範囲切替部３０
は、Ｈレベルの判定信号ＮＳに基づいて、デコーダ２２
から出力される信号Ｓ５をＪＫＦＦ２４に出力する。そ
の結果、引き込み期間は、「２２４Ｈ」から「２６２．
５Ｈ」に切り替えられる。この時には、垂直同期信号VS
YNC は入力されない。その結果、クリア信号VCLRは、デ
コーダ２２から出力される信号Ｓ５に基づいて生成され
る。

【００６４】デコーダ２２から出力される信号Ｓ５は、
１フィールド分の画像が送られてくる期間に対応した
「２６２．５Ｈ」のタイミングで出力される。従って、
クリア信号VCLRは、１フィールド分の画像に対応した間
隔で生成されるので、制御信号STV も１フィールド分の
画像に対応した間隔で生成される。

【００６５】従って、垂直同期回路９は、１フィールド
分の画像が送られてくる期間、即ち、「２６２．５Ｈ」
の期間で制御信号STV を生成し出力する。液晶表示モジ
ュール３の垂直駆動回路１２は、制御信号STV に基づい
て垂直走査を開始する。その結果、垂直同期信号VSYNC
が無い場合でもほぼ「２６２．５Ｈ」のタイミングで垂
直走査が開始されるので、液晶パネル１０に表示される
画面は垂直方向に流れない。

【００６６】次に、垂直同期信号VSYNC が無い状態から
有る状態になると、同期信号判定回路部３１のＪＫＦＦ
４４は、その垂直同期信号VSYNC が入力される毎に信号
Ｓ６を反転させる。信号Ｓ６が反転されると、カウンタ
４１，４２は、ロードモードとカウントモードとを交互
に繰り返すようになり、Ｈレベルの信号を出力する。そ
の結果、オア回路５８からは、Ｌレベルの信号Ｓ７が出
力される。

【００６７】オア回路５８から出力される信号Ｓ７は、
インバータ回路５２により反転され、カウンタ４３の入
力端子ＬＤにはＨレベルの信号が入力される。すると、
カウンタ４３は、ロードモードからカウントモードとな
り、入力端子ＣＮに入力されるクリア信号VCLRに基づい
てカウントダウンする。そのカウンタ４３には、ロード
モード時に設定値「４」がロードされている。従って、
カウンタ４３は、クリア信号VCLRを連続して４回入力す
ると、そのカウント値が「０」となり、Ｌレベルの信号
を出力する。

【００６８】カウンタ４３から出力される信号は、イン
バータ回路５４を介してアンド回路５７の一方の入力端
子に入力され、アンド回路５７の他方の入力端子には、
オア回路５８から出力されるＬレベルの信号Ｓ７がイン
バータ回路５３を介して入力される。その結果、アンド
回路５７は、Ｈレベルの信号をＪＫＦＦ４７に出力す
る。

【００６９】ＪＫＦＦ４７の入力端子Ｋには、アンド回
路５７から出力されるＨレベルの信号が入力され、入力
端子Ｊにはオア回路５８から出力されるＬレベルの信号
Ｓ７が入力される。従って、ＪＫＦＦ４７は、出力端子
ＱからＬレベルの信号が出力される。

【００７０】ＪＫＦＦ４７から出力されるＬレベルの信
号は、オア回路５８から出力されるＬレベルの信号Ｓ７
からカウンタ４３の設定値に基づいた分だけ遅れて入力
される。その結果、オア回路５９から出力される判定信
号ＮＳは、垂直同期信号VSYNC が有る状態になってか
ら、カウンタ４３の設定値分だけクリア信号VCLRが入力
された後にＬレベルとなる。

【００７１】即ち、同期信号判定回路部３１は、垂直同
期信号VSYNC が入力されると、その垂直同期信号VSYNC
がカウンタ４３の設定値に応じてクリア信号VCLRが複数
回入力された後にその垂直同期信号VSYNC が有ると判定
したＬレベルの判定信号ＮＳを出力する。この構成によ
って、垂直同期信号VSYNC が無い状態から有る状態にな
った時に、引き込み範囲の切り替えにヒステリシスを持
たせることで、切り替え時のバタつきを抑えることがで
きる。

【００７２】尚、同期信号判定回路部３１は、クリア信
号VCLRが連続して入力されてカウンタ４１，４２のカウ
ント値が「０」になることによって垂直同期信号VSYNC
の有無を判定している。従って、垂直同期信号VSYNC が
無いと判定されるのは、ＪＫＦＦ２４の入力端子Ｋに
は、「２９６Ｈ」の期間に対応する信号Ｓ４が入力さ
れ、その信号Ｓ４に基づいてクリア信号VCLRが生成され
た後となる。従って、その信号Ｓ４に基づいてクリア信
号VCLRが生成された時には、垂直走査の開始は、画像か
ら信号Ｓ４と垂直同期信号VSYNC の入力予定位置との差
分だけずれることになる。従って、液晶パネル１０に表
示される画像は、図５に示すように、垂直同期がずれた
位置に表示され、安定する。その結果、従来のように同
期流れは起こさないので、画像の内容を把握できるよう
になり、見やすいものとなる。

【００７３】以上記述したように、本形態によれば、以
下の効果を奏する。 （１）垂直同期回路９には引込範囲切替部３０が設けら
れている。引込範囲切替部３０は、クリア信号VCLRに基
づいて垂直同期信号VSYNC の有無を判定する同期信号判
定回路部３１を備え、その同期信号判定回路部３１から
出力される判定信号ＮＳに基づいて、垂直同期信号VSYN
C が無い場合に、引き込み期間を「２２４Ｈ」から「２
６２．５Ｈ」までの間に切り替えるようにした。その結
果、クリア信号VCLRは、１フィールド分の画像が送られ
てくる期間に一致して生成されるので、その１フィール
ド分の画像が送られてくる期間で制御信号STV が生成さ
れ出力される。液晶表示モジュール３の垂直駆動回路１
２は、制御信号STV に基づいて垂直走査を開始する。そ
の結果、垂直同期信号VSYNC が無い場合でもほぼ「２６
２．５Ｈ」のタイミングで垂直走査が開始されるので、
出力画像の同期流れを防ぐことができる。

【００７４】（２）同期信号判定回路部３１は、垂直同
期信号VSYNC が入力されると、その垂直同期信号VSYNC
がカウンタ４３の設定値に応じてクリア信号VCLRが複数
回入力された後にその垂直同期信号VSYNC が有ると判定
したＬレベルの判定信号ＮＳを出力する。この構成によ
って、垂直同期信号VSYNC が無い状態から有る状態にな
った時に、引き込み範囲の切り替えにヒステリシスを持
たせることができる。その結果、垂直同期回路９は、引
き込み範囲の切り替え時のバタつきを抑えることができ
る。

【００７５】尚、本発明は上記形態に限定されるもので
はなく、以下のように実施してもよい。 （１）上記実施の形態では、NTSC方式のビデオ信号を扱
うタイミングコントローラ５の垂直同期回路９に具体化
したが、PAL 方式やSECAM 方式のビデオ信号を扱うよう
にして実施してもよい。例えば、PAL 方式の場合、垂直
同期回路９のデコーダ２２は、垂直同期信号VSYNC がほ
ぼ312.5Hの間隔で入力されることから、引き込み範囲を
312.5Hに切替固定するようにすれば、上記実施の形態と
同様にPAL 方式の画像表示装置においても垂直同期流れ
を抑えた画像を表示することが可能となる。

【００７６】（２）上記実施の形態では、カウンタ４３
にロードする値を「４」に設定して垂直同期信号VSYNC
の入力が無い状態から有る状態になった時に複数フィー
ルド回分の余裕を設けて切り替えのバタつきを抑えるよ
うにしたが、カウント４３にロードする値を「３」以下
又は「５」以上の任意の値に設定してもよい。また、カ
ウンタ４３以降の回路を省略した構成として実施しても
よい。

【００７７】（３）上記実施の形態では、同期信号判定
回路部３１のカウンタ４１，４２の設定値を「２」に設
定したが、「３」以上の任意の値に設定してもよい。 （４）上記実施の形態では、液晶表示モジュール３を用
いた画像表示装置１に具体化したが、液晶表示モジュー
ル３に代えてＣＲＴやＰＤＰ（プラズマディスプレイパ
ネル）等の他の表示器を用いた画像表示装置に具体化し
て実施してもよい。

【００７８】（５）上記実施の形態では、同期信号判定
回路部３１のカウンタ４１〜４３にそれぞれダウンカウ
ンタを用いたが、アップカウンタを用いて実施してもよ
い。この場合、カウンタ４１〜４３は、クリア信号VCLR
を入力する毎にカウントアップし、カウント値がロード
した値と一致する時にそれぞれ信号を出力するようにす
る。この構成によっても、上記実施の形態と同様の効果
を奏する。

【００７９】

【発明の効果】以上詳述したように本発明によれば、不
安定な同期入力状態での出力画像の安定化を図ることが
可能な垂直同期回路を提供することができる。

【図面の簡単な説明】

【図１】 一実施の形態の画像表示装置のブロック図。

【図２】 一実施の形態の垂直同期回路のブロック回路
図。

【図３】 一実施の形態の同期信号判定回路部の回路
図。

【図４】 同期信号判定回路部の動作を示すタイミング
チャート。

【図５】 一実施の形態の垂直同期回路による画面を示
す説明図。

【図６】 従来の垂直同期回路のブロック回路図。

【図７】 従来の垂直同期信号の動作を示すタイミング
チャート。

【図８】 同期流れの場合を示すタイミングチャート。

【図９】 同期流れの場合の画面を示す説明図。

【符号の説明】

５ タイミングコントローラ ９ 垂直同期回路 ２１ カウンタ ２２ デコーダ ３１ 同期信号判定回路としての同期信号判定回路部 ４１ 第１のカウンタ ４２ 第２のカウンタ ４３ 第３のカウンタ ４４ フリップフロップとしてＪＫフリップフロップ CLK クロック信号 NS 判定信号 VSYNC 垂直同期信号 VCLR クリア信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 水平同期信号に基づいて生成されたクロ
   ック信号をカウントするカウンタを備え、そのカウンタ
   のカウント値に基づいて出力画像のタイミングを取るた
   めの制御信号を生成し出力するとともに、垂直同期信号
   の入力予定位置前後に引き込み期間を設け、その引き込
   み期間内に入力される垂直同期信号を有効とし、該垂直
   同期信号又は引き込み期間の終了に基づいてクリア信号
   を生成して前記カウンタのカウント値をクリアするよう
   にした垂直同期回路において、 前記垂直同期信号を入力し、該垂直同期信号の有無を判
   定し、その判定結果を判定信号として出力する同期信号
   判定回路と、 前記垂直同期信号の入力予定位置に対応した信号を出力
   するデコーダとを備え、 前記同期信号判定回路から出力される判定信号に基づい
   て、前記垂直同期信号の入力が無い場合には引き込み範
   囲を前記デコーダから出力される垂直同期信号の入力予
   定位置に対応した信号に基づいた範囲に切り替えるよう
   にした垂直同期回路。
2. 【請求項２】 請求項１に記載の垂直同期回路におい
   て、 前記同期信号判定回路は、 前記垂直同期信号の入力が有るときにはその垂直同期信
   号を入力する毎にロードモードとカウントモードとを交
   互に繰り返し、前記垂直同期信号が無い場合にはカウン
   トモードとなって前記クリア信号を入力する毎にカウン
   トするカウンタを備え、そのカウンタのカウント値に基
   づいて判定信号を出力するようにした垂直同期回路。
3. 【請求項３】 請求項１に記載の垂直同期回路におい
   て、 前記同期信号判定回路には、前記垂直同期信号の入力が
   有る場合には、その垂直同期信号を入力する毎に反転し
   た信号を出力するフリップフロップと、 前記フリップフロップから出力される信号に基づいて、
   前記垂直同期信号の入力が有る場合にロードモードとカ
   ウントモードとを交互に繰り返し、カウントモードの時
   に前記クリア信号に基づいてカウントする第１のカウン
   タと、 前記フリップフロップから出力される信号をインバータ
   回路を介して入力し、前記第１のカウンタがロードモー
   ドのときにはカウントモードとなり、前記第１のカウン
   タがカウントモードのときにはロードモードとなり、カ
   ウントモードの時に前記クリア信号を入力する毎にカウ
   ントする第２のカウンタとを備え、 前記第１又は第２のカウンタのカウント値に基づいて判
   定信号を出力するようにした垂直同期回路。
4. 【請求項４】 請求項１に記載の垂直同期回路におい
   て、 前記同期信号判定回路は、垂直同期信号の入力が無い状
   態から有る状態になってから複数フィールド経過した後
   に該垂直同期信号が有ると判定した場合の判定信号を出
   力するようにした垂直同期回路。
5. 【請求項５】 請求項２又は３に記載の垂直同期回路に
   おいて、 前記同期信号判定回路は、 前記カウンタから出力される信号に基づいて、垂直同期
   信号の入力が無い状態から有る状態になったときに前記
   クリア信号を入力する毎にカウントするカウンタを備
   え、当該カウンタのカウント値、又は、前記カウンタの
   カウント値に基づいて、垂直同期信号の入力が無い状態
   から有る状態になってから複数フィールド経過した後に
   該垂直同期信号が有ると判定した判定信号を出力するよ
   うにした垂直同期回路。
6. 【請求項６】 水平同期信号に基づいて、出力画像のタ
   イミングを取るための制御信号と、クロック信号とを生
   成し出力する水平同期回路と、 請求項１〜５のうちのいずれか１項に記載の垂直同期回
   路とを備えたタイミングコントローラ。