JP3500665B2 - ディジタルビデオ信号記録装置及び再生装置 - Google Patents
ディジタルビデオ信号記録装置及び再生装置Info
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- JP3500665B2 JP3500665B2 JP21798093A JP21798093A JP3500665B2 JP 3500665 B2 JP3500665 B2 JP 3500665B2 JP 21798093 A JP21798093 A JP 21798093A JP 21798093 A JP21798093 A JP 21798093A JP 3500665 B2 JP3500665 B2 JP 3500665B2
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Description
【０００１】
【産業上の利用分野】この発明は、バイト単位のパラレ
ルデータで転送されたディジタルビデオ信号を２４−２
５変換し、シリアルデータに変換して記録するディジタ
ルビデオ信号記録装置及びその再生装置に関する。
ルデータで転送されたディジタルビデオ信号を２４−２
５変換し、シリアルデータに変換して記録するディジタ
ルビデオ信号記録装置及びその再生装置に関する。
【０００２】
【従来の技術】ＤＣＴ変換と可変長符号化を用いてディ
ジタルビデオ信号を圧縮し、回転ヘッドにより磁気テー
プに記録するようにしたディジタルＶＴＲの開発が進め
られている。このようなディジタルＶＴＲでは、トラッ
キング制御として、パイロット信号を再生してトラッキ
ング制御を行うＡＴＦが採用されている。ＡＴＦのパイ
ロット信号を形成するために、ディジタルＶＴＲの記録
データは、２４−２５変換される。２４−２５変換は、
記録データの２４ビットに対して、パイロット信号を形
成するための１ビットを付加するものである。
ジタルビデオ信号を圧縮し、回転ヘッドにより磁気テー
プに記録するようにしたディジタルＶＴＲの開発が進め
られている。このようなディジタルＶＴＲでは、トラッ
キング制御として、パイロット信号を再生してトラッキ
ング制御を行うＡＴＦが採用されている。ＡＴＦのパイ
ロット信号を形成するために、ディジタルＶＴＲの記録
データは、２４−２５変換される。２４−２５変換は、
記録データの２４ビットに対して、パイロット信号を形
成するための１ビットを付加するものである。
【０００３】このようなディジタルＶＴＲにおいて、デ
ィジタル信号処理を行う回路は、基本的に、バイト（８
ビット）単位のパラレルデータで処理を行い、各回路間
をパラレルでデータ転送する構成とされる。
ィジタル信号処理を行う回路は、基本的に、バイト（８
ビット）単位のパラレルデータで処理を行い、各回路間
をパラレルでデータ転送する構成とされる。
【０００４】ディジタルＶＴＲにおいて、このようにバ
イト単位のパラレルで処理を行った場合、記録時の２４
−２５変換は、３バイト分のデータに対して１ビットを
付加するような処理で実現できる。つまり、バイト単位
のパラレルでデータを取り込み、３バイト分取り込む毎
に１ビット付加すれば、２４ビットから２５ビットへの
変換が行なえる。これを、パラレルデータからシリアル
データに変換すれば、２５ビットのシリアルの記録デー
タを得ることができる。
イト単位のパラレルで処理を行った場合、記録時の２４
−２５変換は、３バイト分のデータに対して１ビットを
付加するような処理で実現できる。つまり、バイト単位
のパラレルでデータを取り込み、３バイト分取り込む毎
に１ビット付加すれば、２４ビットから２５ビットへの
変換が行なえる。これを、パラレルデータからシリアル
データに変換すれば、２５ビットのシリアルの記録デー
タを得ることができる。
【０００５】ところが、バイト単位のパラレルデータの
３バイト分に１ビット付加して２４−２５変換を行うよ
うにした場合、１ビット付加したことにより、２４−２
５変換されたデータをパラレル／シリアル変換してシリ
アル転送する際のシリアルクロックと、バイト単位のデ
ータをパラレルで転送して処理を行うパラレルクロック
との関係が複雑になる。このため、従来では、ＰＬＬ回
路と分周回路を使って、複雑な関係にあるシリアルクロ
ックとパラレルクロックとを形成しなければならなくな
り、回路規模が増大するという問題が生じる。
３バイト分に１ビット付加して２４−２５変換を行うよ
うにした場合、１ビット付加したことにより、２４−２
５変換されたデータをパラレル／シリアル変換してシリ
アル転送する際のシリアルクロックと、バイト単位のデ
ータをパラレルで転送して処理を行うパラレルクロック
との関係が複雑になる。このため、従来では、ＰＬＬ回
路と分周回路を使って、複雑な関係にあるシリアルクロ
ックとパラレルクロックとを形成しなければならなくな
り、回路規模が増大するという問題が生じる。
【０００６】つまり、図６は、従来のディジタルＶＴＲ
の記録系の構成を示すものである。図６において、１０
１はビデオ信号の入力端子である。入力端子１０１に記
録すべきビデオ信号が供給される。このビデオ信号がデ
ィジタルビデオ信号処理回路１０２に供給される。ディ
ジタルビデオ信号処理回路１０２で、このビデオ信号
は、ＤＣＴ変換され、可変長符号化される。
の記録系の構成を示すものである。図６において、１０
１はビデオ信号の入力端子である。入力端子１０１に記
録すべきビデオ信号が供給される。このビデオ信号がデ
ィジタルビデオ信号処理回路１０２に供給される。ディ
ジタルビデオ信号処理回路１０２で、このビデオ信号
は、ＤＣＴ変換され、可変長符号化される。
【０００７】ディジタルビデオ信号処理回路１０２の出
力がパリティ発生回路１０３に供給される。パリティ発
生回路１０３により、圧縮されたビデオ信号にエラー訂
正用のパリティが付加される。パリティ発生回路１０３
の出力がＴＢＣ回路４に供給される。
力がパリティ発生回路１０３に供給される。パリティ発
生回路１０３により、圧縮されたビデオ信号にエラー訂
正用のパリティが付加される。パリティ発生回路１０３
の出力がＴＢＣ回路４に供給される。
【０００８】ディジタル信号処理回路１０２、パリティ
発生回路１０３、ＴＢＣ回路１０４の夫々の間では、バ
イト単位でデータが転送される。この時のクロックとし
ては、クロック発生回路１０５からのクロックＴＣＫが
用いられる。クロック発生回路１０５には、入力端子１
０６から入力ビデオ信号の同期信号が供給される。クロ
ック発生回路１０５は例えばＰＬＬで構成されており、
この同期信号に基づいてクロックを発生する。
発生回路１０３、ＴＢＣ回路１０４の夫々の間では、バ
イト単位でデータが転送される。この時のクロックとし
ては、クロック発生回路１０５からのクロックＴＣＫが
用いられる。クロック発生回路１０５には、入力端子１
０６から入力ビデオ信号の同期信号が供給される。クロ
ック発生回路１０５は例えばＰＬＬで構成されており、
この同期信号に基づいてクロックを発生する。
【０００９】ＴＢＣ回路１０４には、クロック発生回路
１０５からのクロックＴＣＫが書き込みクロックとして
供給される。また、ＴＢＣ回路１０４には、クロックＶ
ＣＫが読み出しクロックとして供給される。ＴＢＣ回路
１０４により記録するディジタルビデオ信号の時間軸変
動成分が除去される。
１０５からのクロックＴＣＫが書き込みクロックとして
供給される。また、ＴＢＣ回路１０４には、クロックＶ
ＣＫが読み出しクロックとして供給される。ＴＢＣ回路
１０４により記録するディジタルビデオ信号の時間軸変
動成分が除去される。
【００１０】ＴＢＣ回路１０４の出力がＩＤ付加回路１
０７に供給される。ＩＤ付加回路１０７により、記録デ
ータに制御情報等のＩＤデータが付加される。このＩＤ
付加回路１０７の出力がランダマイズ回路１０８に供給
される。ランダマイズ回路１０８により、Ｍ系列を用い
て、記録データが拡散される。ランダマイズ回路１０８
の出力が変調回路１１０に供給される。
０７に供給される。ＩＤ付加回路１０７により、記録デ
ータに制御情報等のＩＤデータが付加される。このＩＤ
付加回路１０７の出力がランダマイズ回路１０８に供給
される。ランダマイズ回路１０８により、Ｍ系列を用い
て、記録データが拡散される。ランダマイズ回路１０８
の出力が変調回路１１０に供給される。
【００１１】入力端子１１５には、パラレルクロックＶ
ＣＫが供給される。このパラレルクロックＶＣＫは、Ｔ
ＢＣ回路１０４、ＩＤ発生回路１０７、ランダマイズ回
路１０８、変調回路１１０に供給される。ＴＢＣ回路１
０４、ＩＤ発生回路１０７、ランダマイズ回路１０８、
変調回路１１０の間では、このパラレルクロックＶＣＫ
により、バイト単位のパラレルデータで、データが転送
される。
ＣＫが供給される。このパラレルクロックＶＣＫは、Ｔ
ＢＣ回路１０４、ＩＤ発生回路１０７、ランダマイズ回
路１０８、変調回路１１０に供給される。ＴＢＣ回路１
０４、ＩＤ発生回路１０７、ランダマイズ回路１０８、
変調回路１１０の間では、このパラレルクロックＶＣＫ
により、バイト単位のパラレルデータで、データが転送
される。
【００１２】変調回路１１０は、記録データの先頭にシ
ンクが付加すると共に、転送されたきたパラレルータの
３バイト毎にに１ビット付加することにより、記録デー
タを２４−２５変換する。この記録データがパラレル／
シリアル変換回路１１１に供給される。パラレル／シリ
アル変換回路１１１には、入力端子１１６からシリアル
クロックＳＣＫが供給される。パラレルシリアル変換回
路１１１で、記録データがパラレル／シリアル変換され
る。
ンクが付加すると共に、転送されたきたパラレルータの
３バイト毎にに１ビット付加することにより、記録デー
タを２４−２５変換する。この記録データがパラレル／
シリアル変換回路１１１に供給される。パラレル／シリ
アル変換回路１１１には、入力端子１１６からシリアル
クロックＳＣＫが供給される。パラレルシリアル変換回
路１１１で、記録データがパラレル／シリアル変換され
る。
【００１３】このパラレル／シリアル変換回路１１１の
出力が記録アンプ１１２に供給される。記録アンプ１１
２の出力がヘッド１１３に供給される。ヘッド１１３に
より、磁気テープ１１４に圧縮されたディジタルビデオ
信号が記録される。
出力が記録アンプ１１２に供給される。記録アンプ１１
２の出力がヘッド１１３に供給される。ヘッド１１３に
より、磁気テープ１１４に圧縮されたディジタルビデオ
信号が記録される。
【００１４】このような記録系において、変調回路１１
０は、転送されたきた３バイトに１ビット付加して、２
４−２５変換を行っている。すなわち、変調回路１１０
は、パラレルクロックＶＣＫの３クロック分で２５ビッ
トのシリアルデータを出力する。したがって、２４−２
５変換されたデータをシリアルデータに変換するための
シリアルクロックＳＣＫの周波数ｆSCK と、パラレルク
ロックＶＣＫの周波数ｆVCK との関係は、パラレルクロ
ックＶＣＫの３クロックの間に２５ビットのシリアルデ
ータを出力することになるので、 ｆVCK ＝（３／２５）ｆSCK となる。
０は、転送されたきた３バイトに１ビット付加して、２
４−２５変換を行っている。すなわち、変調回路１１０
は、パラレルクロックＶＣＫの３クロック分で２５ビッ
トのシリアルデータを出力する。したがって、２４−２
５変換されたデータをシリアルデータに変換するための
シリアルクロックＳＣＫの周波数ｆSCK と、パラレルク
ロックＶＣＫの周波数ｆVCK との関係は、パラレルクロ
ックＶＣＫの３クロックの間に２５ビットのシリアルデ
ータを出力することになるので、 ｆVCK ＝（３／２５）ｆSCK となる。
【００１５】このため、従来では、図７に示すように、
ＰＬＬ１２１を用いて、クロックを形成する必要があ
る。図７において、基準信号発生回路１０９からは、シ
リアルクロックＳＣＫが出力される。このシリアルクロ
ックＳＣＫが１／２５分周回路１２２に供給され、１／
２５分周される。この１／２５分周回路１２２の出力が
位相比較回路１２３に供給される。位相比較回路１２３
には、１／２４分周回路１２５の出力が供給される。Ｖ
ＣＯ１２４の出力が１／２４分周回路１２５に供給され
ると共に、１／８分周回路１２６に供給される。１／８
分周回路１２６からは、パラレルクロックＶＣＫが出力
される。
ＰＬＬ１２１を用いて、クロックを形成する必要があ
る。図７において、基準信号発生回路１０９からは、シ
リアルクロックＳＣＫが出力される。このシリアルクロ
ックＳＣＫが１／２５分周回路１２２に供給され、１／
２５分周される。この１／２５分周回路１２２の出力が
位相比較回路１２３に供給される。位相比較回路１２３
には、１／２４分周回路１２５の出力が供給される。Ｖ
ＣＯ１２４の出力が１／２４分周回路１２５に供給され
ると共に、１／８分周回路１２６に供給される。１／８
分周回路１２６からは、パラレルクロックＶＣＫが出力
される。
【００１６】基準信号発生回路１０９からは、周波数ｆ
SCK のシリアルクロックＳＣＫが出力され、このクロッ
クＳＣＫが１／２５分周回路１２２で１／２５分周され
る。したがって、１／２５分周回路１２２の出力クロッ
クの周波数は、（１／２５）ｆSCK となる。この（１／
２５）ｆSCK のクロックは、位相比較回路１２３、ＶＣ
Ｏ１２４、１／２４分周回路１２５からなるＰＬＬによ
り２４倍される。したがって、ＶＣＯ１２４の出力クロ
ックの周波数は、（２４／２５）ｆSCK となる。この
（２４／２５）ｆSCK のクロックは、１／８分周回路１
２６により、１／８分周される。これにより、１／８分
周回路１２６からは、 （２４／２５）×（１／８）ｆSCK ＝（３／２５）ｆSCK のクロックが得られる。このクロックがパラレルクロッ
クＶＣＫとされる。このパラレルクロックＶＣＫの周波
数ｆVCK は、 ｆVCK ＝（３／２５）ｆSCK となり、２４−２５変換されたデータをシリアルデータ
に変換するためのシリアルクロックＳＣＫの周波数ｆ
SCK と、パラレルクロックＶＣＫの周波数をｆVCKとが
上述の関係とすることができる。
SCK のシリアルクロックＳＣＫが出力され、このクロッ
クＳＣＫが１／２５分周回路１２２で１／２５分周され
る。したがって、１／２５分周回路１２２の出力クロッ
クの周波数は、（１／２５）ｆSCK となる。この（１／
２５）ｆSCK のクロックは、位相比較回路１２３、ＶＣ
Ｏ１２４、１／２４分周回路１２５からなるＰＬＬによ
り２４倍される。したがって、ＶＣＯ１２４の出力クロ
ックの周波数は、（２４／２５）ｆSCK となる。この
（２４／２５）ｆSCK のクロックは、１／８分周回路１
２６により、１／８分周される。これにより、１／８分
周回路１２６からは、 （２４／２５）×（１／８）ｆSCK ＝（３／２５）ｆSCK のクロックが得られる。このクロックがパラレルクロッ
クＶＣＫとされる。このパラレルクロックＶＣＫの周波
数ｆVCK は、 ｆVCK ＝（３／２５）ｆSCK となり、２４−２５変換されたデータをシリアルデータ
に変換するためのシリアルクロックＳＣＫの周波数ｆ
SCK と、パラレルクロックＶＣＫの周波数をｆVCKとが
上述の関係とすることができる。
【００１７】また、再生時には、磁気テープからシリア
ルでデータが再生される。この再生シリアルデータは、
２５ビットのデータが２４ビットに変換され、バイト単
位のパラレルデータで処理される。この時、再生データ
から形成されるシリアルクロックと、これを２４ビット
に変換してバイトパラレルで転送する際のパラレルクロ
ックとの関係が複雑になる。
ルでデータが再生される。この再生シリアルデータは、
２５ビットのデータが２４ビットに変換され、バイト単
位のパラレルデータで処理される。この時、再生データ
から形成されるシリアルクロックと、これを２４ビット
に変換してバイトパラレルで転送する際のパラレルクロ
ックとの関係が複雑になる。
【００１８】つまり、図８は、従来のディジタルＶＴＲ
の再生系の構成を示すものである。図８において、磁気
テープ１５１の再生信号がヘッド１５２で再生される。
ヘッド１５２の出力が再生アンプ１５３を介してＡ／Ｄ
コンバータ１５４に供給される。Ａ／Ｄコンバータ１５
４で、再生信号がディジタル化される。このＡ／Ｄコン
バータ１５４の出力がデータ再生回路１５５に供給され
る。データ再生回路１５５で、再生信号から２値のディ
ジタルデータが再生される。データ再生回路１５５の出
力が復調回路１５６に供給される。
の再生系の構成を示すものである。図８において、磁気
テープ１５１の再生信号がヘッド１５２で再生される。
ヘッド１５２の出力が再生アンプ１５３を介してＡ／Ｄ
コンバータ１５４に供給される。Ａ／Ｄコンバータ１５
４で、再生信号がディジタル化される。このＡ／Ｄコン
バータ１５４の出力がデータ再生回路１５５に供給され
る。データ再生回路１５５で、再生信号から２値のディ
ジタルデータが再生される。データ再生回路１５５の出
力が復調回路１５６に供給される。
【００１９】ヘッド１５２からは、記録データがシリア
ルで再生される。Ａ／Ｄコンバータ１５４、データ再生
回路１５５、復調回路１５６の間は、クロック発生回路
１６０からのシリアルクロックＳＣＫにより、シリアル
でデータが転送される。
ルで再生される。Ａ／Ｄコンバータ１５４、データ再生
回路１５５、復調回路１５６の間は、クロック発生回路
１６０からのシリアルクロックＳＣＫにより、シリアル
でデータが転送される。
【００２０】クロック発生回路１６０には、再生アンプ
１５３の出力が供給される。クロック発生回路１６０
は、再生信号に基づいて、シリアルクロックＳＣＫが形
成する。このシリアルクロックＳＣＫは、Ａ／Ｄコンバ
ータ１５４、データ再生回路１５５、復調回路１５６に
供給される。
１５３の出力が供給される。クロック発生回路１６０
は、再生信号に基づいて、シリアルクロックＳＣＫが形
成する。このシリアルクロックＳＣＫは、Ａ／Ｄコンバ
ータ１５４、データ再生回路１５５、復調回路１５６に
供給される。
【００２１】復調回路１５６で、シンクパターンが検出
される。そして、パイロット信号用に付加されていたデ
ータを除くことにより、２４−２５変換の復調がなされ
る。そして、復調回路１５６で、シリアルで再生された
データがバイト単位のパラレルのデータに変換される。
される。そして、パイロット信号用に付加されていたデ
ータを除くことにより、２４−２５変換の復調がなされ
る。そして、復調回路１５６で、シリアルで再生された
データがバイト単位のパラレルのデータに変換される。
【００２２】この復調回路１５６の出力がデランダマイ
ズ回路１５７に供給される。デランダマイズ回路１５７
の出力がＩＤ再生回路１５８に供給される。ＩＤ再生回
路１５８の出力がＴＢＣ回路１５９に供給される。
ズ回路１５７に供給される。デランダマイズ回路１５７
の出力がＩＤ再生回路１５８に供給される。ＩＤ再生回
路１５８の出力がＴＢＣ回路１５９に供給される。
【００２３】復調回路１５６、デランダマイズ回路１５
７、ＩＤ再生回路１５８、ＴＢＣ回路１５９の間では、
パラレルクロックＶＣＫにより、バイト単位のパラレル
でデータが転送される。
７、ＩＤ再生回路１５８、ＴＢＣ回路１５９の間では、
パラレルクロックＶＣＫにより、バイト単位のパラレル
でデータが転送される。
【００２４】ＴＢＣ回路１５９には、パラレルクロック
ＶＣＫが書き込みクロックとして供給される。また、ク
ロック発生回路１６７からクロックＴＣＫが読み出しク
ロックとして供給される。
ＶＣＫが書き込みクロックとして供給される。また、ク
ロック発生回路１６７からクロックＴＣＫが読み出しク
ロックとして供給される。
【００２５】ＴＢＣ回路１５９の出力がエラー訂正回路
１６３に供給される。エラー訂正回路１６３で、再生信
号のエラー訂正がなされる。エラー訂正回路１６３の出
力がディジタル信号処理回路１６４に供給される。ディ
ジタル信号処理回路１６４で、逆ＤＣＴにより、圧縮デ
ィジタルビデオ信号が伸長される。そして、再生ビデオ
信号が出力端子１６５から出力される。
１６３に供給される。エラー訂正回路１６３で、再生信
号のエラー訂正がなされる。エラー訂正回路１６３の出
力がディジタル信号処理回路１６４に供給される。ディ
ジタル信号処理回路１６４で、逆ＤＣＴにより、圧縮デ
ィジタルビデオ信号が伸長される。そして、再生ビデオ
信号が出力端子１６５から出力される。
【００２６】ＴＢＣ回路１５９、エラー訂正回路１６
３、ディジタル信号処理回路１６４の夫々の間では、ク
ロック発生回路１６７からのクロックＴＣＫにより、バ
イト単位のパラレルでデータが転送される。
３、ディジタル信号処理回路１６４の夫々の間では、ク
ロック発生回路１６７からのクロックＴＣＫにより、バ
イト単位のパラレルでデータが転送される。
【００２７】クロック発生回路１６７には、入力端子１
６６から同期信号が供給される。この同期信号に基づい
て、クロック発生回路１６７でクロックＴＣＫが形成さ
れる。このクロックＴＣＫが、ＴＢＣ回路１５９、エラ
ー訂正回路１６３、ＴＢＣ回路１５９に供給される。
６６から同期信号が供給される。この同期信号に基づい
て、クロック発生回路１６７でクロックＴＣＫが形成さ
れる。このクロックＴＣＫが、ＴＢＣ回路１５９、エラ
ー訂正回路１６３、ＴＢＣ回路１５９に供給される。
【００２８】再生時においても、クロック発生回路１６
０で再生されるシリアルクロックＳＣＫの周波数ｆSCK
と、パラレルクロックＶＣＫの周波数ｆVCK との関係を ｆVCK ＝（３／２５）ｆSCK とする必要がある。そして、このシリアルクロックＳＣ
ＫとパラレルクロックＶＣＫとの同期を保つ必要があ
る。このため、図９に示すように、１／２５分周回路１
７１と、位相比較回路１７２、ＶＣＯ１７３、１／２４
分周回路１７４からなるＰＬＬ１７７と、１／８分周回
路１７６とを設けて、再生シリアルクロックＳＣＫに同
期したクロックＶＣＫを形成する必要がある。
０で再生されるシリアルクロックＳＣＫの周波数ｆSCK
と、パラレルクロックＶＣＫの周波数ｆVCK との関係を ｆVCK ＝（３／２５）ｆSCK とする必要がある。そして、このシリアルクロックＳＣ
ＫとパラレルクロックＶＣＫとの同期を保つ必要があ
る。このため、図９に示すように、１／２５分周回路１
７１と、位相比較回路１７２、ＶＣＯ１７３、１／２４
分周回路１７４からなるＰＬＬ１７７と、１／８分周回
路１７６とを設けて、再生シリアルクロックＳＣＫに同
期したクロックＶＣＫを形成する必要がある。
【００２９】
【発明が解決しようとする課題】このように、従来のデ
ィジタルＶＴＲでは、バイト単位のパラレルで処理を行
ない、データに１ビット付加することにより２４−２５
変換し、パラレル／シリアル変換してデータ記録を行っ
た場合、シリアル転送する際のシリアルクロックと、バ
イト単位のデータをパラレルで転送して処理を行うパラ
レルクロックとの関係が複雑になる。このため、従来で
は、ＰＬＬ回路と分周回路を使って、複雑な関係にある
シリアルクロックとパラレルクロックとを形成しなけれ
ばならなくなる。このため、回路規模が増大するという
問題が生じる。
ィジタルＶＴＲでは、バイト単位のパラレルで処理を行
ない、データに１ビット付加することにより２４−２５
変換し、パラレル／シリアル変換してデータ記録を行っ
た場合、シリアル転送する際のシリアルクロックと、バ
イト単位のデータをパラレルで転送して処理を行うパラ
レルクロックとの関係が複雑になる。このため、従来で
は、ＰＬＬ回路と分周回路を使って、複雑な関係にある
シリアルクロックとパラレルクロックとを形成しなけれ
ばならなくなる。このため、回路規模が増大するという
問題が生じる。
【００３０】また、再生時にも、再生されたシリアルク
ロックと、２５−２４変換したデータをバイト単位のパ
ラレルで転送して処理を行うパラレルクロックとの関係
が複雑になり、ＰＬＬ回路と分周回路を使って複雑な関
係にあるシリアルクロックとパラレルクロックとを形成
しなければならない。
ロックと、２５−２４変換したデータをバイト単位のパ
ラレルで転送して処理を行うパラレルクロックとの関係
が複雑になり、ＰＬＬ回路と分周回路を使って複雑な関
係にあるシリアルクロックとパラレルクロックとを形成
しなければならない。
【００３１】したがって、この発明の目的は、バイト単
位のパラレルで処理を行ない、データに１ビット付加す
ることにより２４−２５変換して、パラレル／シリアル
変換して記録する場合に、パラレル／シリアル変換が容
易に行え、回路規模の縮小を図れるディジタルビデオ信
号記録装置を提供することにある。
位のパラレルで処理を行ない、データに１ビット付加す
ることにより２４−２５変換して、パラレル／シリアル
変換して記録する場合に、パラレル／シリアル変換が容
易に行え、回路規模の縮小を図れるディジタルビデオ信
号記録装置を提供することにある。
【００３２】この発明の他の目的は、再生されたシリア
ルクロックとを復調して、バイト単位のパラレルで転送
して処理を行う場合に、回路規模の縮小が図れるディジ
タルビデオ信号再生装置を提供することにある。
ルクロックとを復調して、バイト単位のパラレルで転送
して処理を行う場合に、回路規模の縮小が図れるディジ
タルビデオ信号再生装置を提供することにある。
【００３３】
【課題を解決するための手段】この発明は、バイト単位
のパラレルデータで転送されてきたディジタルビデオ信
号に対して、３バイト毎に１ビット付加することで２４
−２５変換を行い、２４−２５変換されたディジタルビ
デオ信号をシリアルデータに変換して記録するようにし
たディジタルビデオ信号記録装置において、シリアルク
ロックを発生するシリアルクロック形成手段と、シリア
ルクロックを基に、その３クロックがシリアルクロック
の２５クロック分である変則パラレルクロックを形成す
る変則パラレルクロック形成手段とを備え、パラレルデ
ータを変則パラレルクロックで転送し、２４−２５変換
した後、シリアルクロックでパラレル／シリアル変換す
るようにしたことを特徴とするディジタルビデオ信号記
録装置である。
のパラレルデータで転送されてきたディジタルビデオ信
号に対して、３バイト毎に１ビット付加することで２４
−２５変換を行い、２４−２５変換されたディジタルビ
デオ信号をシリアルデータに変換して記録するようにし
たディジタルビデオ信号記録装置において、シリアルク
ロックを発生するシリアルクロック形成手段と、シリア
ルクロックを基に、その３クロックがシリアルクロック
の２５クロック分である変則パラレルクロックを形成す
る変則パラレルクロック形成手段とを備え、パラレルデ
ータを変則パラレルクロックで転送し、２４−２５変換
した後、シリアルクロックでパラレル／シリアル変換す
るようにしたことを特徴とするディジタルビデオ信号記
録装置である。
【００３４】この発明は、２４−２５変換されたシリア
ルデータで再生されたディジタルビデオ信号を復調し、
バイト単位のパラレルデータで転送するようにしたディ
ジタルビデオ信号再生装置において、再生信号からシリ
アルクロックを形成するシリアルクロック形成手段と、
シリアルクロックを基に、その３クロックがシリアルク
ロックの２５クロック分である変則パラレルクロックを
形成する変則パラレルクロック形成手段とを備え、再生
シリアルデータをシリアルクロックで転送し、復調して
バイト単位のパラレルデータに変換し、変則パラレルク
ロックで転送するようにしたことを特徴とするディジタ
ルビデオ信号再生装置である。
ルデータで再生されたディジタルビデオ信号を復調し、
バイト単位のパラレルデータで転送するようにしたディ
ジタルビデオ信号再生装置において、再生信号からシリ
アルクロックを形成するシリアルクロック形成手段と、
シリアルクロックを基に、その３クロックがシリアルク
ロックの２５クロック分である変則パラレルクロックを
形成する変則パラレルクロック形成手段とを備え、再生
シリアルデータをシリアルクロックで転送し、復調して
バイト単位のパラレルデータに変換し、変則パラレルク
ロックで転送するようにしたことを特徴とするディジタ
ルビデオ信号再生装置である。
【００３５】この発明では、変則パラレルクロック形成
手段は、シリアルクロックを計数するカウンタを有し、
カウンタの出力に基づいて、その３クロック分の周期
が、夫々、シリアルクロックの９クロック分、８クロッ
ク分、８クロック分に変化する変則パラレルクロックを
形成する。
手段は、シリアルクロックを計数するカウンタを有し、
カウンタの出力に基づいて、その３クロック分の周期
が、夫々、シリアルクロックの９クロック分、８クロッ
ク分、８クロック分に変化する変則パラレルクロックを
形成する。
【００３６】
【作用】その３クロック分の周期が、夫々、シリアルク
ロックの９クロック分、８クロック分、８クロック分に
変化する変則パラレルクロックを用いる。このような変
則パラレルクロックを用いると、３クロックで２５ビッ
トのデータをシリアルデータに変換できるので、記録時
に２４−２５変換されたパラレルデータを容易にシリア
ルデータに変換できる。また、再生時に、再生されたシ
リアルクロックから、変則パラレルクロックを形成し
て、再生データをバイト単位のパラレルデータで処理で
きる。
ロックの９クロック分、８クロック分、８クロック分に
変化する変則パラレルクロックを用いる。このような変
則パラレルクロックを用いると、３クロックで２５ビッ
トのデータをシリアルデータに変換できるので、記録時
に２４−２５変換されたパラレルデータを容易にシリア
ルデータに変換できる。また、再生時に、再生されたシ
リアルクロックから、変則パラレルクロックを形成し
て、再生データをバイト単位のパラレルデータで処理で
きる。
【００３７】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明が適用されたディジ
タルＶＴＲの記録系の構成を示すものである。図１にお
いて、１はビデオ信号の入力端子である。入力端子１に
記録すべきビデオ信号が供給される。このビデオ信号が
ディジタルビデオ信号処理回路２に供給される。ディジ
タルビデオ信号処理回路２で、このビデオ信号は、ＤＣ
Ｔ変換され、可変長符号化される。
照して説明する。図１は、この発明が適用されたディジ
タルＶＴＲの記録系の構成を示すものである。図１にお
いて、１はビデオ信号の入力端子である。入力端子１に
記録すべきビデオ信号が供給される。このビデオ信号が
ディジタルビデオ信号処理回路２に供給される。ディジ
タルビデオ信号処理回路２で、このビデオ信号は、ＤＣ
Ｔ変換され、可変長符号化される。
【００３８】ディジタルビデオ信号処理回路２の出力が
パリティ発生回路３に供給される。パリティ発生回路３
により、圧縮されたビデオ信号にエラー訂正用のパリテ
ィが付加される。パリティ発生回路３の出力がＴＢＣ回
路４に供給される。
パリティ発生回路３に供給される。パリティ発生回路３
により、圧縮されたビデオ信号にエラー訂正用のパリテ
ィが付加される。パリティ発生回路３の出力がＴＢＣ回
路４に供給される。
【００３９】ディジタル信号処理回路２、パリティ発生
回路３、ＴＢＣ回路４の夫々の間では、バイト単位でデ
ータが転送される。この時のクロックＴＣＫとしては、
クロック発生回路５からの入力ビデオ信号に同期したク
ロックＴＣＫが用いられる。クロック発生回路５には、
入力端子６から同期信号が供給される。クロック発生回
路５は例えばＰＬＬで構成されており、この同期信号に
基づいて、クロックＴＣＫを発生する。
回路３、ＴＢＣ回路４の夫々の間では、バイト単位でデ
ータが転送される。この時のクロックＴＣＫとしては、
クロック発生回路５からの入力ビデオ信号に同期したク
ロックＴＣＫが用いられる。クロック発生回路５には、
入力端子６から同期信号が供給される。クロック発生回
路５は例えばＰＬＬで構成されており、この同期信号に
基づいて、クロックＴＣＫを発生する。
【００４０】ＴＢＣ回路４には、クロック発生回路５か
らのクロックＴＣＫが書き込みクロックとして供給され
る。また、ＴＢＣ回路４には、デコーダ１６から変則パ
ラレルクロックＶＣＫ１が読み出しクロックとして供給
される。この変則パラレルクロックＶＣＫ１は、図２に
示すように、その３クロック分の周期を、夫々、シリア
ルクロックＳＣＫの９クロック分、８クロック分、８ク
ロック分となるようにしたものである。したがって、こ
の変則パラレルクロックＶＣＫ１の３クロックは、シリ
アルクロックＳＣＫの２５クロックに相当する。
らのクロックＴＣＫが書き込みクロックとして供給され
る。また、ＴＢＣ回路４には、デコーダ１６から変則パ
ラレルクロックＶＣＫ１が読み出しクロックとして供給
される。この変則パラレルクロックＶＣＫ１は、図２に
示すように、その３クロック分の周期を、夫々、シリア
ルクロックＳＣＫの９クロック分、８クロック分、８ク
ロック分となるようにしたものである。したがって、こ
の変則パラレルクロックＶＣＫ１の３クロックは、シリ
アルクロックＳＣＫの２５クロックに相当する。
【００４１】図１において、ＴＢＣ回路４により記録す
るディジタルビデオ信号の時間軸が補正される。ＴＢＣ
回路４の出力がＩＤ付加回路７に供給される。ＩＤ付加
回路７により、記録データに制御情報等のＩＤデータが
付加される。ＩＤ付加回路７の出力がランダマイズ回路
８に供給される。ランダマイズ回路８により、Ｍ系列を
用いて、記録データが拡散される。ランダマイズ回路８
の出力が変調回路９に供給される。変調回路９の出力が
パラレル／シリアル変換回路１０に供給される。
るディジタルビデオ信号の時間軸が補正される。ＴＢＣ
回路４の出力がＩＤ付加回路７に供給される。ＩＤ付加
回路７により、記録データに制御情報等のＩＤデータが
付加される。ＩＤ付加回路７の出力がランダマイズ回路
８に供給される。ランダマイズ回路８により、Ｍ系列を
用いて、記録データが拡散される。ランダマイズ回路８
の出力が変調回路９に供給される。変調回路９の出力が
パラレル／シリアル変換回路１０に供給される。
【００４２】ＴＢＣ回路４、ＩＤ付加回路７、ランダマ
イズ回路８、変調回路９、パラレル／シリアル変換回路
１０の夫々の間では、バイト単位のパラレルでデータが
転送される。この時のクロックとしては、デコーダ１６
からの変則パラレルクロックＶＣＫ１が用いられる。
イズ回路８、変調回路９、パラレル／シリアル変換回路
１０の夫々の間では、バイト単位のパラレルでデータが
転送される。この時のクロックとしては、デコーダ１６
からの変則パラレルクロックＶＣＫ１が用いられる。
【００４３】変調回路９は、記録データにシンクを付加
する。そして、変調回路９は、３バイト毎に１ビット付
加することにより、２４−２５変換を行う。つまり、記
録データは、図３に示すように、バイト毎のパラレルデ
ータで転送されてくる。先頭には、２バイトのシンクが
設けられ、次に、３バイト分のＩＤデータが付加され
る。その後に、７７バイト分のデータが配置され、８バ
イトのパリティが付加される。このような記録データに
対して、図４に示すように、３バイト毎に１ビット、パ
イロット信号を形成するためのビットｂが付加される。
これにより、２４−２５変換が行われる。
する。そして、変調回路９は、３バイト毎に１ビット付
加することにより、２４−２５変換を行う。つまり、記
録データは、図３に示すように、バイト毎のパラレルデ
ータで転送されてくる。先頭には、２バイトのシンクが
設けられ、次に、３バイト分のＩＤデータが付加され
る。その後に、７７バイト分のデータが配置され、８バ
イトのパリティが付加される。このような記録データに
対して、図４に示すように、３バイト毎に１ビット、パ
イロット信号を形成するためのビットｂが付加される。
これにより、２４−２５変換が行われる。
【００４４】パラレル／シリアル変換回路１０には、基
準信号発生回路１４から、シリアルクロックＳＣＫが供
給される。パラレルシリアル変換回路１０で、変調回路
９からのデータがパラレル／シリアル変換される。この
パラレル／シリアル変換回路１０の出力が記録アンプ１
１に供給される。記録アンプ１１の出力がヘッド１２に
供給される。ヘッド１２により、磁気テープ１３に圧縮
されたディジタルビデオ信号が記録される。
準信号発生回路１４から、シリアルクロックＳＣＫが供
給される。パラレルシリアル変換回路１０で、変調回路
９からのデータがパラレル／シリアル変換される。この
パラレル／シリアル変換回路１０の出力が記録アンプ１
１に供給される。記録アンプ１１の出力がヘッド１２に
供給される。ヘッド１２により、磁気テープ１３に圧縮
されたディジタルビデオ信号が記録される。
【００４５】基準クロック発生回路１４は、シリアルク
ロックＳＣＫを発振するする発振回路である。この基準
クロック発生回路１４からのからのクロックＳＣＫは、
シリアル／パラレル変換回路１０に供給される共に、カ
ウンタ１５に供給される。カウンタ１５及びデコーダ１
６は、この基準クロック発生回路１４からのシリアルク
ロックＳＣＫから、前述した変則パラレルクロックＶＣ
Ｋ１を形成する。
ロックＳＣＫを発振するする発振回路である。この基準
クロック発生回路１４からのからのクロックＳＣＫは、
シリアル／パラレル変換回路１０に供給される共に、カ
ウンタ１５に供給される。カウンタ１５及びデコーダ１
６は、この基準クロック発生回路１４からのシリアルク
ロックＳＣＫから、前述した変則パラレルクロックＶＣ
Ｋ１を形成する。
【００４６】つまり、カウンタ１５は、シリアルクロッ
クＳＣＫの数を計数する。このカウンタ１５の出力がデ
コーダ１６に供給される。図２ＡはシリアルクロックＳ
ＣＫを示し、図２Ｂはカウンタ１５のカウント値を示
し、図２Ｃはデコーダ１６の出力を示す。図２Ｂに示す
ように、カウンタ１５で、シリアルクロックＳＣＫ（図
３Ａ）が５クロック分計数されると、図２Ｃに示すよう
に、デコーダ１６の出力が「Ｌ」となる。そして、シリ
アルクロックＳＣＫが９クロック分計数されると、デコ
ーダ１６の出力が「Ｈ」となる。それから、クロックＳ
ＣＫが１３クロック分計数されると「Ｌ」となる。クロ
ックＳＣＫが１７クロック分計数されると、デコータ１
６の出力が「Ｈ」となる。そして、シリアルクロックＳ
ＣＫが２１クロック分計数されると、デコーダ１６の出
力が「Ｌ」となり、シリアルクロックＳＣＫが２５クロ
ック分計数されると、デコーダ１６の出力が「Ｈ」にな
る。このように、デコーダ１６の出力から、その３クロ
ック分の周期が、夫々、シリアルクロックＳＣＫの９ク
ロック分、８クロック分、８クロック分となるような変
則クロックが得られる。この変則クロックが変則パラレ
ルクロックＶＣＫ１とされる。
クＳＣＫの数を計数する。このカウンタ１５の出力がデ
コーダ１６に供給される。図２ＡはシリアルクロックＳ
ＣＫを示し、図２Ｂはカウンタ１５のカウント値を示
し、図２Ｃはデコーダ１６の出力を示す。図２Ｂに示す
ように、カウンタ１５で、シリアルクロックＳＣＫ（図
３Ａ）が５クロック分計数されると、図２Ｃに示すよう
に、デコーダ１６の出力が「Ｌ」となる。そして、シリ
アルクロックＳＣＫが９クロック分計数されると、デコ
ーダ１６の出力が「Ｈ」となる。それから、クロックＳ
ＣＫが１３クロック分計数されると「Ｌ」となる。クロ
ックＳＣＫが１７クロック分計数されると、デコータ１
６の出力が「Ｈ」となる。そして、シリアルクロックＳ
ＣＫが２１クロック分計数されると、デコーダ１６の出
力が「Ｌ」となり、シリアルクロックＳＣＫが２５クロ
ック分計数されると、デコーダ１６の出力が「Ｈ」にな
る。このように、デコーダ１６の出力から、その３クロ
ック分の周期が、夫々、シリアルクロックＳＣＫの９ク
ロック分、８クロック分、８クロック分となるような変
則クロックが得られる。この変則クロックが変則パラレ
ルクロックＶＣＫ１とされる。
【００４７】記録データは、図４に示したように、３バ
イト毎に１ビットが付加され、２４−２５変換される。
このため、パラレル／シリアル変換回路１０からは、変
則パラレルクロックＶＣＫ１の３クロック当たり、２５
ビットのシリアルデータＳＣＫを出力する必要がある。
このような変則クロックＶＣＫ１は、図２に示したよう
に、３クロック分で、シリアルクロックＳＣＫの２５ク
ロック分となる。このため、パラレル／シリアル変換回
路１０は、シリアル転送変則クロックＶＣＫ１で、変調
回路９からのパラレルデータを取り込み、シリアルクロ
ックＳＣＫでデータをシリアルで読み出せば、パラレル
／シリアル変換が行える。
イト毎に１ビットが付加され、２４−２５変換される。
このため、パラレル／シリアル変換回路１０からは、変
則パラレルクロックＶＣＫ１の３クロック当たり、２５
ビットのシリアルデータＳＣＫを出力する必要がある。
このような変則クロックＶＣＫ１は、図２に示したよう
に、３クロック分で、シリアルクロックＳＣＫの２５ク
ロック分となる。このため、パラレル／シリアル変換回
路１０は、シリアル転送変則クロックＶＣＫ１で、変調
回路９からのパラレルデータを取り込み、シリアルクロ
ックＳＣＫでデータをシリアルで読み出せば、パラレル
／シリアル変換が行える。
【００４８】図５は、再生系の構成を示すものである。
図５において、磁気テープ２１の再生信号がヘッド２２
で再生される。ヘッド２２の出力が再生アンプ２３を介
してＡ／Ｄコンバータ２４に供給される。Ａ／Ｄコンバ
ータ２４で、再生信号がディジタル化される。このＡ／
Ｄコンバータ２４の出力がデータ再生回路２５に供給さ
れる。データ復号回路２５で、再生信号から２値のディ
ジタルデータが再生される。データ再生回路２５の出力
が復調回路２６に供給される。
図５において、磁気テープ２１の再生信号がヘッド２２
で再生される。ヘッド２２の出力が再生アンプ２３を介
してＡ／Ｄコンバータ２４に供給される。Ａ／Ｄコンバ
ータ２４で、再生信号がディジタル化される。このＡ／
Ｄコンバータ２４の出力がデータ再生回路２５に供給さ
れる。データ復号回路２５で、再生信号から２値のディ
ジタルデータが再生される。データ再生回路２５の出力
が復調回路２６に供給される。
【００４９】ヘッド２２からは、記録データがシリアル
で再生される。Ａ／Ｄコンバータ２４、データ再生回路
２５、復調回路２６の間は、クロック発生回路３０から
のシリアルクロックＳＣＫにより、シリアルでデータが
転送される。
で再生される。Ａ／Ｄコンバータ２４、データ再生回路
２５、復調回路２６の間は、クロック発生回路３０から
のシリアルクロックＳＣＫにより、シリアルでデータが
転送される。
【００５０】クロック発生回路３０には、再生アンプ２
３の出力が供給される。クロック発生回路３０はＰＬＬ
により構成されたおり、再生信号に基づいて、シリアル
クロックＳＣＫを形成する。このシリアルクロックＳＣ
Ｋは、Ａ／Ｄコンバータ２４、データ再生回路２５、復
調回路２６に供給されると共に、カウンタ３１に供給さ
れる。
３の出力が供給される。クロック発生回路３０はＰＬＬ
により構成されたおり、再生信号に基づいて、シリアル
クロックＳＣＫを形成する。このシリアルクロックＳＣ
Ｋは、Ａ／Ｄコンバータ２４、データ再生回路２５、復
調回路２６に供給されると共に、カウンタ３１に供給さ
れる。
【００５１】復調回路２６で、シンクパターンが検出さ
れる。そして、パイロット信号用に付加されていたデー
タを除くことにより、２４−２５変換の復調がなされ
る。そして、復調回路２６で、シリアルで再生されたデ
ータがバイト単位のパラレルのデータに変換される。
れる。そして、パイロット信号用に付加されていたデー
タを除くことにより、２４−２５変換の復調がなされ
る。そして、復調回路２６で、シリアルで再生されたデ
ータがバイト単位のパラレルのデータに変換される。
【００５２】この復調回路２６の出力がデランダマイズ
回路２７に供給される。デランダマイズ回路２７の出力
がＩＤ再生回路２８に供給される。ＩＤ再生回路２８の
出力がＴＢＣ回路２９に供給される。
回路２７に供給される。デランダマイズ回路２７の出力
がＩＤ再生回路２８に供給される。ＩＤ再生回路２８の
出力がＴＢＣ回路２９に供給される。
【００５３】復調回路２６、デランダマイズ回路２７、
ＩＤ再生回路２８、ＴＢＣ回路２９の間では、デコーダ
３２からの変則パラレルクロックＶＣＫ１により、バイ
ト単位のパラレルでデータが転送される。この変則パラ
レルクロッＶＣＫ１は、その３クロック分の周期が、夫
々、シリアルクロックＳＣＫの９クロック分、８クロッ
ク分、８クロック分となるもので、変則パラレルクロッ
クＶＣＫ１の３クロックは、シリアルクロックＳＣＫの
２５クロックに相当する。
ＩＤ再生回路２８、ＴＢＣ回路２９の間では、デコーダ
３２からの変則パラレルクロックＶＣＫ１により、バイ
ト単位のパラレルでデータが転送される。この変則パラ
レルクロッＶＣＫ１は、その３クロック分の周期が、夫
々、シリアルクロックＳＣＫの９クロック分、８クロッ
ク分、８クロック分となるもので、変則パラレルクロッ
クＶＣＫ１の３クロックは、シリアルクロックＳＣＫの
２５クロックに相当する。
【００５４】クロック発生回路３０からのシリアルクロ
ックＳＣＫがカウンタ３１に供給される。カウンタ３１
は、シリアルクロックＳＣＫの数を計数する。このカウ
ンタ１５の出力がデコーダ３２に供給される。デコーダ
３２は、カウンタ１５でシリアルクロックＳＣＫが５ク
ロック分計数されると「Ｌ」となり、９クロック分計数
されると「Ｈ」となり、１３クロック分計数されると
「Ｌ」となり、１７クロック分計数されると「Ｈ」とな
り、２１クロック分計数されると「Ｌ」となり、２５ク
ロック分計数されると「Ｈ」になる。これにより、デコ
ーダ３２の出力から、その３クロック分の周期が、夫
々、シリアルクロックＳＣＫの９クロック分、８クロッ
ク分、８クロック分となるような変則クロックが得られ
る。この変則クロックが変則パラレルクロックＶＣＫ１
とされる。
ックＳＣＫがカウンタ３１に供給される。カウンタ３１
は、シリアルクロックＳＣＫの数を計数する。このカウ
ンタ１５の出力がデコーダ３２に供給される。デコーダ
３２は、カウンタ１５でシリアルクロックＳＣＫが５ク
ロック分計数されると「Ｌ」となり、９クロック分計数
されると「Ｈ」となり、１３クロック分計数されると
「Ｌ」となり、１７クロック分計数されると「Ｈ」とな
り、２１クロック分計数されると「Ｌ」となり、２５ク
ロック分計数されると「Ｈ」になる。これにより、デコ
ーダ３２の出力から、その３クロック分の周期が、夫
々、シリアルクロックＳＣＫの９クロック分、８クロッ
ク分、８クロック分となるような変則クロックが得られ
る。この変則クロックが変則パラレルクロックＶＣＫ１
とされる。
【００５５】復調回路２６で、再生データをシリアル／
パラレル変換する際、再生シリアルデータの２５ビット
分が、バイト単位のパラレルで３クロック分となる。こ
の変則パラレルクロックＶＣＫ１を用いると、３クロッ
ク分が再生シリアルデータの２５ビット分となり、簡単
にシリアル／パラレル変換を行なえる。
パラレル変換する際、再生シリアルデータの２５ビット
分が、バイト単位のパラレルで３クロック分となる。こ
の変則パラレルクロックＶＣＫ１を用いると、３クロッ
ク分が再生シリアルデータの２５ビット分となり、簡単
にシリアル／パラレル変換を行なえる。
【００５６】ＴＢＣ回路２９には、デコーダ３２からの
変則パラレルクロックＶＣＫ１が書き込みクロックとし
て供給される。また、クロック発生回路３７からクロッ
クＴＣＫが読み出しクロックとして供給される。
変則パラレルクロックＶＣＫ１が書き込みクロックとし
て供給される。また、クロック発生回路３７からクロッ
クＴＣＫが読み出しクロックとして供給される。
【００５７】ＴＢＣ回路２９の出力がエラー訂正回路３
３に供給される。エラー訂正回路３３で、再生信号のエ
ラー訂正がなされる。エラー訂正回路３３の出力がディ
ジタル信号処理回路３４に供給される。ディジタル信号
処理回路３４で、逆ＤＣＴにより、圧縮ディジタルビデ
オ信号が伸長される。そして、再生ビデオ信号が出力端
子３５から出力される。
３に供給される。エラー訂正回路３３で、再生信号のエ
ラー訂正がなされる。エラー訂正回路３３の出力がディ
ジタル信号処理回路３４に供給される。ディジタル信号
処理回路３４で、逆ＤＣＴにより、圧縮ディジタルビデ
オ信号が伸長される。そして、再生ビデオ信号が出力端
子３５から出力される。
【００５８】ＴＢＣ回路２９、エラー訂正回路３３、デ
ィジタル信号処理回路３４の夫々の間では、クロック発
生回路３７からのクロックＴＣＫにより、バイト単位の
パラレルでデータが転送される。
ィジタル信号処理回路３４の夫々の間では、クロック発
生回路３７からのクロックＴＣＫにより、バイト単位の
パラレルでデータが転送される。
【００５９】クロック発生回路３７には、入力端子３６
から同期信号が供給される。この同期信号に基づいて、
クロック発生回路３７でクロックＴＣＫが形成される。
このクロックＴＣＫが、ＴＢＣ回路２９、エラー訂正回
路３３、ＴＢＣ回路２９に供給される。
から同期信号が供給される。この同期信号に基づいて、
クロック発生回路３７でクロックＴＣＫが形成される。
このクロックＴＣＫが、ＴＢＣ回路２９、エラー訂正回
路３３、ＴＢＣ回路２９に供給される。
【００６０】
【発明の効果】この発明によれば、その３クロック分の
周期が、夫々、シリアルクロックの９クロック分、８ク
ロック分、８クロック分に変化する変則パラレルクロッ
クが用いられる。このような変則パラレルクロックを用
いると、３クロックで２５ビットのデータをシリアルデ
ータに変換できるので、記録時に２４−２５変換された
パラレルデータを容易にシリアルデータに変換できる。
また、再生時に、再生されたシリアルクロックから、変
則パラレルクロックを形成して、再生データをバイト単
位のパラレルデータで処理できる。このため、シリアル
クロックからパラレルクロックを形成するＰＬＬ回路が
不要になり、回路規模の縮小が図れる。
周期が、夫々、シリアルクロックの９クロック分、８ク
ロック分、８クロック分に変化する変則パラレルクロッ
クが用いられる。このような変則パラレルクロックを用
いると、３クロックで２５ビットのデータをシリアルデ
ータに変換できるので、記録時に２４−２５変換された
パラレルデータを容易にシリアルデータに変換できる。
また、再生時に、再生されたシリアルクロックから、変
則パラレルクロックを形成して、再生データをバイト単
位のパラレルデータで処理できる。このため、シリアル
クロックからパラレルクロックを形成するＰＬＬ回路が
不要になり、回路規模の縮小が図れる。
【図面の簡単な説明】
【図１】この発明が適用されたディジタルＶＴＲの記録
系の構成を示すブロック図である。
系の構成を示すブロック図である。
【図２】この発明が適用されたディジタルＶＴＲの記録
系の説明に用いるタイミング図である。
系の説明に用いるタイミング図である。
【図３】この発明が適用されたディジタルＶＴＲの記録
系の説明に用いる略線図である。
系の説明に用いる略線図である。
【図４】この発明が適用されたディジタルＶＴＲの記録
系の説明に用いる略線図である。
系の説明に用いる略線図である。
【図５】この発明が適用されたディジタルＶＴＲの再生
系の構成を示すブロック図である。
系の構成を示すブロック図である。
【図６】従来のディジタルＶＴＲの記録系の一例のブロ
ック図である。
ック図である。
【図７】従来のディジタルＶＴＲの記録系の他の例のブ
ロック図である。
ロック図である。
【図８】従来のディジタルＶＴＲの再生系の一例のブロ
ック図である。
ック図である。
【図９】従来のディジタルＶＴＲの再生系の他の例のブ
ロック図である。
ロック図である。
１４ 基準信号発生回路
１５ カウンタ
１６ デコーダ
フロントページの続き
(56)参考文献 特開 平４−255969（ＪＰ，Ａ)
特開 平６−215489（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11B 20/10 351
Claims (4)
- 【請求項１】 バイト単位のパラレルデータで転送され
てきたディジタルビデオ信号に対して、３バイト毎に１
ビット付加することで２４−２５変換を行い、上記２４
−２５変換されたディジタルビデオ信号をシリアルデー
タに変換して記録するようにしたディジタルビデオ信号
記録装置において、 シリアルクロックを発生するシリアルクロック形成手段
と、 上記シリアルクロックを基に、その３クロックが上記シ
リアルクロックの２５クロック分である変則パラレルク
ロックを形成する変則パラレルクロック形成手段とを備
え、 上記パラレルデータを上記変則パラレルクロックで転送
し、２４−２５変換した後、上記シリアルクロックでパ
ラレル／シリアル変換するようにしたことを特徴とする
ディジタルビデオ信号記録装置。 - 【請求項２】 上記変則パラレルクロック形成手段は、
上記シリアルクロックを計数するカウンタを有し、上記
カウンタの出力に基づいて、その３クロック分の周期
が、夫々、上記シリアルクロックの９クロック分、８ク
ロック分、８クロック分に変化する変則パラレルクロッ
クを形成するようにした請求項１記載のディジタルビデ
オ信号記録装置。 - 【請求項３】 ２４−２５変換されたシリアルデータで
再生されたディジタルビデオ信号を復調し、バイト単位
のパラレルデータで転送するようにしたディジタルビデ
オ信号再生装置において、 再生信号からシリアルクロックを形成するシリアルクロ
ック形成手段と、 上記シリアルクロックを基に、その３クロックが上記シ
リアルクロックの２５クロック分である変則パラレルク
ロックを形成する変則パラレルクロック形成手段とを備
え、 上記再生シリアルデータを上記シリアルクロックで転送
し、復調してバイト単位のパラレルデータに変換し、上
記変則パラレルクロックで転送するようにしたことを特
徴とするディジタルビデオ信号再生装置。 - 【請求項４】 上記変則パラレルクロック形成手段は、
上記シリアルクロックを計数するカウンタを有し、上記
カウンタの出力に基づいて、その３クロック分の周期
が、夫々、上記シリアルクロックの９クロック分、８ク
ロック分、８クロック分に変化する変則パラレルクロッ
クを形成するようにした請求項３記載のディジタルビデ
オ信号再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21798093A JP3500665B2 (ja) | 1993-08-10 | 1993-08-10 | ディジタルビデオ信号記録装置及び再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21798093A JP3500665B2 (ja) | 1993-08-10 | 1993-08-10 | ディジタルビデオ信号記録装置及び再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0757396A JPH0757396A (ja) | 1995-03-03 |
| JP3500665B2 true JP3500665B2 (ja) | 2004-02-23 |
Family
ID=16712745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21798093A Expired - Fee Related JP3500665B2 (ja) | 1993-08-10 | 1993-08-10 | ディジタルビデオ信号記録装置及び再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3500665B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3441589B2 (ja) * | 1996-02-29 | 2003-09-02 | シャープ株式会社 | 同期検出復調回路 |
-
1993
- 1993-08-10 JP JP21798093A patent/JP3500665B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0757396A (ja) | 1995-03-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |