JP2801522B2

JP2801522B2 - 信号再生装置及び信号再生方法

Info

Publication number: JP2801522B2
Application number: JP6111029A
Authority: JP
Inventors: 真一波多江
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-05-25
Filing date: 1994-05-25
Publication date: 1998-09-21
Anticipated expiration: 2013-09-21
Also published as: JPH07320406A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は信号再生装置及び信号再
生方法に関し、特に、所定周波数のパイロット信号成分
を含むデジタル変調信号を記録媒体から再生し、再生信
号中のパイロット信号成分を検出する再生装置及び再生
方法に関するものである。

【０００２】

【従来の技術】近年、デジタル磁気記録再生技術の進歩
により、デジタルＶＴＲの開発が盛んに行われている。
この種のデジタルＶＴＲにおいても従来のアナログＶＴ
Ｒと同様に再生時にはトラッキング制御を行う必要があ
り、様々なトラッキング制御の手法が提案されている。

【０００３】その中でも記録するデジタル信号データ列
をデジタル変調する際に所定のパイロット信号成分を重
畳し、再生時にこのパイロット信号を用いてトラッキン
グ制御を行う手法が注目されている。

【０００４】図７はこの種の手法を用いたデジタルＶＴ
Ｒの記録系の概略構成を示す図である。図中、ｃｈ１，
ｃｈ２は夫々回転ドラムに１８０°の位相差をもって取
り付けられ、デジタル変調信号を記録媒体である磁気テ
ープＴ上に記録する回転ヘッド、Ｔは磁気テープであ
る。

【０００５】以下、動作を説明する。

【０００６】端子１から入力されたビデオ信号は、デジ
タル記録信号処理回路２に供給され、該回路２はこのビ
デオ信号を高能率符号化し、更に誤り訂正符号化し、オ
ーデイオデータや他の補助データと共に記録データフォ
ーマットに従ってデジタルデータ列を形成する。

【０００７】このデジタルデータ列は、更にデジタル変
調・パイロット付加回路３に供給される。該回路３は、
２４−２５変換などのデータに冗長性を持たせるデジタ
ル変調を処理回路２からのデータ列に施し、更に、この
冗長性を利用してパイロット信号成分の付加を行う。

【０００８】具体的には、例えば、２４ビットのデータ
毎に先頭に”１”及び”０”の先頭ビットを付加し他２
５ビットのデータを夫々形成し、これらを夫々ビットス
トリームとして出力する。そして、これらのビットスト
リームを夫々、ＮＲＺＩ変調する。更に、ＮＲＺＩ変調
された２種類のビットストリームからＤＣ成分，ｆ１
（第１のパイロット信号の周波数）成分，ｆ２（第２の
パイロット信号の周波数）成分を夫々抽出し、これらの
各成分の総和を算出する。この総和は過去の総和の累積
値に夫々加算され、そして、各ビットストリーム毎に、
累算値を形成する。そして、これら２種類の累算値を比
較して、この累算値をより小さくする方の２５ビットの
ビットストリームを選択して出力する。この場合に出力
されるビットストリームはＤＣ，ｆ１，ｆ２成分が夫々
抑圧されたビットストリームということになる。

【０００９】ここで、抽出されたＤＣ成分に所定のパタ
ーン信号を重畳（例えば減算）すれば、上記ビットスト
リームは上記パターン信号に対する周波数成分をもつこ
とになる。そこで、この所定のパターン信号の周波数を
所望の周波数ｆ１，ｆ２とすることにより所望の周波数
のパイロット信号成分が変調されたデジタルビットスト
リームに重畳されることになる。

【００１０】例えば、ビットストリームのビットレート
をｆｂとし、第１のパイロット信号の周波数ｆ１をｆｂ
／９０，第２のパイロット信号の周波数ｆ２をｆｂ／１
２０と規定すれば、９０ビット周期もしくは１２０ビッ
ト周期で繰り返すパターン信号を検出された２種類のＤ
Ｃ成分から夫々減算することにより実現できる。

【００１１】こうして得られたデジタル変調ビットスト
リームはデジタル変調された記録信号としてスイッチン
グ回路４の供給され、各回転ヘッドｃｈ１，ｃｈ２の回
転位相に従って形成されたヘッドスイッチングパルス
（ＨＳＷ）により交互にヘッドｃｈ１，ｃｈ２に供給さ
れる。ヘッドｃｈ１，ｃｈ２は１８０°の位相差をもっ
て回転し、磁気テープＴ上を交互にトレースし、互いに
平行な多数のヘリカルトラックを順次形成しつつ上記デ
ジタル変調された記録信号を記録していく。

【００１２】図２は磁気テープＴ上の記録パターンの一
例を示す。図示の如く、形成された多数のヘリカルトラ
ックには１トラックおきにパイロット信号が重畳され、
周波数ｆ１のパイロット信号と周波数ｆ２のパイロット
信号が４トラック周期で交互に重畳されることになる。
このような記録パターンは、例えばヘッドｃｈ１が記録
を行う期間にｆ１，ｆ２の周波数成分を有するパターン
信号を交互に上記ＤＣ成分から減算し、ヘッドｃｈ２が
記録を行う期間にはパターン信号の減算を行わない様に
することにより実現できる。

【００１３】図９は図８に示す如き記録フォーマットに
て記録された磁気テープＴを再生する従来の再生系の構
成例を示すブロック図である。

【００１４】ヘッドｃｈ１，ｃｈ２にて交互に再生され
た変調信号は再生アンプ７，８を経て、ヘッドスイッチ
ング回路９に入力される。該回路９にてドラム回転検出
回路１５からのＨＳＷによって切り換えられ、連続信号
とされた再生信号はデジタル信号再生処理回路１０及び
ｆ１検出回路１２，ｆ２検出回路１３に夫々入力され
る。デジタル信号再生処理回路１０においては、デジタ
ル復調処理、誤り訂正処理、高能率符号化の復号処理等
が行われ、再現された情報データ（ビデオデータ）を出
力端子１１に出力する。

【００１５】ｆ１検出回路１２，ｆ２検出回路１３は夫
々アナログバンドパスフィルタにて構成され、これらの
回路１２，１３によって抽出されたパイロット信号成分
は夫々トラッキング制御回路１６の供給される。トラッ
キング制御回路１６は、上記検出回路１２，１３をレベ
ル検波した後、この検波出力の差分をとる。ここで、ヘ
ッドｃｈ２に自己記録トラックを再生する様にトラッキ
ング制御をするとすれば、パイロット信号の重畳されて
いないトラックをトレースさせることになるが、この時
両隣接トラックからｆ１成分，ｆ２成分が夫々得られ
る。ここで、これらの各パイロット信号成分の差分をと
ればヘッドｃｈ２のついてのトラッキングエラーを示す
信号が得られる。尚、ヘッドｃｈ１がトレース中はトラ
ッキングエラー信号は得られないので、トラッキング制
御回路１６はこの期間は直前のトラッキングエラー信号
をサンプルホールドすることになる。また、トラッキン
グエラー信号の極性は２トラック周期で反転するので、
ＨＳＷに同期して適宜前述の差分値を反転させることに
なる。

【００１６】こうして得られたトラッキング制御信号は
キャプスタン制御回路１７に供給され、磁気テープＴの
搬送を制御することにより、各ヘッドが所望のトラック
をトレースする様に制御する。

【００１７】

【発明が解決しようとしている課題】しかしながら、従
来のこの種の装置においてはアナログバンドパスフィル
タにより各パイロット信号を検出しており、殆どがデジ
タル処理回路で構成されるデジタルＶＴＲにおいて特別
に外付けのアナログ回路を用意しなければならず、大き
な部品スペースを必要としていた。また、バンドパスフ
ィルタの後段の検波回路により高調波成分が発生するこ
とになり、これを取り除くためにローパスフィルタ等も
用意しなければならず、効率の良い回路配置が困難であ
った。

【００１８】従って、本発明の目的は、上述の如きデジ
タル変調信号に重畳されているパイロット信号をデジタ
ル回路で検出し得、しかも回路の多くの部分をソフトウ
エア化するに適した再生装置及び方法を提供するところ
にある。

【００１９】

【課題を解決するための手段及び作用】１つの実施形態
において、本発明の信号再生装置は、所定周波数のパイ
ロット信号成分を含むデジタル変調信号を回転ヘッドを
用いて記録媒体から再生する再生手段と、前記変調信号
をＡ／Ｄ変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段
の出力から前記パイロット信号成分のレベルを検出する
検出手段と、該検出手段の出力を前記再生手段の動作周
波数に応じた周波数のクロックでサンプリングするサン
プリング手段とを具え、前記クロックは前記回転ヘッド
が特定の位相となったときに出力される構成にした。

【００２０】上述の如く構成することにより、デジタル
変調信号中に含まれるパイロット信号成分をアナログ回
路を用いることなく検出することができる。従って、以
降の処理をソフトウエア化することも可能で、しかも、
回転ヘッドが特定の位相となったときに出力されるクロ
ックにより、パイロット信号成分のレベルの検出出力を
サンプリングする構成としているので、必要最低限のサ
ンプリング数で処理を行うことができるようになり、比
較的低速のプロセッサによる処理が可能となった。

【００２１】

【実施例】本発明の種々の実施例について、その一例の
みを添付の図面を参照して説明する。

【００２２】図１は本発明の一実施例としてのデジタル
ＶＴＲの再生系の概略構成を示す図であり、本実施例は
図７にて説明した記録装置によって図８に示す如く記録
されて磁気テープＴからビデオ信号を再生するものとす
る。

【００２３】図中、図９と同一の要素には同一番号を付
した。ヘッドスイッチング回路９からの出力（デジタル
変調信号）は、積分等価器１０７に供給される。ここ
で、積分等価器１０７は記録信号が電磁変換の伝達関数
により畳み込まれることにより、位相及び振幅特性が変
化するために、位相、周波数特性をコサインロールオフ
特性にするために、積分等価する。積分等価器１０７の
出力はＡＧＣ（自動利得制御）回路１０８に供給され、
ここで再生信号の振幅が一定の振幅値に揃えられる。

【００２４】ＡＧＣ回路１０８の出力する再生変調信号
はＡ／Ｄ（アナログ／デジタル）変換器１０９に入力さ
れ、後述するＰＬＬ回路１１１によって形成されたクロ
ックにより標本・量子化される。このＡ／Ｄ変換器１０
９の出力はｍビット（ｍは２以上の整数）に量子化され
るが、後段のビタビ復号回路１１０を考慮すれば６ビッ
ト程度は必要であろう。このｍビットのデジタルデータ
はＰＬＬ回路１１１に供給され、ＰＬＬ回路１１１はこ
のｍビットのデジタルデータを用いて上記再生変調信号
に同期したクロック信号を発生する。ここで、上記ビッ
トストリームのビットレートが前述の様にｆｂであると
すると、このクロックの周波数もｆｂということにな
る。

【００２５】Ａ／Ｄ変換器１０９にて離散量子化された
ｍビットの変調信号は、ビタビ復号回路１１０にて復号
され、ビットストリームとなる。このビットストリーム
は、デジタル再生信号処理回路１１４に供給され、該回
路１１４でデジタル復調されて１ワード２４ビットのデ
ータとされ、更に誤り訂正処理及び高能率復号化処理等
が施されて元の情報データ（ビデオデータ）が復元され
る。復元された情報データは端子１１５より出力され
る。

【００２６】一方、Ａ／Ｄ変換回路１０９の出力するｍ
ビットの変調信号はＡＴＦ検波回路１３０中のｆ１検波
回路１１２及びｆ２検波回路１１３の夫々入力される。
これらの検波回路１１２，１１３は夫々後述する様に量
子化された再生変調信号からｆ１，ｆ２成分を夫々デジ
タル的に抽出・検波し、後段のマイクロプロセッシング
ユニット（ＭＰＵ）１４０にデータとして入力する。

【００２７】ここで、ＭＰＵ１４０は図１に点線にて示
す様にトラッキング制御回路、キャプスタン制御回路に
対応する機能を果たし、キャプスタンモータの回転を制
御する。キャプスタンモータ１２０の回転はキャプスタ
ンＦＧ回路１２３にてその速度が検出され、該回路１２
３からはキャプスタンの回転速度に応じた周波数のＦＧ
パルスが出力される。また回転ヘッドｃｈ１，ｃｈ２を
搭載するドラムを回転するドラムモータ１２３の回転速
度もドラムＰＧ回路１５にて検出され、該回路１４から
はドラムが特定の位相になった時、例えば１回転に２つ
づつＰＧパルスが出力される。これらＦＧ回路１２１，
ＰＧ回路１５の出力するＦＧパルス，ＰＧパルスは夫
々、ＭＰＵ１４０に入力される。また、後述の如く上記
ＰＧパルスはＡＴＦ検波回路１３０にも入力され、ｆ１
成分，ｆ２成分の値の出力タイミングを決定する。

【００２８】図２は、ＭＰＵ１４０の動作を説明するた
めのフローチャートであり、以下、該フローチャートを
用いて本実施例のトラッキング制御動作を説明する。

【００２９】トラッキング制御は、前述した様にヘッド
ｃｈ２が再生状態にある時に再生されたｆ１成分とｆ２
成分とを比較することにより達成されるが、ＭＰＵ１４
０においては例えば、ヘッドｃｈ１，ｃｈ２が１回転す
る度にＡＴＦタイミングを設け、トラッキングエラー信
号を形成する。即ち、図２においてステップＳ１にてＭ
ＰＵ１４０はＰＧパルスが入力されてから所定期間後を
ＡＴＦタイミングと定め、ＡＴＦタイミングか否かを検
知し、もしＡＴＦタイミングであれば、ステップＳ２，
Ｓ３にてｆ１検波値及びｆ２検波値を取り込む。

【００３０】ステップＳ４においては内部変数Ｘが０か
否かを判定する。ここで、ＸはＡＴＦタイミングが来る
毎に”１”，”０”を繰り返す変数であって、ヘッドｃ
ｈ１が主にトレースするトラッキング目標トラックに対
して、パイロット信号ｆ１，ｆ２の発生方向がドラムの
１回転毎に反転することによって、トラッキングエラー
信号の極性を反転するための変数である。Ｘが”０”の
時にはステップＳ５にてトラッキングエラーデータＴＥ
をｆ１（ｆ１検出値）−ｆ２（ｆ２検出値）より求め、
Ｘが”１”の時にはステップＳ７にてトラッキングエラ
ーデータＴＥをｆ２（ｆ２検出値）−ｆ１（ｆ１検出
値）より求める。その後ステップＳ６，Ｓ８にて変数Ｘ
を次の検出に備えて切り換えた後、ステップ１２にてキ
ャプスタンコントロールデータ（ＣＣ）を更新した後に
ステップＳ１に戻る。

【００３１】ステップＳ９はキャプスタンＦＧパルスの
到来を検出し、ＦＧパルスが到来したらＳ１０に進み、
直前のＦＧパルスからの期間（間隔）が計測される。次
にステップＳ１１において、この間隔を所定期間とする
べくキャプスタン速度制御データ（ＳＥ）を更新し、更
に、ステップＳ１２に進み、ＣＣを更新する。実際に
は、このＳＥの更新やＴＥの更新時にはアナログ回路で
いうローパスフィルタに対応する積分処理が入るものと
考えられるが、本フローチャートではこの説明は省略し
ている。ステップＳ１２においては、更新されたＳＥも
しくはＴＥを用いてこれらに所定の係数ｋ₁ ．ｋ₂ を乗
算して、更にこれらを加算することによりキャプスタン
制御データＣＣを得ており、このデータＣＣがキャプス
タンモータ１２０の制御信号として読み出されることに
なる。

【００３２】次に、図３におけるｆ１検波回路１１２，
及びｆ２検波回路１１３の具体的な構成例について説明
する。図３はこれらの回路１１２，１１３として利用で
きるデジタル検波回路の一構成例を示す図である。

【００３３】図３において、入力端子２０１には前述し
たｍビットに量子化された再生変調信号が入力され、デ
ジタルバンドパスフィルタ（ＢＰＦ）２０２により、図
５（Ａ）に示す様にｆ１の帯域成分のみが抽出される。
このように、不要なノイズ及びデジタル変調されたビッ
トストリームデータのスペクトラムを除去された信号
は、デシメート手段たるラッチ回路２０３，２０８に夫
々入力される。ここで、デシメートとは、信号処理シス
テム内でサンプリングレートを低下させることであり、
所望の周期にてデジタル信号系列から信号を間引く処理
を言う。即ち、デジタルデータをサブサンプリングする
ことに相当する。

【００３４】ＰＬＬ回路１１１からの周波数ｆｂのクロ
ックはクロック発生回路２１０から入力され、このクロ
ックを（２／Ｎ）分周回路２１１にて分周することによ
って周波数ｆ１の２倍の周波数（２ｆｂ／Ｎ）のクロッ
クを得ている。このクロックは更に、１／２分周回路２
１５にて分周され、周波数がｆ１（ｆｂ／Ｎ）のクロッ
クが形成される。ここでは、図１の回路をｆ１成分の検
出用に用いるものとし、デジメート時のラッチ周波数を
ｆ１に設定している。ここで、前述のようにｆ１＝ｆｂ
／９０であれば分周器２１１の分周率は１／４５という
ことになる。

【００３５】一方、同様にクロック発生回路２１０から
の周波数ｆｂのクロックを遅延器２１２によりｆ１（ｆ
ｂ／９０）の１／４の周期遅延して、（１／Ｎ）分周器
２１３にて分周出力の周波数がｆ１となる様に（１／９
０）分周する。その結果、ラッチ回路２０３，２０８の
動作位相がｆ１の１／４周期異なることになる。

【００３６】本例においては、上述の如くナイキスト周
波数がｆ１／２となる様にリサンプル（サブサンプル）
することなる。ここで、周波数ｆ１にてパイロット信号
ｆ１をリサンプルすることを考えると、例えば、サンプ
リングタイミングがパイロット信号のピーク値に対して
ｆ１の１／４周期の位相差になってしまった場合、リサ
ンプル出力、即ちデシメートされた出力は全く０となっ
てしまうことがある。そこで、本実施例では、直交関係
にある位相（９０°シフトした位相）によって、入力パ
イロット信号をデシメートすることにより、図５（Ｂ）
に示す様に検出されるスペクトラムは夫々ＤＣとｆ１の
整数倍の周期に折り返されることになる。

【００３７】このように、直交関係にあるクロックによ
りラッチ回路２０３，２０８にてデシメートすることに
より、入力信号の特定の周波数成分の振幅を得ることが
できる。ここで、デシメートしただけの状態では入力さ
れたパイロット信号とラッチのタイミングにより正負の
符号が付加されたままであるので、ベクトルの大きさを
得ることができない。

【００３８】そのため、本実施例ではラッチ回路２０３
とラッチ回路２０８の出力を分周器２１１からのクロッ
クに同期してスイッチ２０９により切り換えて、２乗検
波回路２０４に入力している。この２乗検波回路２０４
から出力されるかクラッチ回路の出力成分を同様に分周
器２１１からのクロックに同期してスイッチ２１４によ
り切り換えて出力する。このスイッチングの出力は、端
子２１８から入力された前述したＰＧパルスに従うクロ
ックｆｐｇによって、例えば前述のＡＴＦタイミングに
て、ラッチ回路２１６，２１７によってラッチされる。

【００３９】このラッチ回路２１６，２１７の出力は、
加算器２２５に入力される。このようにして、上記各ラ
ッチ回路２０３，２０８にてラッチされた成分の２乗を
加算した結果がＡＴＦタイミングで加算器２２５から得
られ、この加算出力を平方器２０６に入力する。該平方
器２０６は加算器２０５の出力の平方根をとり、ｆ１信
号成分のベクトルの大きさを得ることができる。この平
方器２０６の出力が端子２０７を介してＭＰＵ１４０に
ｆ１値データとして入力されることになる。

【００４０】このように、デシメートのために分周され
たクロックを用いてデシメート回路以降の回路を動作さ
せ、更に、ＭＰＵ１４０にデータを取り込むことを考慮
して、ラッチ回路２１６，２１７以降はＭＰＵ１４０に
よるＡＴＦタイミングに同期したクロックｆｐｇにて動
作させている。図４（ｃ）は上記平方回路２０６から出
力される検波結果の周波数特性を示す図である。

【００４１】上述の如く構成することにより、比較的回
路規模の大きい２乗回路が２つの位相にてラッチ（デシ
メート）された成分に共用できる構成となっており、回
路規模を比較的小さく抑えることができる。また、ラッ
チ回路２１６，２１７以降はＭＰＵ１４０の動作を考慮
して動作タイミングが定められている。従って、本実施
例ではラッチ回路以降をハードウエアにて構成している
が、図２のフローチャートに記載したＭＰＵ１４におけ
るソフトウエア処理に容易に組み込むことができる。

【００４２】以上の説明は図３の回路をパイロット信号
ｆ１検出用に利用した場合の構成を説明したが、パイロ
ット信号ｆ２検出用として用いる場合には分周比を変化
させて周波数ｆ２のクロックを形成する様にすれば図３
の回路が同様にｆ２検出用に利用できるのは当然のこと
である。

【００４３】図５は図１のｆ１検波回路１１２及びｆ２
検波回路１１３に適用できる本発明の他の実施例を示す
図である。図５において、図３と同様の構成には同一番
号を付した。図５において、２３８，２３９はスイッチ
２１４からの２出力を夫々分周器２１５，２１３の出力
クロックによってラッチするラッチ回路であり、これら
ラッチ回路２３８，２３９の出力は加算回路２０５にて
加算される。該加算回路２０５の出力は更にラッチ回路
２２６にて前述のクロックｆｐｇにてラッチされる。こ
うして、前述のＡＴＦタイミングに同期させた検波出力
は、図２のフローチャートに従いＭＰＵ１４０にて処理
される。

【００４４】このように図５の回路においても図３の回
路と同様に、ｆ１，ｆ２等のパイロット信号をデジタル
的に検出でき、その検波出力がＭＰＵ１４０の動作タイ
ミングと一致し、ラッチ回路２２６以降の処理をソフト
ウエアにて実現できる。

【００４５】図６は図１のｆ１検波回路１１２及びｆ２
検波回路１１３に適用できる本発明の更に他の実施例を
示す図である。図６において、図３と同様の構成には同
一番号を付した。図６において、２１９は絶対値検波回
路であり、この絶対値検波回路２１９に前述したスイッ
チ２０９の出力が供給される。ここで、絶対値化された
夫々の成分はスイッチ２１４にて抽出され、夫々ラッチ
回路２３８，２３９を介して加算器２０５に入力されて
ＤＣ成分を得る。このＤＣ成分は更にラッチ回路２２６
にてクロックｆｐｇにてラッチされ、ＡＴＦタイミング
に合致される。ただし、この加算されたＤＣ成分は他の
ノイズ成分を除去するためにデジタルローパスフィルタ
２３６を介して端子２０７に供給される。ここで、デジ
タルローパスフィルタそのものは、よりＳ／Ｎの良いＤ
Ｃ成分を得る必要がある場合を除き省略して、低コスト
化を図ることも可能である。

【００４６】上述の様に本件発明の実施例においては、
全てデジタル回路で構成でき、特に殆どの部分の処理を
ＭＰＵにより実行できるパイロット信号検出装置並びに
トラッキング制御装置が構成でき、アナログ回路を用い
ることがないので、実用上装置の小型化が可能で、ま
た、他のデジタル機器との整合性も向上した。また、２
つの異なる位相でのデシメート出力に対しその検波回路
を共有する構成としているので、低消費電力化が可能と
なっている。

【００４７】また、この検波回路の一部、即ちラッチ回
路２１６，２１７，２２６以降はそのままソフトウエア
によりＭＰＵ内で構成することも可能で、この場合に
は、ソフトウエアの動作周期はクロックｆｐｇに従う極
めて遅い周期となるのでＲＯＭの容量を大幅に少なくす
ることができる。

【００４８】尚、上述の実施例ではデシメートのための
分周比、デジタル変調信号の量子化ビット数、クロック
の発生方法等は適宜変更可能である。

【００４９】

【発明の効果】以上説明したように本発明によれば、デ
ジタル変調信号から所定周波数のパイロット信号成分を
検出するにあたり、変調信号をＡ／Ｄ変換するＡ／Ｄ変
換手段の出力から前記パイロット信号成分のレベルを検
出すると共に、この検出出力を回転ヘッドが特定の位相
となったときに出力されるクロックでサンプリングする
ようにしたので、必要の最小限のサンプリング数でデジ
タル変調信号に重畳されたパイロット信号を正確にデジ
タル値として検出できる。そして、以後の処理をソフト
ウエアにて行う場合には処理量を最小限に抑えることが
できるので、比較的低速のプロセッサを用いることがで
きるようになった。

【図面の簡単な説明】

【図１】本発明の一実施例としてのデジタルＶＴＲの再
生系の全体構成を示すブロック図である。

【図２】図１におけるＭＰＵの動作を説明するためのフ
ローチャートである。

【図３】図１のパイロット信号の検波回路の一構成例を
示す図である。

【図４】図３の各部位おいて取り扱われる周波数帯域を
説明するための図である。

【図５】図１のパイロット信号の検波回路の他の構成例
を示す図である。

【図６】図１のパイロット信号の検波回路の更に他の構
成例を示す図である。

【図７】公知のデジタルＶＴＲの記録系の概略構成を示
す図である。

【図８】図７のＤＶＴＲによる磁気テープ状の記録パタ
ーンを示す図である。

【図９】図８は図７の記録パターンを再生するためのＤ
ＶＴＲの再生系の構成例を示すブロック図である。

【符号の説明】

ｃｈ１，ｃｈ２回転ヘッド１０，１１４デジタル再生信号処理回路１２ｆ１検出回路１３ｆ２検出回路１６トラッキング制御回路１０７積分等価回路１０８ＡＧＣ回路１０９Ａ／Ｄ変換器１１０ビタビ復号器１１１ＰＬＬ回路１１２ｆ１検波回路１１３ｆ２検波回路１３０ＡＴＦ検波回路１４０ＭＰＵ（マイクロプロセッシングユニット）２０１デジタルバンドパスフィルタ２０３，２０８，２１６，２１７，２２６ラッチ回路２０４２乗回路２０５，２２５加算回路２０６平方回路２１０クロック発生回路２１１，２１３，２１５分周器２１２遅延回路２１９絶対値検出回路２３６デジタルローパスフィルタ

Claims

(57)【特許請求の範囲】

【請求項１】所定周波数のパイロット信号成分を含む
デジタル変調信号を回転ヘッドを用いて記録媒体から再
生する再生手段と、前記変調信号をＡ／Ｄ変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段の出力から前記パイロット信号成分の
レベルを検出する検出手段と、該検出手段の出力を前記再生手段の動作周波数に応じた
周波数のクロックでサンプリングするサンプリング手段
とを具え、前記クロックは前記回転ヘッドが特定の位相となったと
きに出力されるようにしたことを特徴とする信号再生装
置。
【請求項２】前記Ａ／Ｄ変換手段の出力を用いて前記
変調信号に重畳されている主たる情報信号を復元する手
段を更に有する請求項１の信号再生装置。
【請求項３】前記Ａ／Ｄ変換手段は前記変調信号を複
数ビットにＡ／Ｄ変換し、前記復元手段中のビタビ復号
器に入力することを特徴とする請求項２の信号再生装
置。
【請求項４】前記サンプリング手段の出力を用いて前
記再生手段と前記記録媒体との相対位置を制御する制御
手段を更に有する請求項１〜３のいずれかに記載の信号
再生装置。
【請求項５】前記検出手段は前記Ａ／Ｄ変換手段の出
力をサブサンプリングするデシメート手段を含み、前記
クロックの周波数は前記デシメート手段によるサブサン
プリング周波数より低いことを特徴とする請求項１〜４
のいずれかに記載の信号再生装置。
【請求項６】所定周波数のパイロット信号成分を含む
デジタル変調信号を回転ヘッドを用いて記録媒体から再
生し、該再生された変調信号をＡ／Ｄ変換し、該Ａ／Ｄ変換出力から前記パイロット信号成分を検出す
ると共に、該検出されたレベルを前記回転ヘッドが特定の位相とな
ったときに出力され、該回転ヘッドの再生動作周期に応
じた周波数のクロックでサンプリングすることを特徴と
する信号再生方法。
【請求項７】前記Ａ／Ｄ変換出力を用いて前記変調信
号に重畳されている主たる情報信号を復元することを特
徴とする信号再生方法。