JP2765281B2 - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
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- JP2765281B2 JP2765281B2 JP3170800A JP17080091A JP2765281B2 JP 2765281 B2 JP2765281 B2 JP 2765281B2 JP 3170800 A JP3170800 A JP 3170800A JP 17080091 A JP17080091 A JP 17080091A JP 2765281 B2 JP2765281 B2 JP 2765281B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体論理集積回路に関
し、特に内部の記憶回路の自己テスト機能に関する。
し、特に内部の記憶回路の自己テスト機能に関する。
【０００２】
【従来の技術】従来の半導体論理集積回路は、図８に示
すようにＩＣチップ１００内に読み出し書き込み可能な
記憶回路（以下ＲＡＭと略す）２００と、論理回路３０
０と、入出力回路１１０と、さらにＲＡＭ２００の試験
をするためのテスト回路４０１を有している。
すようにＩＣチップ１００内に読み出し書き込み可能な
記憶回路（以下ＲＡＭと略す）２００と、論理回路３０
０と、入出力回路１１０と、さらにＲＡＭ２００の試験
をするためのテスト回路４０１を有している。
【０００３】テスト回路４０１は図９のブロック図に示
すように、クロックＣＬＯＣＫとテスト信号ＳＴを入力
して、タイミング信号ＡＤＣ，ＷＤＣ，ＲＤＣ，ＳＴＢ
と書き込み許可信号ＷＥを生成するタイミング生成器４
１０と、このタイミング生成器４１０によってＲＡＭ２
００のｎビットのアドレス信号を生成するアドレス生成
回路４２０と、ｍビットの書き込みデータを生成する書
き込みデータ生成器４３０と、ｍビットの読み出しデー
タを生成するチェック・データ生成回路４４０と、この
チェック・データ生成回路３４０からの出力データＣＤ
とＲＡＭ２００からの出力データＲＤとを比較してＲＡ
Ｍ２００に記憶されているデータＲＤが正しいか否かの
判定を行いその結果として端子ＲＥＳＵＬＴに判定信号
ＳＪを出力するデータ解析器４５０との有している。
すように、クロックＣＬＯＣＫとテスト信号ＳＴを入力
して、タイミング信号ＡＤＣ，ＷＤＣ，ＲＤＣ，ＳＴＢ
と書き込み許可信号ＷＥを生成するタイミング生成器４
１０と、このタイミング生成器４１０によってＲＡＭ２
００のｎビットのアドレス信号を生成するアドレス生成
回路４２０と、ｍビットの書き込みデータを生成する書
き込みデータ生成器４３０と、ｍビットの読み出しデー
タを生成するチェック・データ生成回路４４０と、この
チェック・データ生成回路３４０からの出力データＣＤ
とＲＡＭ２００からの出力データＲＤとを比較してＲＡ
Ｍ２００に記憶されているデータＲＤが正しいか否かの
判定を行いその結果として端子ＲＥＳＵＬＴに判定信号
ＳＪを出力するデータ解析器４５０との有している。
【０００４】また、論理回路４７０からのＲＡＭ２００
へ向う信号と、アドレス生成回路４２０，書き込みデー
タ生成回路４３０および書き込み許可信号ＷＥとをＴＥ
ＳＴ端子ＴＥＳＴからの入力信号ＳＴによって切り換え
る２−１セレクタ４６０も含んでいる。
へ向う信号と、アドレス生成回路４２０，書き込みデー
タ生成回路４３０および書き込み許可信号ＷＥとをＴＥ
ＳＴ端子ＴＥＳＴからの入力信号ＳＴによって切り換え
る２−１セレクタ４６０も含んでいる。
【０００５】このような回路は一般に、ゲートアレー
（Ｇ／Ａ）やスタンダードセル（Ｓ／Ｃ）と呼ばれるカ
スタムＬＳＩに内蔵されたＲＡＭのテストを自動的に行
い、ＲＡＭの故障判定を行うことが可能なことから、埋
め込み自己テスト（ビルトイン・セルフテストBuilt-In
Self Test）回路と呼ばれている。
（Ｇ／Ａ）やスタンダードセル（Ｓ／Ｃ）と呼ばれるカ
スタムＬＳＩに内蔵されたＲＡＭのテストを自動的に行
い、ＲＡＭの故障判定を行うことが可能なことから、埋
め込み自己テスト（ビルトイン・セルフテストBuilt-In
Self Test）回路と呼ばれている。
【０００６】この種の例としては、ボブ・デッカー（Bo
b Dekker）らの「リアリスティック・ビルトイン・セル
フテスト・フォー・スタティック・ＲＡＭズ（REALISTI
C BUILT-IN SELF-TEST FOR STATIC RAMS ）」，IEEE D
esign &Test of Computers,Feb.1989,pp.26〜34 があ
る。
b Dekker）らの「リアリスティック・ビルトイン・セル
フテスト・フォー・スタティック・ＲＡＭズ（REALISTI
C BUILT-IN SELF-TEST FOR STATIC RAMS ）」，IEEE D
esign &Test of Computers,Feb.1989,pp.26〜34 があ
る。
【０００７】これは、スタティックＲＡＭのテスト回路
として自己テスト制御回路により制御されるアドレス生
成部、データ生成部およびデータ取得部とを備えてい
る。データ取得部では８ビットの並列シグネチャ解説器
によってＲＡＭの出力データからＲＡＭの良否を判定し
ている。
として自己テスト制御回路により制御されるアドレス生
成部、データ生成部およびデータ取得部とを備えてい
る。データ取得部では８ビットの並列シグネチャ解説器
によってＲＡＭの出力データからＲＡＭの良否を判定し
ている。
【０００８】
【発明が解決しようとする課題】この従来の半導体論理
集積回路では、そのテスト回路に用いられている順序回
路は専用の論理素子によって構成されていたため、チッ
プ内においてテスト回路の、ひいてはＩＣチップの面積
が大きくなるという欠点があった。
集積回路では、そのテスト回路に用いられている順序回
路は専用の論理素子によって構成されていたため、チッ
プ内においてテスト回路の、ひいてはＩＣチップの面積
が大きくなるという欠点があった。
【０００９】
【課題を解決するための手段】本発明の半導体論理集積
回路は、同一チップ上に形成された入・出力回路と、読
み出し書き込み可能な記憶回路と該記憶回路および前記
入・出力回路のデータにより演算する論理回路を有し、
テストモードの場合に前記記憶回路の試験を行うテスト
回路を有する半導体論理集積回路において、前記テスト
回路に含まれる順序回路は、前記論理回路の一部の順序
回路とセレクタを介して共有して構成されている。
回路は、同一チップ上に形成された入・出力回路と、読
み出し書き込み可能な記憶回路と該記憶回路および前記
入・出力回路のデータにより演算する論理回路を有し、
テストモードの場合に前記記憶回路の試験を行うテスト
回路を有する半導体論理集積回路において、前記テスト
回路に含まれる順序回路は、前記論理回路の一部の順序
回路とセレクタを介して共有して構成されている。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のブロック図である。
る。図１は本発明の第１の実施例のブロック図である。
【００１１】テスト回路４００は２のｎ乗ワード×ｍビ
ットのＲＡＭ２００をテストするために、クロックＣＬ
ＯＣＫとテスト信号ＴＥＳＴを入力してタイミング信号
ＡＤＣ，ＷＤＣ，ＲＤＣ，ＳＴＢと書き込み許可信号Ｗ
Ｅを生成するタイミング生成器３１０と、このタイミン
グ生成器３１０によってＲＡＭ２００のｎビットのアド
レス信号を生成するアドレス生成回路３２０と、ｎビッ
トの書き込みデータ生成回路３３０と、ｎビットのチェ
ック・データを生成するチェック・データ生成回路３４
０と、このチェック・データ生成回路３４０からの出力
データＣＤと、ＲＡＭ２００からの出力データＲＤとを
比較してＲＡＭ２００内に記憶されているデータＲＤか
正しいか否かの判定を行い、端子ＲＥＳＵＬＴに判定信
号ＳＪを出力するデータ解析器３５０とを有している。
ットのＲＡＭ２００をテストするために、クロックＣＬ
ＯＣＫとテスト信号ＴＥＳＴを入力してタイミング信号
ＡＤＣ，ＷＤＣ，ＲＤＣ，ＳＴＢと書き込み許可信号Ｗ
Ｅを生成するタイミング生成器３１０と、このタイミン
グ生成器３１０によってＲＡＭ２００のｎビットのアド
レス信号を生成するアドレス生成回路３２０と、ｎビッ
トの書き込みデータ生成回路３３０と、ｎビットのチェ
ック・データを生成するチェック・データ生成回路３４
０と、このチェック・データ生成回路３４０からの出力
データＣＤと、ＲＡＭ２００からの出力データＲＤとを
比較してＲＡＭ２００内に記憶されているデータＲＤか
正しいか否かの判定を行い、端子ＲＥＳＵＬＴに判定信
号ＳＪを出力するデータ解析器３５０とを有している。
【００１２】また、論理回路３７０からＲＡＭ２００へ
向う信号を、アドレス生成回路３２０，書き込みデータ
生成回路３３０および書き込み許可信号ＷＥとをテスト
端子ＴＥＳＴからの入力信号ＳＴによって切り換える２
−１セレクタ３６０を含んでいる。
向う信号を、アドレス生成回路３２０，書き込みデータ
生成回路３３０および書き込み許可信号ＷＥとをテスト
端子ＴＥＳＴからの入力信号ＳＴによって切り換える２
−１セレクタ３６０を含んでいる。
【００１３】ここでタイミング生成器３１０，アドレス
生成回路３２０，書き込みデータ生成回路３３０，チェ
ックデータ生成回路３４０およびデータ解析器３５０に
含まれている順序回路（Ｄ型フリップ・フロップ，Ｊ−
Ｋ型フリップ・フロップなど）は論理回路３００に含ま
れている順序回路と共有して構成されている。
生成回路３２０，書き込みデータ生成回路３３０，チェ
ックデータ生成回路３４０およびデータ解析器３５０に
含まれている順序回路（Ｄ型フリップ・フロップ，Ｊ−
Ｋ型フリップ・フロップなど）は論理回路３００に含ま
れている順序回路と共有して構成されている。
【００１４】図中、束線ｔｉ，ｔｏはタイミング生成器
３１０内の順序回路を論理回路３７０とを結ぶ配線を表
わしている。同様に、束線ａｉ，ａｏはアドレス生成回
路３２０をｗｉ，ｗｏは書き込みデータ生成回路３３０
を、ｃｉ，ｃｏはチェックデータ生成回路を、ｄｉ，ｄ
ｏはデータ解析器３５０との間を結ぶ配線を表わしてい
る。
３１０内の順序回路を論理回路３７０とを結ぶ配線を表
わしている。同様に、束線ａｉ，ａｏはアドレス生成回
路３２０をｗｉ，ｗｏは書き込みデータ生成回路３３０
を、ｃｉ，ｃｏはチェックデータ生成回路を、ｄｉ，ｄ
ｏはデータ解析器３５０との間を結ぶ配線を表わしてい
る。
【００１５】図２は、図１のアドレス生成回路回路図で
ある。Ｄ型フリップ・フロップ３２１によって構成され
たｎ段のカウンタからの出力信号の正転信号およびイン
バータ３２３による反転信号をタイミング生成器３１０
からのＡＤＣ信号の“１”，“０”に基づいて切り換え
る２−１セレクタ３２４によってアドレス信号Ｓａは生
成される。ＡＤＣ信号の生成については後で述べる。
ある。Ｄ型フリップ・フロップ３２１によって構成され
たｎ段のカウンタからの出力信号の正転信号およびイン
バータ３２３による反転信号をタイミング生成器３１０
からのＡＤＣ信号の“１”，“０”に基づいて切り換え
る２−１セレクタ３２４によってアドレス信号Ｓａは生
成される。ＡＤＣ信号の生成については後で述べる。
【００１６】ここで、Ｄ型フリッブ・フロップ３２１は
論理回路３７０内のＤ型フリップ・フロップも兼ねてお
り、その機能は２−１セレクタ３２２により切り換えら
れる。２−１セレクタ３２２の選択信号は図中で省略さ
れているがテスト信号ＳＴで、テスト信号がテストモー
ドの時は２−１セレクタ３２２は上からの入力を許し、
非テストモードの時は下からの入力を許す。このように
することによって、Ｄ型フリップ・フロップ３２２はテ
ストモードの時はカウンタを、非テストモードの時は２
−１セレクタ３２２により分離し、論理回路３７０の一
部として構成することができる。配線ａ１，ａ２…，ａ
４ｎは論理回路との結線を表わしている。
論理回路３７０内のＤ型フリップ・フロップも兼ねてお
り、その機能は２−１セレクタ３２２により切り換えら
れる。２−１セレクタ３２２の選択信号は図中で省略さ
れているがテスト信号ＳＴで、テスト信号がテストモー
ドの時は２−１セレクタ３２２は上からの入力を許し、
非テストモードの時は下からの入力を許す。このように
することによって、Ｄ型フリップ・フロップ３２２はテ
ストモードの時はカウンタを、非テストモードの時は２
−１セレクタ３２２により分離し、論理回路３７０の一
部として構成することができる。配線ａ１，ａ２…，ａ
４ｎは論理回路との結線を表わしている。
【００１７】図３はタイミング生成器３１０のブロック
図で、クロックＣＫ１，ＳＴＢおよび書き込み許可信号
ＷＥは、ＣＬＯＣＫ端子からの信号を遅延回路３１４，
３１５，３１７およびＡＮＤゲート３１６，インバータ
３１８を通して発生される。
図で、クロックＣＫ１，ＳＴＢおよび書き込み許可信号
ＷＥは、ＣＬＯＣＫ端子からの信号を遅延回路３１４，
３１５，３１７およびＡＮＤゲート３１６，インバータ
３１８を通して発生される。
【００１８】図４は各ブロック制御信号発生器３１３の
論理図である。次に、この部分の動作を説明する。ＣＬ
ＯＣＫ端子からの信号に同期してカウントアップする
（ｎ＋４）ビットのカウンタ３１２の上位４ビットＣ
１，Ｃ２，Ｃ３，Ｃ４の“１”，“０”の状態によって
ＡＤＣ信号，ＷＤＣ信号，ＲＤＣ信号およびＳＴＢ Ｍ
ＡＳＫ信号が生成される。ここでＳＴＢ ＭＡＳＫ信号
は後に説明するデータ解析器３５０でのデータ判定を行
うか否かを決めるストローブ信号のことで、“０”の時
は判定しないで“１”の時のみ判定を行う。また、これ
ら各種制御信号は一般にＲＡＭのテスト・パターンとし
て知られているマーチングとチェッカボードの各パター
ンを連続して生成するためのものであり、カウンタ３１
２のＣ１，Ｃ２，Ｃ３，Ｃ４の各ビットの状態は表１の
ようになっている。
論理図である。次に、この部分の動作を説明する。ＣＬ
ＯＣＫ端子からの信号に同期してカウントアップする
（ｎ＋４）ビットのカウンタ３１２の上位４ビットＣ
１，Ｃ２，Ｃ３，Ｃ４の“１”，“０”の状態によって
ＡＤＣ信号，ＷＤＣ信号，ＲＤＣ信号およびＳＴＢ Ｍ
ＡＳＫ信号が生成される。ここでＳＴＢ ＭＡＳＫ信号
は後に説明するデータ解析器３５０でのデータ判定を行
うか否かを決めるストローブ信号のことで、“０”の時
は判定しないで“１”の時のみ判定を行う。また、これ
ら各種制御信号は一般にＲＡＭのテスト・パターンとし
て知られているマーチングとチェッカボードの各パター
ンを連続して生成するためのものであり、カウンタ３１
２のＣ１，Ｃ２，Ｃ３，Ｃ４の各ビットの状態は表１の
ようになっている。
【００１９】
【表１】
【００２０】ここでＡＤＣ信号が“０”の時はアドレス
信号が昇順に発生され、“１”の時は降順に発生され
る。また、図４中のＲＥＳＥＴ信号はカウンタ３１２の
桁Ｃ１，Ｃ２，Ｃ３，Ｃ４が“０”，“１”，“０”，
“１”になるとＯＲゲート３１９によって発生される信
号であり、カウンタ３１２の内容をすべて“０”にする
信号である。従ってそれ以降の各制御信号は発生されな
いので、表１では−で表わされている。
信号が昇順に発生され、“１”の時は降順に発生され
る。また、図４中のＲＥＳＥＴ信号はカウンタ３１２の
桁Ｃ１，Ｃ２，Ｃ３，Ｃ４が“０”，“１”，“０”，
“１”になるとＯＲゲート３１９によって発生される信
号であり、カウンタ３１２の内容をすべて“０”にする
信号である。従ってそれ以降の各制御信号は発生されな
いので、表１では−で表わされている。
【００２１】図５（ａ）〜（ｃ）はそれぞれ図１の書き
込みデータ生成回路，チェック・データ生成回路および
データ解析器の回路図である。図５（ａ）に示すように
電源電位ＶＤＤと接地電位ＧＮＤとをＷＤＣ信号の
“１”，“０”に基づいて切り換える２−１セレクタ３
３１によって書き込みデータＷＤ０，ＷＤ１，…ＷＤ
（ｍ−１）は生成される。
込みデータ生成回路，チェック・データ生成回路および
データ解析器の回路図である。図５（ａ）に示すように
電源電位ＶＤＤと接地電位ＧＮＤとをＷＤＣ信号の
“１”，“０”に基づいて切り換える２−１セレクタ３
３１によって書き込みデータＷＤ０，ＷＤ１，…ＷＤ
（ｍ−１）は生成される。
【００２２】図５（ｂ）のチェック・データ生成回路３
４０の回路構成と動作原理は書き込みデータ生成回路３
３０と同様で、ただその制御信号ＲＤＣが違っているだ
けである。
４０の回路構成と動作原理は書き込みデータ生成回路３
３０と同様で、ただその制御信号ＲＤＣが違っているだ
けである。
【００２３】図５（ｃ）に示すように、データ解析器３
５０は、ＲＡＭ２００からの出力とチェックデータ生成
回路３４０からの出力とがｍ個の排他的論理和ゲート
（ＥＸＯＲゲート）３５１で比較され、その出力はクロ
ックＳＴＢのタイミングでＤ型フリップ・フロップ３５
２に保持され、その出力は端子ＲＥＳＵＬＴに出力され
る。ここで端子ＲＥＳＵＬＴの信号は“０”の時がＲＡ
Ｍ２００は故障なし、“１”の時がＲＡＭ２００は故障
ありと判定される。
５０は、ＲＡＭ２００からの出力とチェックデータ生成
回路３４０からの出力とがｍ個の排他的論理和ゲート
（ＥＸＯＲゲート）３５１で比較され、その出力はクロ
ックＳＴＢのタイミングでＤ型フリップ・フロップ３５
２に保持され、その出力は端子ＲＥＳＵＬＴに出力され
る。ここで端子ＲＥＳＵＬＴの信号は“０”の時がＲＡ
Ｍ２００は故障なし、“１”の時がＲＡＭ２００は故障
ありと判定される。
【００２４】図６は図のブロックの動作を説明するため
の各信号の波形図である。図の左側が書き込みモード、
右側が読み出しモードである。クロック（ＣＬＯＣＫ）
によってＲＡＭ２００へのアドレスと書き込みデータお
よび書き込み許可信号ＷＥが発生される。書き込み許可
信号ＷＥが低ベレル“０”の時毎に、その時のアドレス
に対応したＲＡＭの記憶番地に書き込みデータが書き込
まれる。
の各信号の波形図である。図の左側が書き込みモード、
右側が読み出しモードである。クロック（ＣＬＯＣＫ）
によってＲＡＭ２００へのアドレスと書き込みデータお
よび書き込み許可信号ＷＥが発生される。書き込み許可
信号ＷＥが低ベレル“０”の時毎に、その時のアドレス
に対応したＲＡＭの記憶番地に書き込みデータが書き込
まれる。
【００２５】読み出しモードでは、アドレスが変化する
と、ＲＯＭ出力信号が変化し、それと同時にチェックデ
ータ生成回路３４０からの出力するチェックデータも変
化するので、クロックＳＴＢのタイミングで判定信号Ｒ
ＥＳＵＬＴが出力される。ここでＲＡＭ２００からの出
力がＲＡＭ出力信号の斜線部に示すように不良の場合に
は、図５（ｃ）のＥＸＯＲゲート３５１の出力は“１”
レベルとなるので、ＲＥＳＵＬＴ端子に“１”レベルが
出力され、正常の場合には“０”レベルが出力される。
と、ＲＯＭ出力信号が変化し、それと同時にチェックデ
ータ生成回路３４０からの出力するチェックデータも変
化するので、クロックＳＴＢのタイミングで判定信号Ｒ
ＥＳＵＬＴが出力される。ここでＲＡＭ２００からの出
力がＲＡＭ出力信号の斜線部に示すように不良の場合に
は、図５（ｃ）のＥＸＯＲゲート３５１の出力は“１”
レベルとなるので、ＲＥＳＵＬＴ端子に“１”レベルが
出力され、正常の場合には“０”レベルが出力される。
【００２６】次に第２の実施例として図７のアドレス生
成回路を説明する。アドレス生成回路３９０は第１の実
施例の図１のアドレス生成回路３２０と異なり、Ｄ型フ
リップ・フロップの代りにＪＫ型フリップ・フロップを
用いていることが特徴である。このように、どのような
型のフリップ・フロップでもテスト信号ＴＥＳＴによっ
て切り換わる２−１セレクタ３２６を用いることにより
論理回路部３８０のブリップ・フロップと兼用にするこ
とが可能となる。
成回路を説明する。アドレス生成回路３９０は第１の実
施例の図１のアドレス生成回路３２０と異なり、Ｄ型フ
リップ・フロップの代りにＪＫ型フリップ・フロップを
用いていることが特徴である。このように、どのような
型のフリップ・フロップでもテスト信号ＴＥＳＴによっ
て切り換わる２−１セレクタ３２６を用いることにより
論理回路部３８０のブリップ・フロップと兼用にするこ
とが可能となる。
【００２７】上述の図２および図７のアドレス生成回路
３２０，３９０では順序回路としてフリップフロップを
含み、従って論理回路３７０および３８０が従来の論理
回路３００よりも小さいチップ面積になる実施例である
が、この逆に従来の論理回路３００の内部の順序回路の
フリップフロップ回路をアドレス生成回路が兼用すれば
そのチップ面積は減少する。他の生成回路３３０，３１
０，３４０およびデータ解析器についても同様である。
３２０，３９０では順序回路としてフリップフロップを
含み、従って論理回路３７０および３８０が従来の論理
回路３００よりも小さいチップ面積になる実施例である
が、この逆に従来の論理回路３００の内部の順序回路の
フリップフロップ回路をアドレス生成回路が兼用すれば
そのチップ面積は減少する。他の生成回路３３０，３１
０，３４０およびデータ解析器についても同様である。
【００２８】
【発明の効果】以上説明したように本発明は、埋め込み
自己テスト回路の順序回路を論理回路の順序回路と兼用
にすることにしたので、ＩＣチップの論理回路またはテ
スト回路の面積を大幅に減少できるという効果を有す
る。順序回路は他の論理に比べてその占有面積が大きい
ので、この効果は極めて大である。
自己テスト回路の順序回路を論理回路の順序回路と兼用
にすることにしたので、ＩＣチップの論理回路またはテ
スト回路の面積を大幅に減少できるという効果を有す
る。順序回路は他の論理に比べてその占有面積が大きい
ので、この効果は極めて大である。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１のアドレス生成器の回路図である。
【図３】図１のタイミング生成器の回路図である。
【図４】図３の各ブロック制御信号発生器の回路図であ
る。
る。
【図５】（ａ）〜（ｃ）はそれぞれ図１の書き込みデー
タ生成回路，チェックデータ生成回路およびデータ解析
器の回路図である。
タ生成回路，チェックデータ生成回路およびデータ解析
器の回路図である。
【図６】図１のブロックの動作を説明するための各信号
の波形図である。
の波形図である。
【図７】本発明の第２の実施例のブロック図である。
【図８】従来の半導体論理集積回路の一例のチップの平
面模式図である。
面模式図である。
【図９】従来の半導体論理集積回路の一例のブロック図
である。
である。
１００ ＩＣチップ ２００ ＲＡＭ ３００，３７０，４８０ 論理回路 ４００ テスト回路 １１０ 入出力回路 ３１０，４１０ タイミング生成器 ３２０，４２０ アドレス生成回路 ３３０，４３０ 書き込みデータ生成回路 ３４０，４４０ チェックデータ生成回路 ３５０，４５０ データ解析器 ３６０，４６０，３２２，３２４，３３１，３４１，３
２６ ２−１セレクタ ３２１，３５２ Ｄ型フリップ・フロップ ３２５ ＪＫ型フリップ・フロップ ３２３，３１８ インバータ ３１１，３１６ ＡＮＤゲート ３１９ ＯＲゲート ３５１ ＥＸＯＲゲート
２６ ２−１セレクタ ３２１，３５２ Ｄ型フリップ・フロップ ３２５ ＪＫ型フリップ・フロップ ３２３，３１８ インバータ ３１１，３１６ ＡＮＤゲート ３１９ ＯＲゲート ３５１ ＥＸＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 G11C 29/00 671 H01L 27/04 G06F 11/22
Claims (3)
- 【請求項１】 同一チップ上に形成された入・出力回路
と、読み出し書き込み可能な記憶回路と該記憶回路およ
び前記入・出力回路のデータにより演算する論理回路を
有し、テストモードの場合に前記記憶回路の試験を行う
テスト回路を有する半導体論理集積回路において、前記
テスト回路に含まれる順序回路は、前記論理回路の一部
の順序回路とセレクタを介して共有していることを特徴
とする半導体論理集積回路。 - 【請求項２】 前記テスト回路に含まれる順序回路が、
通常の動作モード時にはセレクタを介して前記論理回路
に接続され、前記論理回路と協働して所定の機能を果た
すようにしたことを特徴とする請求項１記載の半導体論
理集積回路。 - 【請求項３】 前記論理回路の一部の順序回路が、テス
トモード時にはセレクタを介して前記テスト回路に電気
的に接続され、前記テスト回路と協働して所定の機能を
果たすようにしたことを特徴とする請求項１記載の半導
体論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170800A JP2765281B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170800A JP2765281B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0519026A JPH0519026A (ja) | 1993-01-26 |
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1991
- 1991-07-11 JP JP3170800A patent/JP2765281B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH0519026A (ja) | 1993-01-26 |
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