JPS6254180A - パタ−ン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、パターン発生装置に関し、特に、ＩＣ検査
のためのテスト波形パターンなど、複数のＩＣテストピ
ンにそれぞれの波形パターンを発生するパターン発生装
置に関する。

［従来の技術］ ＩＣ検査システムにおいては、ＩＣの性能１機能試験を
行うためにそれに必要な複数ビットのテスト波形パター
ンを、テストパターンプログラム等に従って自動的に発
生する必要がある。

従来、そのようなテスト波形パターンの発生装置にあっ
ては、パターン発生器によって作られたパターンデータ
とタイミング発生器により作られたクロック信号とのそ
れぞれのうちから、ＩＣのピンごとに必要なものを選択
して合成し、所定の波形を生成する。そしてこれをドラ
イブ回路に送出して、その出力をレベル変換し、所定の
ＩＣピンに供給する方法を採っている。

その−・例として、第５図に見るような具体的な回路を
挙げることができる。

１は、パターン発生器であって、例えば所定のＲＯＭ等
により構成されていて、所定のアドレスをアクセスして
第６図の（ａ）　、　（ｂ）に見るパターンＡ、パター
ンＢのような所定のパターンデータを発生し、データセ
レクタ２により、そのうちの必要なパターンデータが所
定のタイミングで選択され、波形フォーマツタ３に送出
される。

一方、タイミング発生器４により発生する第６図の（ｄ
）　、　（ｅ）のタイミング波形（１）　、　（２）に
見るような各種のタイミング信号のうちの１つがタイミ
ングセレクタ５により所定のタイミングで選択されて、
波形フォーマツタ３に送出される。

ここで、例えば、パターンＡ、パターンＢが選択された
とすると、波形フォーマツタ３おいて、第６図の（Ｃ）
に見るパターンデータがＡＢの合成パターンとして生成
されて、例えばタイミング波形（１）、（２）がそれぞ
れ選択されて、これらに従って、第６図の（ｆ）に見る
ようなテスト波形パターンの波形フォマッタ出力を発生
する。

この波形フォーマツタ３の出力信号は、テスト波形パタ
ーンとして、次段のドライブ回路６のドライバ７に送出
される。そしてドライブ回路６を経て、設定された所定
の電圧の対応する波形パターンを、例えばハンドラ側の
ソケットに挿着されている被検ＭＩＣの特定のピンに印
加するものである。

なお、７ａ、７ｂは、ドライバ７に供給する基早電圧源
モジュールであって、これらにより安定な電圧ＶＩＨ（
ＨＩＧＨレベルの設定電圧値）。

ＶＩＬ（ＬＯＷレベルの設定電圧値）がドライバ７に供
給される。

［解決しようとする問題点］ さて、゛１１導体集積回路は、高機能化されるにつれて
テスト時に印加される波形パターンも複雑になる傾向に
ある。したがって、前記のようにパターン発生器とタイ
ミング発生器とにより、所定の波形パターンを発生する
ものにあっては、発生できる波形の種類がハードウェア
の構成で決定されてしまい、多様なテスト波形パターン
に対応しきれない欠点がある。

また、ピンごとにテスト波形や論理値に融通性をもたせ
るため、それに対応する選択回路が必要であって、ピン
数が多くなった場合に、回路規模が大きくなるとともに
、高速性が損なわれ、装置全体が大型化するという問題
点がある。

［発明の目的］ この発明は、このような従来技術の問題点を解決すると
ともに、多様で複雑なテストパターンをｒｒｒＩ＃１１
．な構成により発生することができるパターン発生装置
を提供することを目的とする。

［問題点を解決するための手段］ ところで、どのような論理波形もパルス幅より短い周期
を想定して見た場合にＮＲＺ波形として捉えることがで
きる。この発明は、このようなことに着ｌ″１したもの
であって、従来のように論理信号の波形を論理データと
波形の種類、そしてそのタイミングとで決めるものでは
なく、パルスの一χちｌ−かり、立ちドがり時点を基を
点から計測するというものであり、メモリのアクセス周
期を単位時間としてタイミングの時間を管理するという
ものである。

しかして、１．記目的を性成するためにのこの発明のパ
ターン発生装置における丁一段は、メモリのｎａ地（ｎ
は市の整数）のアドレスをアクセスするアクセス周期を
中位とし、発生波形パターンに対応するパターンデータ
をメモリに記憶し、このメモリを順次アクセスして得た
パターンデータに基づき所定のテスト波形パターンを発
生するものであり、メモリの１ビット中１位がＩＣの１
つのピンに対応するパターンデータであって、そのアク
セスは、アドレスカウンタをクロック周期に対応して更
新するごとに杼われるというものである。

〔作用］ このように構成することにより、テスト波形パターンは
、いつｑち］−がるか、いつｑちドがるかを、時間情報
だけでメモリの１ビツトを中位としてメモリ！−にて指
定することがｉｉ（能となり、データとタイミングとを
別々に取り扱わなくて済むことになる。その結果、テス
ト波形パターンの発生が容易となり、その管理、制御が
単純なものとなる。しかもビットメモリを使用すること
により、各ＩＣピンに対応するドライブ回路対応に設置
できるので、ハードウェア構成が単純となる。

しかも、テスト波形パターンを１ユニントで発生させる
ことも１１能であって、その自由度が大きく、テストＩ
Ｃの各ピンの回路を同一・の回路（同・のメモリを使用
する意味として）として実現することができる。

［実施例］ 以ド、図面を参照し、この発明の・実施例について説明
する。

第１図は、この発明によるパターン発生装置の一実施例
の概略ブロック図、第２図（ａ）は、発生すべき波形パ
ターンの具体例であって、第２図（ｂ）は、その場合の
パターンデータメモリの記憶内容を示す説明図である。

パターン発生装置１０は、ＩＣ検査システムにおいてＩ
Ｃ検査のためのテスト波形パターンを発生するもので、
パターンデータメモリ１２、テストシーケンスプロセッ
サ１４、アドレスカウンタ／アクセス回路１６、そして
クロック発生回路１８等を備えている。

なお、テストシーケンスプロセッサ１４を共通としてパ
ターンデータメモリ１２、アドレスカウンタ／アクセス
回路１６、クロ・ツク発生回路１８、ドライブ回路６等
で構成される同一のパターン発生装置１０がテストすべ
きＩＣのピンに対応して複数個＝ｌｒ４列に設けられて
いる。

なお、以ドの説明では、これら並列に設けられるパター
ン発生装置１０については、同様であるためその説明を
割愛する。

テストシーケンスプロセッサ１４は、内部のメモリに種
々のテスト波形パターンを発生させるために必要なマイ
クロコマンドプログラムを格納しており、それを実行す
ることによりあるＩＣピンに対応するパターンデータメ
モリ１２に対するスタートアドレス情＋ＩＪａを発生す
るとともに、クロック発生回路１８を起動する。

パターンデータメモリ１２は、被検査デバイス（ＩＣ）
の性能９機能試験に必要なパターンデータを内部のメモ
リに格納しており、アドレスカウンタ／アクセス回路１
６から！ｊえられるアドレス情報及び読み出し制御信号
により指定されるアドレスからＩｌｌ’１ｌｌ−タをパ
ターンデータｈとして出力し、それをピントデータ／波
形変換回路２０に送出する。

ビットデータ／波形変換回路２０は、パターンデータメ
モリ１２から出力されるビットパターンデータをテスト
波形パターンに変換して、それをドライブ回路６（その
ドライバ７）へと出力する。

ここで、アドレスカウンタ／アクセス回路１６は、テス
トシーケンスプロセッサ１４からパターンデータメモリ
１２の先頭アドレス値がストアされる。その後、このア
ドレス値は、テストシーケンスプロセッサ１４により起
動されたクロック発生回路１８からのクロック信号によ
り更新される。

そしてアドレスがＥＡＨされるごとに、アドレスカウン
タ／アクセス回路１６は、パターンデータメモリ１２に
対して読み出し制御信号を送出する。

したがって、パターンデータメモリ１２から読み出され
るパターンデータの発生タイミングは、アドレスカウン
タ／アクセス回路１６がメモリをアクセスする速度で決
定され、それは、クロック発生回路１８の基本クロック
の周期で決定されることになる。

次に、テスト波形パターンの発生動作について説明する
。

第２図（ａ）に見るような波形パターンを発生する場合
を考えて見ると、基準点０から５０　ｎ　ｓ経たらＸ７
ち］−かり、この波形は、基準点０から１５０　ｎ　ｓ
経たら）γちドがり、さらに基準点０から６５０ｎｓ経
たら旭γち−１−がり、７５０ｎｓで−ｒちドがる波形
パターンとして捉えることができる。

そこで、このような波形を発生させようとした場合に、
基準点Ｏからの１７．ち１〕かり時間と１γちドがり時
間とを管理すれば、波形の周期に関係なく、表現できる
。

この基準点０は、パターンデータメモリ１２の先頭アド
レスのアクセス開始時間に対応させて、各＼ｙち１−か
り時間と立ち下がり時間をメモリ１番地をアクセスする
アクセス周期で計測すれば、前記波形が表現できる。

ここに、パターンデータメモリ１２のアクセス”！ｊ　
間の１１−位は、アドレスカウンタ／アクセス回路１６
のアドレス更新時間により計測でき、それは、クロック
発生回路１８のクロック周期で決定される。すなわち、
先頭アドレス位置からクロック発生回路１８で発生した
クロック数がアドレスの更新数に対応し、アドレスアク
セス数と時間とが１対１で決定される。

したがって、テスト波形パターンが立ち」二がる場合に
は、パターンデータメモリ１２の先頭アドレスからアク
セス周期Ｘ番地数＋１のところで立ち」二がりを示すフ
ラグをｑてる。ここで、パターンデータメモリ１２は、
第２図（ｂ）に見るように、ビットメモリを使用するも
のである。したがって、このフラグを１ビツトとし、フ
ラグ１”をｑち１；がりとして、フラグ０”　（若しく
はＬＯＷレベルの状態）を立ち下がり（若しくはＨＩＧ
Ｈレベルの状態）として表現する。

第２図（＋））は、この１ビツトによる場合のパターン
データメモリ１２の記憶状態を示すものであって、この
メモリは、■アドレスに１ビツトの情報を記憶する。今
仮に、クロック発生回路１８のアドレス！Ｊ！’ｌｆｒ
時間をＩｏｎｓ周期とし、１０００番地をアクセスの基
環１爵地（先頭番地）として第２図（ａ）のテスト波形
パターンを考えて見ると、５０　ｎ　ｓ後は、１００５
番地となり、１５０ｎ　Ｓ後は、１０１５番地となり、
６５０　ｎ　ｓ後は、１０６５番地、そして７５０ｎｓ
後は、１０７５番地をアクセスすることになる。

このような場合には、第２図（ｂ）に見るように、パタ
ーンデータメモリ１２の１０００番地を基をにシーケン
シャルにアクセスした場合、１０００番地〜１００４番
地までの間フラグ′０”を記憶し、１００５番地〜１０
１４番地までの間フラグ“ｌ”を記憶し、１０１５番地
〜１０６４番地までの間フラグ“０゛を記憶し、１０６
５番地〜１０７４Ｍ地までの間フラグ“ｌ”を記憶する
。

このことにより、１０００番地からパターンデータメモ
リ１２のアクセスを開始すれば、第２図（ａ）に対応す
るビットパターンが得られる。

そしてこのパターンデータメモリ１２の出カビＩドパタ
ーンは、ビットデータ／波形変換回路２０に送出されて
、第２図（ａ）に見るパターデータに変換され、ドライ
ブ回路６のドライバ７に送出される。

なお、この場合のビットデータ／波形変換回路２０は、
いわゆるＮＲＺで符号化されたビットデータをパルス波
形に変換する回路である。なお、ここでクロック発生回
路１８のアドレス更新時間を１００ｎｓとすると、１０
００番地を基をにシーケンシャルにアクセスして行けば
１ｔｔｓを経た後は、１０番地をアクセスすることにな
る。

以上のようにすれば、パターンデータメモリ１２のメモ
リ１ｔのフラグ記憶位置がパルス波形の１γち１−かり
（若しくはＨＩＧＨレベルの状！ｓ）又は＼ｙちドがり
（若しくはＬＯＷレベルの状態）を示すことになる。

ところで、パターンデータメモリ１２にビットメモリを
使用することにより、ＩＣのピン対応に同　のパターン
データメモリを設けて、これにそれぞれのＩＣピンに対
応するそれぞれのパターンデータを記憶させておけば、
回路構成が９１．純化し、その制御も部用なものとなる
。

第３図は、この発明のパターンデータ発生装置の他の・
実施例を示すものであって、第１図に示すものと同様な
ものは、同一の符号で示す。

この実施例では、テスト波形パターンのＸ′Ｌち１−が
りとｑち下がりの位置をそれぞれ別々のメモリにパター
ンデータとして記ｔαしたものであって、パターンデー
タメモリ１２に代えて、パターンデータメモリ１２ａが
翫γち１−がりの位置をフラグ１”として記憶し、パタ
ーンデータメモリ１２ｂがｑち下がりの位置をフラグ１
”として記憶している。そして、波形発生回路１３かそ
れぞれのパターンデータメモリ１２ａ、１２ｂがらフラ
グ“１゛が読み出されたタイミングで、発生波形を＼γ
ち；；げ、又は立ちドげる動作をする。

例えば、パターンデータメモリ１２ａの３番地にフラグ
１”を記憶し、パターンデータメモリ１２ｂの６辱地に
フラグ“１″を記憶した場合には、アドレスカウンタ／
アクセス回路１６が０番地から順次カウントして行き、
順次メモリアドレスが増加し、パターンデータメモリ１
２ａでは、４サイクルト１にフラグ１“が読み出され、
図に見るような“０００１００００”のビットパターン
が発生する。一方、パターンデータメモリ１２ｂでは、
７サイクルロにフラグｌ”が読み出され、図に見るよう
な“００００００１０”のビットパターンが発生する。

これをパターンデータのＸ″ｌちヒがり及びｑち下がり
の指令信号として、これらが順次波形発生回路１３に入
力されて、それぞれのサイクルに相当する時間位置でド
ライブ回路６のドライバ７（第５図茶類）を高レベル又
は低レベルにセットするものである。

第４図は、この発明のパターンデータ発生装置のさらに
他の一実施例を示すものであって、第１図に示すものと
同様なものは同一の符号で示す。

この実施例では、パターンデータメモリ１２ｃの１アド
レスから読み出されるパターンデータを例えば１バイト
として、それをビットパラレルに読み出して・１１．レ
ジスタ１５に格納する。ここでレジスタ１５の各記憶位
置は、それぞれＩＣピン対応の波形パターンに対応して
いて、このそれぞれの各ビットがビットデータ／波形変
換回路２０゜２０．２０．　　・・・に接続されている
ものである。

なお、波形の−χち１−かり（若しくはＨＩＧＨレベル
の状態）又はＸ′１．ちドがり（若しくはＬＯＷレベル
の状態）は、第１図の場合と同様に、フラグ“１”を最
初に立ち」二がりとしてフラグ０”を＼χち下がりとし
て表現するものである。したがって８ビツトの各ビット
位置がＩＣのそれぞれピンに対応しているものであって
、各ビット位置をアドレスに沿って縦に見て、最初にビ
ット“１゛を電てた位置がその（７，ち１−かり時点と
なる。

ところで、テストシーケンスプロセッサ１４の内部にお
けるマイクロコマンドプログラムの実行動作それ自体は
、一般的なマイクロプログラムの実行動作と同様である
。ここで大切なことは、パターンデータメモリにテスト
波形パターンのｑち１−かり（若しくはＸｙち上がり状
態、若しくはＨＩＧＨレベル状態）又は〜γちドがり（
若しくは立ちドがり状態、若しくはＬＯＷレベル状Ｂ）
の時間位置が特定の情報として記憶されていて、メモリ
のアクセス周期が時間計７１１１１の基準となることで
ある。

したがって、マイクロコマンドにより先頭アドレスをア
ドレスカウンタ／アクセス回路にセットするだけで一連
のテスト波形パターンが生成できる。

以ｌ〕説明してきたが、各実施例におけるアドレスカウ
ンタ／アクセス回路とかパターンデータメモリは、検査
ＩＣのピン対応に複数個設けられることになる。この場
合、テストシーケンスプロセッサとかクロック発生回路
等は、各アドレスカウンタ／アクセス回路とかパターン
データメモリに共通に用いることができる。

さらに、この例では、パターンデータメモリは、先頭ア
ドレスを指定して特定の波形パターンに対応するパター
ンデータを読み出すものであり、パターンデータメモリ
の領域の分割は、波形発生パターンの１つの中位長さに
対応している。そして各領域には相違するパターンデー
タが記憶されている。したがって、−他の領域の先頭ア
ドレスをアドレスカウンタ／アクセス回路にストアする
ことにより、他の波形パターンを発生させることができ
る。

この場合、同じ波形パターンを繰り返し発生するときに
は、ストシーケンスプロセッサがそのマイクロプログラ
ムにより繰り返し同じ先頭アドレスをアドレスカウンタ
／アクセス回路にストアすることにより行う。

なお、パターンデータメモリをこのように領域分割する
ことなく、０番地から発生波形パターン対応にパターン
データを記憶することも＋ｉｆ能である。この場合には
、比較的長い複雑なパターンデータを記憶しておくこと
もができる。これは、パターンデータメモリ１つが１波
形パタ一ン発生回路となり、０番地から特定の最終番地
までが１つの波形パターンに対応する。

また、実施例では、１ビツトの場合又は２ビツトの場合
においてそれぞれのビットでその一γち１−かり又は旭
γち下がりを表現している。しかし、これは、１バイト
データで表現するものであってもよ（、さらには、−ｙ
ちＬがりパターンデータの場合では、最初のフラグ１”
でｑち−Ｌがりを示し、次のフラグｌ”で）ｙちドがり
位置を示すようにして交互に設定し、１ビツトのフラグ
のみで波形の立ちドがり又は立ちｌ二かり位置を表現し
てもよいことはもちろんである。

また、フラグは、“ｌ”の状態に限らず、′０”の状態
を、７ち−１−かり又は）７．ち下がりデータとして使
用することができるものである。

サラに、実施例では、１アドレスのアクセス周期を中位
として発生波形のタイミングを計測しているが、これは
、１アドレスに１ビツトのデータを古き込むものに限定
されるものではなく、例えば２アドレスに２ビツトのデ
ータを３込み、２アドレス単位にアクセス周期を決定し
てもよく、−・股にｎ（ｎは市の整数）を基本単位とし
たアクセス周期を基環１としてそのタイミングを計／！
１すしてもよいことはもちろんである。

また、パターンデータメモリは、ＲＡＭであっても、Ｒ
ＯＭを用いてもよいことはもちろんである。

［発明の効果コ 以１−説明から理解できるようにこの発明にあっては、
メモリのｎ番地（ｎは＋１：、の整数）のアドレスをア
クセスするアクセス周期を中位とし、発生波形パターン
に対応するパターンデータをメモリに記憶し、このメモ
リを順次アクセスして得たパターンデータに基づき所定
のテスト波形パターンを発生するものであり、メモリの
１ビットψ位がＩＣ＜７１１つのピンに対応するパター
ンデータであって、そのアクセスは、アドレスカウンタ
をクロ、り周期に対応して更新するごとに行われるよう
にしているので、テスト波形パターンは、いっＸ７゜ち
１・、がるか、いつＸ７．ちドがるかを、時間情報だけ
でメモリの１ビツトを中位としてメモリ１−にて指定す
ることがｒｌＪ能となり、データとタイミングとを別々
に取り扱わな（て済むことになる。その結果、テスト波
形パターンの発生が容易となり、その管理、制御が９１
純なものとなる。しかもビットメモリを使用することに
より、各ＩＣピンに対応するドライブ回路対応に設置で
きるので、ハードウェア構成が単純となる。

しかも、テスト波形パターンを１ユニツトで発生させる
ことも１■能であって、その自由度が大きく、テストＩ
Ｃの各ピンの回路を同一の回路として実現することがで
きる。

【図面の簡単な説明】

第１図は、この発明によるパターン発生装置の・実施例
の概略ブロック図、第２図（ａ）は、発生すべき波形パ
ターンの具体例の説明図、第２図（１））は、その場合
のパターンデータメモリの記憶内容を示す説明図、第３
図は、この発明のパターンデータ発生装置の他の・実施
例の概略ブロック図、第４図は、この発明のパターンデ
ータ発生装置のさらに他の−・実施例の概略ブロック図
、第５図は、従来のパターンデータ発生装置のブロック
図、第６図は、それぞれその波形発生タイミングチャー
トである。 ■・・・パターン発生器、２・・・データセレクタ、３
・・・波形フＡ−マンタ、 ４・・・タイミング発生器、 ６・・・次段のドライブ回路、７・・・ドライバ、７　
ａ　＋　　７　ｂ・・・基環′電圧源モジュール、１０
・・・パターン発生装置、 １２＋　　１２ａ、１２ｂ、１２ｃｍ−−パターンデー
タメモＩＪ、１３・・・波形発生回路、１４・・・テス
トシーケンスプロセッサ、１５・・・レジスタ、１６・
・・アドレスカウンタ／アクセス回路、１８・・・クロ
ック発生回路。 ２０・・・ビットデータ／波形変換回路。

Claims (4)

【特許請求の範囲】
1. （１）メモリのｎ番地（ｎは正の整数）のアドレスをア
   クセスするアクセス周期を単位とし、発生波形パターン
   に対応するパターンデータを前記メモリに記憶し、この
   メモリを順次アクセスして得たパターンデータに基づき
   所定のテスト波形パターンを発生するものであり、前記
   メモリの１ビット単位がＩＣの１つのピンに対応するパ
   ターンデータであって、そのアクセスは、アドレスカウ
   ンタをクロック周期に対応して更新するごとに行われる
   ものであることを特徴とするパターン発生装置。
2. （２）メモリは、ビットメモリであり、ＩＣの１つのピ
   ン対応に設けられたドライブ回路対応に設けられ、パタ
   ーンデータは、発生波形パターンのＨＩＧＨレベル又は
   ＬＯＷレベルの状態に対応して、所定の番地を基準に前
   記ＨＩＧＨレベル又はＬＯＷレベルのタイミング対応に
   アクセス周期を単位として計測されるアドレス位置に特
   定のデジタル信号の情報を記録することにより形成され
   ることを特徴とする特許請求の範囲第１項記載のパター
   ン発生装置。
3. （３）メモリは、ビットメモリであり、メモリは、ＩＣ
   ピン対応に設けられたドライブ回路対応に設けられ、パ
   ターンデータは、発生波形パターンの立ち上がり又は立
   ち下がりに対応して、所定の番地を基準に前記立ち上が
   り又は立ち下がりのタイミング対応にアクセス周期を単
   位として計測されるアドレス位置に特定のデジタル信号
   の情報を記録することにより形成されることを特徴とす
   る特許請求の範囲第１項記載のパターン発生装置。
4. （４）パターンデータは、立ち上がりを２値信号の一方
   の値に対応させ、立ち下がりを２値信号の他方の状態に
   対応させた情報として形成され、発生波形パターンは、
   ＮＲＺデータとしてこのパターンデータから再生さるこ
   とを特徴とする特許請求の範囲第３項記載のパターン発
   生装置。