JPS62277700A - ビデオｒａｍテスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［産業上の利用分野コ この発明は、ビデオＲＡＭをテストする方式に関する。

［従来の技術］ 一般的なメモリのテスト方式は、まずメモリに所定のデ
ータを記憶させておき、次にメモリの記憶データを出力
させ、それを期待値と比較するというものである。その
テストのための期待値データやアドレス情報は、一般に
マイクロプログラム制御のパターン発生器によって発生
させる。

ビデオＲＡＭも基本的には同様の方式によってテストさ
れる。しかし、ビデオＲＡＭは普通のＲＡＭと違って、
データをシリアルに、しかも高速に出力する。

そこで従来のビデオＲＡＭのテスト方式にあっては、パ
ターン発生器の複数サイクルにわたって同一の期待値デ
ータを連続的に発生し、かつビデオＲＡＭの同一アドレ
スを連続的にアクセスする。

そして、その連続した複数サイクルの各サイクル毎に、
ビデオＲＡＭの出力データおよび期待値データを例えば
最下位ビットから順番に１ビット選択して比較する。

［解決しようとする問題点コ このような方式では、例えば１ワードが８ビットのビデ
オＲＡＭの場合、一つのアドレスについてテストするた
めに、少なくとも８サイクル（ここでサイクルとはパタ
ーン発生器のマシンサイクルの９とである）分の時間が
必要であり、全アドレスについてテスト□するためには
相当に長い時間がかかるという問題があった。

この問題に対処するために、パターン発生器を高速化す
ることも考えられるが、それは技術的に容易でなく、ま
たパターン発生器の著しいコストｈ昇が避けられない。

さらに、ワードのピット数に相当する回数だけビデオＲ
ＡＭを連続アクセスするため、ビデオＲＡＭのアクセス
タイムの面か−らもパターン発生器の速度が制限される
。このように、パターン発生器の高速化やみによるテス
、ト、時間の短縮には限界がある、。

［発明の目的コ したがって、この発明の目的はそのようなパターン発生
器の著しいコスト」〕昇などを招くことなく、ビデオＲ
ＡＭのテストを高速に行うことができる、新しいビデオ
ＲＡＭテスト方式を提供することにある。

［問題点を解決するための手段コ ・　この目的を達成すために、この発明は、パターン発
生器から複数サイクルにわたって複数ビットの同一の期
待値データを連続的に発生させ、前記複数サイクルの各
サイクル毎にビデオＲＡＭの同一のアドレスの記憶デー
タを出力させ、前記複数サイクルの各サイクル毎に前記
期待値データから飛び飛びの複数ビットを１ビ、ットず
つ順次選択し、その選択した各ビットとビデオＲＡＭの
出力デー゛。

夕の対応ビットとを比較することにより、ビデオＲＡＭ
をテストする。

［作、用コ １ワードが８ビットのビデオＲＡＭの場合を例にして説
明する・−の場合〉こ０発明によれば例５えば、第１サ
イクルにおいて、ビデオＲＡＭの出力データおよび期待
値データのビットｂＯおよびｂｑを順次比較し、第２サ
イクルにおいて、ビデオＲＡＭ出力データおよび期待値
データのビットｂ／およびｂｓを順次比較し、第３サイ
クルにおいて、ビデオＲＡＭ出力データおよび期待値デ
ータのビットｂ２およびｂ６を順次比較し、第４サイク
ルにおいて、ビデオＲＡＭ出力デー゛夕および期待値デ
ータのｂａおよびｂ７′を順次゛比較することにより、
４サイクル時間でビデオＲＡＭの一つのアドレスに□つ
いてのテストを完ｒすることかで゛きる。

このよう４本一つのアドレスについてテストするための
サイクル数は従来方式におけるサイクル数の半分になる
ため、パターン発生器のサイクル時間が等しいとすれば
、テスト時間が″半減する。

また、各サイクルにお゛いて連続した２ビットを一順次
比較しようとすると、ビデオＲＡＭから１ビットが出力
されてから次の１ビットが出力されるまでの極めて短時
間の間に″、期待値データのビット選択を高速に行う必
要があり、その選択のための回路の□実現が難しい。

これに対し、この発明にあっては各サイクルにおいて飛
び飛びのビットが選択され順次比較されるから、ビット
選択をそれほど高速に行う必要はない。前記の例の場合
について説明すれば、各サイクルにおいて、はぼ半サイ
クル毎にピント選択を行えばよい。また、あるサイクル
の後の方の１ビットが比較されてから、次のサイクルの
前の方の１ビットを選択するまでの時間間隔・もほぼ半
サイクル時間となる。

このように、この発明によれば、ビット選択も比較的低
速の回路で行うことができ、その回路の実現も容易であ
る。゛ ［実施例コ　　　　゛ 以下、図面を参照し、この発明の一実施例につ。

いて説明する。

第１図は、この発明のビデオＲＡＭテスト方式の一実施
例の要部構成を簡略化して示す機能的ブロック図である
。

この図において、１０はテスト対象のビデオＲＡＭであ
り、ここでは８ビット／ワードの構成のものである。

１２はビデオＲＡＭｌ０のテストのためのアドレス情報
、データ（古込みデータまたは期待値データ）、その他
の制御信号類を発生するパターン発生器である（その制
御信号類に関連する部分は図中省略されている）。

アドレス情報線１４に出力されたアドレス情報（符号１
４で示すことがある）は、アドレスフォーマツタ１８に
よってタイミングを調整されてから、ビデオＲＡＭ１０
のアドレスピン関連のピンエレクトロニクス２０に入力
される。データ線１６に出力されたデータ”（符号１６
で示すことがある）は、デニタフォーマッタ２２によっ
てターイ゛ミングを調整されて’ｂ）ら、ビデオＲＡＭ
１０のデータビン関連のピンエレクトロニクス２４に入
力される。

ビデオＲＡＭｌ０に対するデータの書込み時には、パタ
ーン発生器１２から書込みデータ（、ここでは８ビット
のデータ）がデータ線１６に出力され、この書込みデー
タはアドレス情報１４によって指定されたアドレスに書
き込まれる。

こ、こまでに説明した部分は従来と同様であるので、こ
れ以」二の説明は割愛し、ビデオＲＡＭ１０の出力デー
タと期・待値との比較に関連した部分について説明する
。

ビデオＲＡＭｌ０の出力データと期待値との比較を行う
場合には、ビデオＲＡＭｌ０から、アトｌｚス情［１４
によって指定されたアドレスの記憶データがシリアルに
出力されるが、この出力データはピンエレクトロニクス
２４を介して出力データ線２６（出力データを符号１６
で示すことがある）に送出される。この出力データ線２
６は、１ビット比較回路２８の一方の入力に接続されて
いる。

また、この場合には、パターン発生器１２からデータ線
１６に８ビットの期待値データ（以下、符号１６で示す
ことがある）が出力される。この期待値データ１６から
１ビットを選択し、期待値線２９を通じて１ビット比較
回路２８の他方の人力に供給するために、１ビット選択
回路３ｏが設けられている。

パターン発生器３０の各サイクルの初めに、そのサイク
ルにおいて選択すべ、き２ビットを指定する制御情報が
、図示しない１−位のＣＰＵより制御信号線３２を通じ
て１ビット選択回路３０供給される（この制御情報を符
号、３２によって示すことがある）。１ビット選択回路
３０．には・さらに、制御情報・３２によう・て指定さ
れた２ビット中の、１ビア）を指定するための制御情報
（゛符号３６で７］＜すごとがある）が、Ｔフリップフ
ロップ（トグル・フリ１プフロツブ）３４の出力信号線
３６を通じて１ビット選択回路３０に与えられる。

３８はタイミング発生回路で・あり、１サイクル肖たり
２個のストローブパルスを信号線４０に送出する。この
ストローブパル・ス（符号４０で示スことがある）は、
１ビット比較回路２８およびＴフ・リップフロップ３４
に入力される。　−１ビット比較回路２８はストローブ
パルス４０のを効期間だけ作動し、入力された出力デー
タ２Ｂと期待値（符号２９で示すことがある）との比較
結果を出力線４４に出力する。Ｔフリップフロップ３４
は、ストローブパルス３４の後縁でトリガされて状態を
反転する（出力信号線３６の論理状態が反転する）′。

この実施例にあっては、パターン発生器１２の４サイク
ル間で、ビデオＲＡＭｌ０の一つのアドレスについての
テストが実行される。以下、その動作について詳細に説
明する。

連続・した４サイクルにわたって、パターン発生器１２
か゛ら゛同一のアドレス情報１４および同＜７）期待値
データ１６が連゛続的に出力される。その各サイクル“
毎にビデオＲＡＭ１０がアクセスされ、アドレス゛情報
１４によって指定されたアドレスの記憶情報が出力デー
タ線２６にシリアルに出力される。

連続した４辱イクルの第１サイクルにおいては、期待値
データ１６のビットｂｏおよびｂｑを指定する制、御情
報３２が与えられる。また、第１サイクルの開始時に、
は、Ｔフリップフロップ２３４はリセット状態であり、
その出力である＄制御情報３６は“０”状態である。

出力データ２６はビットｂｏからビットｂ７までシリア
ルに出力されるが、ビットｂｏの出力時点に１個目のス
トローブパルス４０が発生し、その有効期間に１ビット
比較回路２８が作動する。

この時、１ビット選択回路３０によって期待値データ１
６のピッ）ｂｏが選択され、期待値２９として１ビット
比較回路２８に与えられる。この比較で一致がとれれば
出力線４４にパルスは出ないが、不一致ならばパルスが
出力される。

１個目のストローブパルス４０の後縁でＴフリップフロ
ップ３４はセット状態に反転し、制御情報３６は“ｌ”
に変化する。

ビットｂｏからほぼ半サイクル後に、出力データ２６の
ビットｂ、が出力される。この時に２個目のストローブ
パルス４０が発生し、１ビット比較回路２８が作動する
。この時、１ビット選択回路３０によって、期待値デー
タ１Ｂのビットｂｑが選択されて期待値２９として１ビ
ット比較回路２８に与えらる。

この２個目のストローブパルス４０の後縁で、Ｔフリッ
プフロップ３４はリセット状態に戻る。

このようにして、第１サイクルにおいて、２ピツ）ｂｏ
、ｂ４＋について、出力データ２６と期待値データ１６
の比較が行われる。

第２サイクルにおいては、期待値データ１６のピッ）ｂ
ｌ、ｂｓを指定する制御情報３２が１ビット選択回路３
０に与えられる。

出力データ２６のビットｂ、が出力される時に、１個［
１のストローブパルス４０が発生するが、この時には期
待値データ１８のビットｂ）が期待値２９として１ビッ
ト比較回路２８に与えられ、出力データ２６の対応ビッ
トｂｌと比較される。

このストローブパルス４０の後縁でＴフリップフロップ
３４はセット状態に反転し、１ビット選択回路３０によ
って、期待値データ１Ｂのビットｂｓが選択される。

出力データ２６のビットｂ５の出力時点に２個目のスト
ローブパルス４０が発生し、ビットｂ５について出力デ
ータ２６と期待値データ１６とが比較される。

以下同様に、第３サイクルにおいてビットｂ２、ｂｌに
ついての比較が行われ、第４サイクルにおいてピッ＋−
ｂ３．ｂ、についての比較が行われ、一つのアドレスに
関するテストが終゛ｒする。

このように、８ビット／ワードのビデーオＲＡＭ１０の
一つのアドレスについて、４サイクル時間でテストを行
うことができる。従来方式では、８サイクル時間を要し
たから、パターン発生器１２のサイクル時間が同じなら
ば、この実施例によればテスト時間を半減できる。

また、前記説明から明らかなように、期待値データ１６
からの期待値としてのビットの選択は、はぼ半サイクル
間隔で行うので、その選択のための１ビット選択回路３
０はそれほど高速性を要求されず、比較的安価に容易に
実現できる。

以上、一実施例について説明したが、この発明はそれだ
けに限定されるものではない。

例えば、速度面で問題がなければ、１サイクル内に３ビ
ット以上について同様に比較を行い、そのビット数の増
加分だけ、一つのアドレスのテストに必要なサイクル数
を減らしてもよい。

前記実施例においては、期待値データから特定のビット
を選択させるための制御情報３２を上位のＣＰＵから与
えたが、ストローブパルス４０によってカウントアツプ
またはカウントダウンされるカウンタを用意し、そのカ
ウンタによって同等の制御情報を発生させるなど、専用
のハードウェアを用意してもよい。

その他、この発明はその要旨を逸脱しない範囲内で種々
変形して実施し得るものである。

［発明の効果］ この発明は、パターン発生器から複数サイクルにわたっ
て複数ビットの同一の期待値データを連続的に発生させ
、前記複数サイクルの各サイクル毎にビデオＲＡＭの同
一のアドレスの記憶データを出力させ、前記複数サイク
ルの各サイクル毎に前記期待値データから飛び飛びの複
数ビットを１ビットずつ順次選択し、その選択した各ビ
ットとビデオＲＡＭの出力データの対応ビットとを比較
することにより、ビデオＲＡＭをテストするものである
。

したがって、以上の説明から明らかなように、この発明
によれば、それほど、■速の高価なパターン発生器やビ
ット選択用回路を用いなくとも、ビデオＲＡＭのテスト
時間を従来より大幅に短縮することができる。

【図面の簡単な説明】

第１図は、この発明によるビデオＲＡＭテスト方式の要
部構成を簡略化して示す機能的ブロック図である。 １０・・・ビデオＲＡＭ１１２・・・パターン発生器、
２８・・・１ピット比較回路、３０・・・１ビット選択
回路、３４・Ｔフリップフロップ、３８−・・タイミン
グ発生回路。

Claims (1)

【特許請求の範囲】
1. （１）パターン発生器から複数サイクルにわたって複数
   ビットの同一の期待値データを連続的に発生させ、前記
   複数サイクルの各サイクル毎にビデオＲＡＭの同一のア
   ドレスの記憶データを出力させ、前記複数サイクルの各
   サイクル毎に前記期待値データから飛び飛びの複数ビッ
   トを１ビットずつ順次選択し、その選択した各ビットと
   前記ビデオＲＡＭの出力データの対応ビットとを比較す
   ることを特徴とするビデオＲＡＭテスト方式。