JP2902449B2 - アドレスパターン発生器 - Google Patents
アドレスパターン発生器Info
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- JP2902449B2 JP2902449B2 JP2132951A JP13295190A JP2902449B2 JP 2902449 B2 JP2902449 B2 JP 2902449B2 JP 2132951 A JP2132951 A JP 2132951A JP 13295190 A JP13295190 A JP 13295190A JP 2902449 B2 JP2902449 B2 JP 2902449B2
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- Japan
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- block
- serial
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は半導体メモリ試験装置におけるアドレスパ
ターンを発生するアドレスパターン発生器、特に発生し
たアドレスを被試験メモリ内のアドレス変換に対応した
アドレス変換を行うと共に、並列アドレスと、その直列
アドレスとを出力するアドレスパターン発生器に関す
る。
ターンを発生するアドレスパターン発生器、特に発生し
たアドレスを被試験メモリ内のアドレス変換に対応した
アドレス変換を行うと共に、並列アドレスと、その直列
アドレスとを出力するアドレスパターン発生器に関す
る。
「従来の技術」 従来のこの種のアドレスパターン発生器は第７図に示
すように、Ｘアドレス発生器11から2nサイクルクロック
ごとにｎビットのＸアドレスを発生し、このＸアドレス
と同期してＹアドレス発生器12からｎビットのＹアドレ
スを発生し、ＸアドレスはＸアドレスクランブルメモリ
13へアドレスとして供給され、このメモリ13が読み出さ
れる。被試験メモリ（図示せず）内部でアドレス変換が
行われる場合があり、この場合、試験装置で目的として
いるメモリのセルと異なるセルをアクセスしてしまうた
め、その内部のアドレス変換に応じて、被試験メモリへ
与えるアドレスを変換して目的とするセルをアクセスす
るように、Ｘアドレススクランブルメモリ13でアドレス
変換が行われる。同様にＹアドレスはＹアドレススクラ
ンブルメモリ14でアドレス変換が行われる。Ｘアドレス
スクランブルメモリ13及びＹアドレススクランブルメモ
リ14の各ｎビット出力は並列変換Ｘアドレス及び並列変
換Ｙアドレスとしてそれぞれ出力されると共に、アドレ
スリンクフォーマッタ15へ供給され、これら並列変換Ｘ
アドレス、Ｙアドレスが結合され、2nビットの並列アド
レスとしてシフトレジスタ16に並列にセットされ、シフ
トレジスタ16がサイクルクロックでシフトされて、直列
アドレスとして出力される。
すように、Ｘアドレス発生器11から2nサイクルクロック
ごとにｎビットのＸアドレスを発生し、このＸアドレス
と同期してＹアドレス発生器12からｎビットのＹアドレ
スを発生し、ＸアドレスはＸアドレスクランブルメモリ
13へアドレスとして供給され、このメモリ13が読み出さ
れる。被試験メモリ（図示せず）内部でアドレス変換が
行われる場合があり、この場合、試験装置で目的として
いるメモリのセルと異なるセルをアクセスしてしまうた
め、その内部のアドレス変換に応じて、被試験メモリへ
与えるアドレスを変換して目的とするセルをアクセスす
るように、Ｘアドレススクランブルメモリ13でアドレス
変換が行われる。同様にＹアドレスはＹアドレススクラ
ンブルメモリ14でアドレス変換が行われる。Ｘアドレス
スクランブルメモリ13及びＹアドレススクランブルメモ
リ14の各ｎビット出力は並列変換Ｘアドレス及び並列変
換Ｙアドレスとしてそれぞれ出力されると共に、アドレ
スリンクフォーマッタ15へ供給され、これら並列変換Ｘ
アドレス、Ｙアドレスが結合され、2nビットの並列アド
レスとしてシフトレジスタ16に並列にセットされ、シフ
トレジスタ16がサイクルクロックでシフトされて、直列
アドレスとして出力される。
「発明が解決しようとする課題」 直列のRASアドレスと、直列のCASアドレスとの２列の
直列アドレスを入力するRAMがあるが、従来のアドレス
パターン発生器では直列アドレスを２組以上発生させる
ことが困難であり、例えば２組発生させようとすると、
Ｘアドレススクランブルメモリ13とＹアドレススクラン
ブルメモリ14との出力側に更に他のアドレスリンクフォ
ーマッタを付加し、そのアドレスリンクフォーマッタに
他のシフトレジスタを接続し、両アドレスリンクフォー
マッタでそれぞれの入力アドレス中の各別の部分を選択
してこれらをシフトレジスタでそれぞれ直列変換して２
列の直列アドレスを出力することになる。従ってアドレ
スフォーマッタ及びシフトレジスタが増加し、ハードウ
エア規模が大きくなる。
直列アドレスを入力するRAMがあるが、従来のアドレス
パターン発生器では直列アドレスを２組以上発生させる
ことが困難であり、例えば２組発生させようとすると、
Ｘアドレススクランブルメモリ13とＹアドレススクラン
ブルメモリ14との出力側に更に他のアドレスリンクフォ
ーマッタを付加し、そのアドレスリンクフォーマッタに
他のシフトレジスタを接続し、両アドレスリンクフォー
マッタでそれぞれの入力アドレス中の各別の部分を選択
してこれらをシフトレジスタでそれぞれ直列変換して２
列の直列アドレスを出力することになる。従ってアドレ
スフォーマッタ及びシフトレジスタが増加し、ハードウ
エア規模が大きくなる。
アドレスリンクフォーマッタ15はその入力アドレスの
ビット順序を入れ替えることができず、直列アドレス
は、並列アドレスのビット順に出力されるため、ビット
の順が入れ替る被試験メモリに対しては試験することが
できなかった。
ビット順序を入れ替えることができず、直列アドレス
は、並列アドレスのビット順に出力されるため、ビット
の順が入れ替る被試験メモリに対しては試験することが
できなかった。
「課題を解決するための手段」 この発明によれば、ｎビットのＸアドレス及びｎビッ
トのＹアドレスがｌサイクルクロックごとに発生され、
サイクルクロックがｌ進カウンタで計数され、そのカウ
ンタの計数値がＸアドレス及びＹアドレスに対してそれ
ぞれ上記ビットとして付加され、これら計数値が付加さ
れたＸアドレス及びＹアドレスをアドレスとしてそれぞ
れＸアドレススクランブルメモリ及びＹアドレススクラ
ンブルメモリが読み出される。Ｘアドレススクランブル
メモリは2nワードをブロックとするｌ個のブロックを有
し、その各ブロックにはＸアドレスをアドレス変換する
同一のスクランブル部がそれぞれ設けられ、またその変
換アドレスが同一ビットごとに各ブロックに分配された
直列変換部がそれぞれ設けられている。Ｙアドレススク
ランブルメモリも、Ｙアドレスについて同様に構成され
ている。
トのＹアドレスがｌサイクルクロックごとに発生され、
サイクルクロックがｌ進カウンタで計数され、そのカウ
ンタの計数値がＸアドレス及びＹアドレスに対してそれ
ぞれ上記ビットとして付加され、これら計数値が付加さ
れたＸアドレス及びＹアドレスをアドレスとしてそれぞ
れＸアドレススクランブルメモリ及びＹアドレススクラ
ンブルメモリが読み出される。Ｘアドレススクランブル
メモリは2nワードをブロックとするｌ個のブロックを有
し、その各ブロックにはＸアドレスをアドレス変換する
同一のスクランブル部がそれぞれ設けられ、またその変
換アドレスが同一ビットごとに各ブロックに分配された
直列変換部がそれぞれ設けられている。Ｙアドレススク
ランブルメモリも、Ｙアドレスについて同様に構成され
ている。
「作用」 Ｘアドレススクランブルメモリ、Ｙアドレススクラン
ブルメモリはぞれぞれサイクルクロックで読み出され、
ｌサイクルクロックの間、各ブロックにおける同一のア
ドレス、つまり同一の変換アドレスがスクランブル部か
ら順次読み出され、これと同時に、その変換アドレスの
各ビットが直列変換部からブロックごとに順次読み出さ
れる。
ブルメモリはぞれぞれサイクルクロックで読み出され、
ｌサイクルクロックの間、各ブロックにおける同一のア
ドレス、つまり同一の変換アドレスがスクランブル部か
ら順次読み出され、これと同時に、その変換アドレスの
各ビットが直列変換部からブロックごとに順次読み出さ
れる。
従ってスクランブル部から並列変換アドレスが出力さ
れると共に、その直列アドレスが直列変換部から出力さ
れる。
れると共に、その直列アドレスが直列変換部から出力さ
れる。
「実施例」 第１図にこの発明の実施例を示す。ｌサイクルクロッ
クごとにＸアドレス発生器11からｎビットのＸアドレス
が、またＹアドレス発生器12からｎビットのＹアドレス
がそれぞれ発生される。ｌ進カウンタ17でサイクルブロ
ックが計数される。ｌ進カウンタ17の計数値のｍビット
（ｌ＝2m）がｎビットのＸアドレスにその上位に付けら
れてＸアドレススクランブルメモリ18へアドレスとして
供給され、またカウンタ17の計数値のｍビットがｎビッ
トのＹアドレスにその上位に付けられてＹアドレススク
ランブルメモリ19へアドレスとして供給される。例えば
ｎ＝８、ｍ＝３の場合、第２図に示すようにＸアドレス
X0〜X7の上位に計数値N0〜N2が付加され、ＹアドレスY0
〜Y7の上位に計数値N0〜N2が付加される。
クごとにＸアドレス発生器11からｎビットのＸアドレス
が、またＹアドレス発生器12からｎビットのＹアドレス
がそれぞれ発生される。ｌ進カウンタ17でサイクルブロ
ックが計数される。ｌ進カウンタ17の計数値のｍビット
（ｌ＝2m）がｎビットのＸアドレスにその上位に付けら
れてＸアドレススクランブルメモリ18へアドレスとして
供給され、またカウンタ17の計数値のｍビットがｎビッ
トのＹアドレスにその上位に付けられてＹアドレススク
ランブルメモリ19へアドレスとして供給される。例えば
ｎ＝８、ｍ＝３の場合、第２図に示すようにＸアドレス
X0〜X7の上位に計数値N0〜N2が付加され、ＹアドレスY0
〜Y7の上位に計数値N0〜N2が付加される。
Ｘアドレススクランブルメモリ18は2nワードのブロッ
クがｌ個設けられる。前記ｎ＝８、ｍ＝３、ｌ＝８の場
合は第３図に示すように28＝256のワードからなる８つ
のブロック210〜217よりメモリ18が構成され、各ブロッ
ク210〜21nにはそれぞれＸアドレスX0〜X7をf0（x0）〜
f0（x7）、…、f255（x0）〜f255（x7）の何れかにアド
レス変換する同一のスクランブル部（並列変換部）22
と、その変換アドレスを対応ビットごとにブロック210
〜21nに分配した直列変換部23とがある。つまりブロッ
ク210の直列変換部23には各変換アドレスの各０番ビッ
トf0（x0）〜f255（x0）が各ワードの８番ビットにその
順に格納され、各変換アドレスの各１番ビットf0（x1）
〜f255（x1）がブロック211の直列変換部23にその順に
格納され、各２番ビットf0（x2）〜f255（x2）がブロッ
ク212の直列変換部23にその順に格納され、以下同様に
なされる。
クがｌ個設けられる。前記ｎ＝８、ｍ＝３、ｌ＝８の場
合は第３図に示すように28＝256のワードからなる８つ
のブロック210〜217よりメモリ18が構成され、各ブロッ
ク210〜21nにはそれぞれＸアドレスX0〜X7をf0（x0）〜
f0（x7）、…、f255（x0）〜f255（x7）の何れかにアド
レス変換する同一のスクランブル部（並列変換部）22
と、その変換アドレスを対応ビットごとにブロック210
〜21nに分配した直列変換部23とがある。つまりブロッ
ク210の直列変換部23には各変換アドレスの各０番ビッ
トf0（x0）〜f255（x0）が各ワードの８番ビットにその
順に格納され、各変換アドレスの各１番ビットf0（x1）
〜f255（x1）がブロック211の直列変換部23にその順に
格納され、各２番ビットf0（x2）〜f255（x2）がブロッ
ク212の直列変換部23にその順に格納され、以下同様に
なされる。
Ｙアドレススクランブルメモリ19も、Ｙアドレスにつ
いてＸアドレススクランブルメモリ18と同様に構成され
る。
いてＸアドレススクランブルメモリ18と同様に構成され
る。
例えば第４図Ａに示すようにサイクルクロックが発生
し、カウンタ17の計数値が第４図Ｃに示すように変化
し、カウンタ17の計数値が０となった時にＸアドレス発
生器11からＸアドレス（x0〜x7）ｐが発生したとする。
この時のＸアドレス（x0〜x7）ｐとカウンタ17の計数値
とからメモリ18のブロック210中のアドレスｉが読み出
され、その８番ビット出力fi（x0）ｐが直列Ｘアドレス
として出力されると共に、０〜７番ビット出力（f
i（x0）〜fi（x7））ｐが並列変換Ｘアドレスとして出
力される。カウンタ17の計数値が１となると、ブロック
211中のアドレスｉ（メモリ18のアドレスはｉ＋256）が
読み出され、その８番ビット出力fi（x1）ｐが直列Ｘア
ドレスとして出力されると共に、０〜７番ビット出力
（fi（x0）〜fi（x7））ｐが並列変換Ｘアドレスとして
出力される。以下カウンタ17が順次歩進するごとに読み
出されるブロックが順次210より217へ変化するが、その
各ブロック内のアドレスｉが読み出されるため、並列変
換Ｘアドレスは（fi（x0）〜fi（x7））ｐと変化せず、
直列Ｘアドレスが、その並列変換Ｘアドレスのfi（x2）
ｐからfi（x7）ｐへと順次変化する。カウンタ17が再び
０になると、Ｘアドレスが（x0〜x7）p+1に変化し、こ
れに応じて並列変換Ｘアドレスが（fi（x0）〜f
i（x7））p+1と変化し、その並列変換Ｘアドレスが直列
に直列Ｘアドレスとして出力される。Ｙアドレスについ
ても、Ｙアドレススクランブルメモリ19から、変換され
た並列Ｙアドレスと、その直列Ｙアドレスが出力され
る。
し、カウンタ17の計数値が第４図Ｃに示すように変化
し、カウンタ17の計数値が０となった時にＸアドレス発
生器11からＸアドレス（x0〜x7）ｐが発生したとする。
この時のＸアドレス（x0〜x7）ｐとカウンタ17の計数値
とからメモリ18のブロック210中のアドレスｉが読み出
され、その８番ビット出力fi（x0）ｐが直列Ｘアドレス
として出力されると共に、０〜７番ビット出力（f
i（x0）〜fi（x7））ｐが並列変換Ｘアドレスとして出
力される。カウンタ17の計数値が１となると、ブロック
211中のアドレスｉ（メモリ18のアドレスはｉ＋256）が
読み出され、その８番ビット出力fi（x1）ｐが直列Ｘア
ドレスとして出力されると共に、０〜７番ビット出力
（fi（x0）〜fi（x7））ｐが並列変換Ｘアドレスとして
出力される。以下カウンタ17が順次歩進するごとに読み
出されるブロックが順次210より217へ変化するが、その
各ブロック内のアドレスｉが読み出されるため、並列変
換Ｘアドレスは（fi（x0）〜fi（x7））ｐと変化せず、
直列Ｘアドレスが、その並列変換Ｘアドレスのfi（x2）
ｐからfi（x7）ｐへと順次変化する。カウンタ17が再び
０になると、Ｘアドレスが（x0〜x7）p+1に変化し、こ
れに応じて並列変換Ｘアドレスが（fi（x0）〜f
i（x7））p+1と変化し、その並列変換Ｘアドレスが直列
に直列Ｘアドレスとして出力される。Ｙアドレスについ
ても、Ｙアドレススクランブルメモリ19から、変換され
た並列Ｙアドレスと、その直列Ｙアドレスが出力され
る。
出力する直列アドレスの数を増加するには次のように
する。例えば前記ｎ＝８の場合に、ｌ＝４として並列変
換アドレスを２列の直列アドレスとして出力する場合
は、カウンタ17をｌ＝４進カウンタとし、Ｘアドレス発
生器11、Ｙアドレス発生器12から、それぞれｌ＝４サイ
クルクロックごとにＸアドレス、Ｙアドレスを発生し、
Ｘアドレススクランブルメモリ18を第５図に示すよう
に、27＝256ワードのｌ＝４ブロック210〜213を設け、
各ブロック210〜213のスクランブル部22は第３図と同一
内容とし、直列変換部23として、各ワードの８番ビット
の他に９番ビットも用い、ブロック210〜213の各８番ビ
ットの内容は第３図と同一とし、ブロック210の９番ビ
ットにf0（x4）〜f255（x4）をその順に格納し、ブロッ
ク211の９番ビットにf0（x5）〜f255（x5）をその順に
格納し、同様にブロック212、213の各９番ビットにそれ
ぞれf0（x6）〜f255（x6）,f0（x7）〜f255（x7）をそ
の順に格納する。Ｙアドレススクランブルメモリ19も同
様に構成する。この時はアドレススクランブルメモリか
ら読み出されている並列アドレスの下位半部と上位半部
とがそれぞれ８番ビット、９番ビットから２列の直列ア
ドレスとして同時に出力される。
する。例えば前記ｎ＝８の場合に、ｌ＝４として並列変
換アドレスを２列の直列アドレスとして出力する場合
は、カウンタ17をｌ＝４進カウンタとし、Ｘアドレス発
生器11、Ｙアドレス発生器12から、それぞれｌ＝４サイ
クルクロックごとにＸアドレス、Ｙアドレスを発生し、
Ｘアドレススクランブルメモリ18を第５図に示すよう
に、27＝256ワードのｌ＝４ブロック210〜213を設け、
各ブロック210〜213のスクランブル部22は第３図と同一
内容とし、直列変換部23として、各ワードの８番ビット
の他に９番ビットも用い、ブロック210〜213の各８番ビ
ットの内容は第３図と同一とし、ブロック210の９番ビ
ットにf0（x4）〜f255（x4）をその順に格納し、ブロッ
ク211の９番ビットにf0（x5）〜f255（x5）をその順に
格納し、同様にブロック212、213の各９番ビットにそれ
ぞれf0（x6）〜f255（x6）,f0（x7）〜f255（x7）をそ
の順に格納する。Ｙアドレススクランブルメモリ19も同
様に構成する。この時はアドレススクランブルメモリか
ら読み出されている並列アドレスの下位半部と上位半部
とがそれぞれ８番ビット、９番ビットから２列の直列ア
ドレスとして同時に出力される。
なお、アドレススクランブルメモリ18、19においてそ
の１ワード上におけるスクランブル部22と直列変換部23
とのビット位置は任意に選定することができ、スクラン
ブル部22の途中に直列変換部23が位置してもよい。
の１ワード上におけるスクランブル部22と直列変換部23
とのビット位置は任意に選定することができ、スクラン
ブル部22の途中に直列変換部23が位置してもよい。
第６図に示すようにＸアドレス発生器11からのＸアド
レスと、Ｙアドレス発生器12からのＹアドレスと、カウ
ンタ17からの計数値とをアドレスセレクタ25へ供給し、
アドレスセレクタ25でその入力をビットごとに選択し、
任意のビット位置として出力することができるようにさ
れ、つまり必要に応じてビット位置の入れ替えが行わ
れ、そのアドレスセレクタ25よりの２組のｎ＋ｍビット
の出力の一方をＸアドレススクランブルメモリ18へ、他
方をＹアドレススクランブルメモリ19へそれぞれ供給す
るようにしてもよい。このようにすれば直列アドレスを
出力する順序を自由に選択することができ、ビット位置
の入れ替えが行われるメモリの試験に有効である。なお
一般には、ｎ＋ｍビットの組はカウンタのｍビットと、
Ｘアドレス、Ｙアドレスの一方のｎビットとから構成さ
れる。
レスと、Ｙアドレス発生器12からのＹアドレスと、カウ
ンタ17からの計数値とをアドレスセレクタ25へ供給し、
アドレスセレクタ25でその入力をビットごとに選択し、
任意のビット位置として出力することができるようにさ
れ、つまり必要に応じてビット位置の入れ替えが行わ
れ、そのアドレスセレクタ25よりの２組のｎ＋ｍビット
の出力の一方をＸアドレススクランブルメモリ18へ、他
方をＹアドレススクランブルメモリ19へそれぞれ供給す
るようにしてもよい。このようにすれば直列アドレスを
出力する順序を自由に選択することができ、ビット位置
の入れ替えが行われるメモリの試験に有効である。なお
一般には、ｎ＋ｍビットの組はカウンタのｍビットと、
Ｘアドレス、Ｙアドレスの一方のｎビットとから構成さ
れる。
「発明の効果」 以上述べたようにこの発明によればアドレスリンクフ
ォーマッタ及びシフトレジスタを使用することなく、ア
ドレススクランブルメモリの読み出しにより、並列変換
アドレスと、その直列アドレスとが得られ、かつ複数の
直列アドレスが得られる。この発明ではアドレススクラ
ンブルメモリの記憶容量が、従来よりも大となるが、一
般に１個のメモリの記憶容量が可成大きく、この発明の
ようにしても、特に大容量のメモリを用いる必要がな
く、つまり従来のアドレススクランブルメモリにおける
余っていた部分を利用すればよく、ハードウエアとして
はカウンタ17を付加するだけでよく、ハードウエアの規
模は大きなものとはならない。またアドレスセレクタ25
を用いることにより、直列アドレスを出力する順序を自
由に選択することができる。
ォーマッタ及びシフトレジスタを使用することなく、ア
ドレススクランブルメモリの読み出しにより、並列変換
アドレスと、その直列アドレスとが得られ、かつ複数の
直列アドレスが得られる。この発明ではアドレススクラ
ンブルメモリの記憶容量が、従来よりも大となるが、一
般に１個のメモリの記憶容量が可成大きく、この発明の
ようにしても、特に大容量のメモリを用いる必要がな
く、つまり従来のアドレススクランブルメモリにおける
余っていた部分を利用すればよく、ハードウエアとして
はカウンタ17を付加するだけでよく、ハードウエアの規
模は大きなものとはならない。またアドレスセレクタ25
を用いることにより、直列アドレスを出力する順序を自
由に選択することができる。
第１図はこの発明の実施例を示すブロック図、第２図は
アドレススクランブルメモリに供給されるアドレスの例
を示す図、第３図はＸアドレススクランブルメモリ18の
記憶例を示す図、第４図は実施例の動作例を示すタイム
チャート、第５図はＸアドレススクランブルメモリ18の
他の記憶例を示す図、第６図はこの発明の他の実施例を
示すブロック図、第７図は従来のアドレスパターン発生
器を示すブロック図である。
アドレススクランブルメモリに供給されるアドレスの例
を示す図、第３図はＸアドレススクランブルメモリ18の
記憶例を示す図、第４図は実施例の動作例を示すタイム
チャート、第５図はＸアドレススクランブルメモリ18の
他の記憶例を示す図、第６図はこの発明の他の実施例を
示すブロック図、第７図は従来のアドレスパターン発生
器を示すブロック図である。
Claims (2)
- 【請求項１】ｌサイクルクロックごとにｎビットのＸア
ドレスを発生するＸアドレス発生器と、 そのＸアドレスと同期してｎビットのＹアドレスを発生
するＹアドレス発生器と、 上記サイクルクロックを計数するｌ進カウンタと、 上記Ｘアドレスと上記ｌ進カウンタの計数値とがアドレ
スとして供給され、2nワードのｌブロックよりなり、各
ブロックは上記Ｘアドレスをアドレス変換する同一のス
クランブル部と、その変換アドレスが同一ビットごとに
ブロックに分配された直列変換部とを有するＸアドレス
スクランブルメモリと、 上記Ｙアドレスと上記ｌ進カウンタの計数値とがアドレ
スとして供給され、2nワードのｌブロックよりなり、各
ブロックは上記Ｙアドレスをアドレス変換する同一のス
クランブル部と、その変換アドレスが同一ビットごとに
ブロックに分配された直列変換部とを有するＹアドレス
スクランブルメモリと、 を有し、上記Ｘアドレススクランブルメモリからｎビッ
トの並列変換Ｘアドレスと、その直列アドレスとを出力
し、上記Ｙアドレススクランブルメモリからｎビットの
並列変換Ｙアドレスと、その直列アドレスとを出力する
アドレスパターン発生器。 - 【請求項２】ｌサイクルクロックごとにｎビットのＸア
ドレスを発生するＸアドレス発生器と、 そのＸアドレスと同期してｎビットのＹアドレスを発生
するＹアドレス発生器と、 上記サイクルクロックを計数するｌ進カウンタと、 上記Ｘアドレスと上記Ｙアドレスと、上記カウンタの計
数値とが供給され、ｎ＋ｍ（2m＝ｌ）ビットの２組を選
択するアドレスセレクタと、 その選択された一方のｎ＋ｍビットがアドレスとして供
給され、2nワードのｌブロックよりなり、各ブロックは
ｎビットのアドレスをアドレス変換する同一のスクラン
ブル部と、その変換アドレスが同一ビットごとにブロッ
クに分配された直列変換部とを有するＸアドレススクラ
ンブルメモリと、 上記選択された他方のｎ＋ｍビットがアドレスとして供
給され、2nワードのｌブロックよりなり、各ブロックは
ｎビットのアドレスをアドレス変換する同一のスクラン
ブル部と、その変換アドレスが同一ビットごとにブロッ
クに分配された直列変換部とを有するＹアドレススクラ
ンブルメモリと、 を有し、上記Ｘアドレススクランブルメモリからｎビッ
トの並列変換アドレスと、その直列アドレスとを出力
し、上記Ｙアドレススクランブルメモリからｎビットの
並列変換アドレスと、その直列アドレスとを出力するア
ドレスパターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132951A JP2902449B2 (ja) | 1990-05-23 | 1990-05-23 | アドレスパターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132951A JP2902449B2 (ja) | 1990-05-23 | 1990-05-23 | アドレスパターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0428099A JPH0428099A (ja) | 1992-01-30 |
| JP2902449B2 true JP2902449B2 (ja) | 1999-06-07 |
Family
ID=15093310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2132951A Expired - Fee Related JP2902449B2 (ja) | 1990-05-23 | 1990-05-23 | アドレスパターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2902449B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5854801A (en) * | 1995-09-06 | 1998-12-29 | Advantest Corp. | Pattern generation apparatus and method for SDRAM |
-
1990
- 1990-05-23 JP JP2132951A patent/JP2902449B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0428099A (ja) | 1992-01-30 |
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