JP2001091598A - 波形フォーマッタ・この波形フォーマッタを搭載した半導体デバイス試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速の試験パターン信号を発生させることが
できる波形フォーマッタを提供する。 【解決手段】 波形発生モードに対応して論理演算され
た複数の論理信号の立上り又は立下り時の微分パルスを
微分回路群で生成し、この微分パルスの論理和を求め、
この論理和された微分パルスのパルス列を複数の試験パ
ターン発生部に分配して複数の被試験デバイスに与える
試験パターン信号を生成する波形フォーマッタにおい
て、微分回路群を分配回路の後段に設けることにより微
分回路から出力する微分パルスのパルス幅を細くするこ
とを可能とし、微分パルスのパルス幅を細くした状態で
論理和を求め、パルスの重なりを回避して高速試験パタ
ーンの発生を可能とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は各種の半導体デバ
イスの動作を試験する場合に被試験デバイスに各種のモ
ードの波形を持つ試験パターン信号を供給する波形フォ
ーマッタとこの波形フォーマッタを搭載した半導体デバ
イス試験装置に関する。

【０００２】

【従来の技術】図３に半導体デバイス試験装置の概略構
成を示す。図中ＴＥＳは半導体デバイス試験装置の全体
を示す。半導体デバイス試験装置ＴＥＳは主制御器１１
と、パターン発生器１２、タイミング発生器１３、波形
フォーマッタ１４、論理比較器１５、ドライバ１６、ア
ナログ比較器１７、不良解析メモリ１８、論理振幅基準
電圧源２１、比較基準電圧源２２、デバイス電源２３等
により構成される。

【０００３】主制御器１１は一般にコンピュータシステ
ムによって構成され、利用者が作製した試験プログラム
に従って主にパターン発生器１２とタイミング発生器１
３を制御し、パターン発生器１２から試験パターンデー
タを発生させ、この試験パターンデータを波形フォーマ
ッタ１４で実波形を持つ試験パターン信号に変換し、こ
の試験パターン信号を論理振幅基準電圧源２１で設定し
た振幅値を持った波形に電圧増幅するドライバ１６を通
じて被試験デバイス１９に印加し記憶させる。

【０００４】被試験デバイス１９から読み出した応答信
号はアナログ比較器１７で比較基準電圧源２２から与え
られる基準電圧と比較し、所定の論理レベル（Ｈ論理の
電圧、Ｌ論理の電圧）を持っているか否かを判定し、所
定の論理レベルを持っていると判定した信号は論理比較
器１５でパターン発生器１２から出力される期待値と比
較し、期待値と不一致が発生した場合は、その読み出し
たアドレスのメモリセルに不良があるものと判定し、不
良発生毎に不良解析メモリ１８に不良アドレスを記憶
し、試験終了時点で例えば不良セルの救済が可能か否か
を判定する。

【０００５】メモリ或は論理回路の機能試験を行なう場
合、被試験デバイス１９には図４Ｅ〜Ｊに示すＮＲＺ
（Ｎｏｎ Ｒｅｔｒｕｎ Ｚｅｒｏ）波形、ＲＺ（Ｒｅ
ｔｒｕｎ Ｚｅｒｏ）波形、ＮＲＺとＲＺの排他的論理
和（ＥＯＲ）波形等各種のモードの論理波形を印加して
試験する必要がある。図５に従来の波形フォーマッタの
概要を示す。この例ではアンドゲート群によって構成し
た論理演算回路１４Ａと、この論理演算回路１４Ａから
出力される複数の論理信号の位相を合わせるためのスキ
ュー調整用可変遅延素子群１４Ｂと、各可変遅延素子の
出力の立上り又は立下りのタイミングを微分してパルス
幅の狭いパルスに変換する微分回路群１４Ｃと、この微
分回路群１４Ｃの出力をオアゲートするオアゲート回路
ＯＲ１及びＯＲ２と、各オアゲート回路ＯＲ１及びＯＲ
２のオア出力を各被試験デバイスに分配する分配回路１
４Ｄと、分配された信号により試験パターン信号を発生
させる試験パターン発生部１４Ｅと、によって構成され
る。試験パターン発生部１４Ｅは微分回路ＤＳとＳ−Ｒ
フリップフロップＳ−ＲＦＦによって構成され、Ｓ−Ｒ
フリップフロップＳ−ＲＦＦのセット入力端子Ｓとリセ
ット入力端子Ｒにオアゲート回路ＯＲ１とＯＲ２で得ら
れる論理和された微分パルスを供給し、微分回路ＤＳで
再度微分してセット入力端子Ｓとリセット入力端子Ｒに
入力し、セットとリセットを繰り返すことにより試験パ
ターン信号を生成する。

【０００６】尚、図５に示した構成は２個の被試験デバ
イス１９の同一の端子に試験パターン信号を供給する構
成を示しているが、現実には同時に１６個或は３２個程
度の被試験デバイスを試験するから分配回路１４Ｄは１
６分配或は３２分配回路によって構成される。また、こ
のような波形フォーマッタ１４が被試験デバイスの端子
の数に対応して設けられる。

【０００７】また、波形フォーマッタ１４の論理波形生
成動作に関しては例えば「特公昭６３−１９０２６号公
報」に開示されているからここでは、その説明は省略す
ることにする。

【０００８】

【発明が解決しようとする課題】従来の波形フォーマッ
タにおいては発生する試験パターン信号を高速化するた
めに微分回路群１４Ｃを配置し、微分回路群１４Ｃで必
要なタイミングのエッジだけを取り出し、その論理和し
たパルス列を分配回路１４Ｄを通じて各被試験デバイス
１９に試験パターン信号を供給する試験パターン発生部
１４Ｅに供給している。

【０００９】つまり、微分回路群１４Ｃで取り出す微分
パルスのパルス幅を狭く設定すればするだけ、単位時間
に配列できるパルスの数を増やすことができる。この結
果として単位時間にＳ−ＲフリップフロップＳ−ＲＦＦ
に入力できるパルスの数を増加できることから高速試験
パターンの発生が可能となる。然し乍ら図５に示した従
来の波形フォーマッタにおいて、微分回路群１４Ｃから
出力する微分パルスのパルス幅を極端に狭くすると、そ
の微分パルスを各試験パターン発生部１４Ｅに伝達する
ことができない不都合が生じる。

【００１０】つまり、オアゲート回路ＯＲ１とＯＲ２の
各出力側に分配回路１４Ｄが配置されている。この分配
回路１４Ｄの分配数は同時に試験する被試験デバイス１
９の数に相当し、一般には上述したように１６個乃至は
３２個程度となる。このため分配回路１４Ｄの分配数が
大きくなればなる程、分配回路１４Ｄの浮遊容量が大き
くなり、この浮遊容量によりパルス幅が狭いパルスは消
滅してしまうことになる。

【００１１】このため、従来は微分回路群１４Ｃで微分
する微分パルスのパルス幅は或る限度以上に狭くするこ
とができないことになり、この制限により試験パターン
信号の高速化にも限界が存在した。図６及び図７にその
様子を示す。例えば図６ＡとＢに示す互いに接近した微
分パルスＰ１とＰ２をオアゲート回路ＯＲ１又はＯＲ２
に入力した場合、オアゲートＯＲ１又はＯＲ２の出力は
図６Ｃに示すパルス列Ｐ１とＰ２になる。このパルス列
Ｐ１とＰ２が分配回路１４Ｄを通過すると、分配回路１
４Ｄの浮遊容量により図６Ｄに示すパルス幅が広いパル
スＰ３に変形し、各パルスＰ１とＰ２の例えば立下りの
タイミングをＳ−ＲフリップフロップＳ−ＲＦＦに伝達
しなければならないのに、変形したパルスＰ３の立下り
のタイミングだけしか伝達できない不都合が生じる。

【００１２】また、図７に示すように、互いに重なり合
うパルスＰ１とＰ２をオアゲートＯＲ１又はＯＲ２に入
力した場合には図７Ｃに示すパルスＰ３に変形し、この
場合もパルスＰ１の立下りのタイミングをＳ−Ｒフリッ
プフロップＳ−ＲＦＦに伝達できない不都合が生じる。
これらの不都合を解消するには図６及び図７に示した微
分パルスＰ１とＰ２のパルス幅を図８及び図９に示すよ
うにパルスＰ１とＰ２の例えば立下りのタイミングのみ
で構成される極く幅の狭いパルスに整形すれば解消でき
ることは容易に理解できよう。然し乍ら、このように微
分パルスのパルス幅を狭くしてしまうと、上述したよう
に、分配回路１４Ｄの浮遊容量によって微分パルスが消
滅し、試験パターン発生部１４Ｅにパルスを伝達できな
いことになる。

【００１３】従って従来は微分回路１４Ｃで出力するパ
ルス幅を分配回路１４Ｄを通過し得るパルス幅に採って
試験パターンの高速化を多少犠牲にすることを余儀なく
されている。尚、念のため微分回路の一例を図１０に示
しておく、この微分回路はアンドゲートＡＮＤと、遅延
素子ＤＹと、インバータＩＮＶとによって構成した例を
示す。

【００１４】アンドゲートＡＮＤの一方の入力端子には
直接図１１Ａに示す論理信号Ｌ１を入力する。アンドゲ
ートＡＮＤの他方の入力端子には遅延素子ＤＹとインバ
ータＩＮＶを通じて論理信号Ｌ１をτだけ遅延させた図
１１Ｂに示す信号Ｌ２を入力する。アンドゲートＡＮＤ
の両方の入力端子に論理信号Ｌ１の後縁側で遅延時間τ
だけＨ論理が入力され、この時間τをパルス幅とするＨ
論理の微分パルスＬ３を発生する。

【００１５】遅延素子ＤＹの遅延時間τを任意に選択す
ることにより、任意のパルス幅の微分パルスを得ること
ができる。パルス幅が充分細い微分パルスを得るにはイ
ンバータＩＮＶだけとし、このインバータＩＮＶの遅延
時間をパルス幅とする微分パルスを得ることによりパル
ス幅が狭いパルスを得ることができる。この発明の目的
は分配回路の浮遊容量により制限を受けることなく高速
の試験パターン信号を発生させることができる波形フォ
ーマッタ及びこの波形フォーマッタを搭載した半導体デ
バイス試験装置を提供しようとするものである。

【００１６】

【課題を解決するための手段】この発明の請求項１では
各種のモードの波形を生成するための複数の論理信号を
出力する論理演算回路と、この複数の論理信号を複数の
試験パターン発生部に分配する分配回路と、この分配回
路で分配した複数の論理信号の立上り又は立下りのエッ
ジを取り出す微分回路で構成される微分回路群と、この
微分回路群で微分した微分パルスの論理和を求めるオア
ゲート回路と、このオアゲート回路で求めた微分パルス
の論理和されたパルス列がセット入力端子及びリセット
入力端子に供給されて試験パターン信号を生成し、パタ
ーン発生部を構成するフリップフロップと、によって構
成した波形フォーマッタを提案する。

【００１７】この発明の請求項２では請求項１記載の波
形フォーマッタにおいて、オアゲート回路は試験パター
ン発生部を構成するフリップフロップのセット入力端子
とリセット入力端子のそれぞれに一個ずつ設けられ、セ
ット入力端子側に接続されたオアゲート回路に試験パタ
ーン信号の立上りのタイミングを規定する微分パルスが
供給され、リセット入力端子側に接続されたオアゲート
回路には試験パターン信号の立下りのタイミングを規定
する微分パルスが供給される構成とした波形フォーマッ
タを提案する。

【００１８】この発明の請求項３では請求項１記載の波
形フォーマッタが搭載され、フリップフロップで構成さ
れた複数のパターン発生部で発生した試験パターン信号
をそれぞれドライバを通じて複数の被試験デバイスに供
給し、複数の被試験デバイスを同時に試験する構成とし
た半導体デバイス試験装置を提案する。

【００１９】

【作用】この発明による波形フォーマッタによれば分配
回路の後段に微分回路を配置した構成としたので微分回
路が出力する微分パルスのパルス幅は分配回路の浮遊容
量に影響されずに狭く設定することができる。この結
果、単位時間に配列できる微分パルスの数を増加させる
ことができ、高速の試験パターン信号を生成することが
できる利点が得られる。

【００２０】従って、この波形フォーマッタを搭載した
半導体デバイス試験装置によれば、従来では試験するこ
とができなかった高速動作する半導体デバイスを試験す
ることができる利点が得られる。

【００２１】

【発明の実施の形態】図１にこの発明による波形フォー
マッタの実施例を示す。図５と対応する部分には同一符
号を付して示す。この発明ではアンドゲート群で構成さ
れる論理演算回路１４Ａの後段にスキュー調整用可変遅
延素子群１４Ｂを配置する構成は図５に示した従来の技
術と同じであるが、この発明ではスキュー調整用可変遅
延素子群１４Ｂの後段に直接、分配回路１４Ｄを接続
し、分配回路１４Ｄの後段に微分回路群１４Ｃを接続
し、微分回路群１４Ｃから出力される各微分パルスをオ
アゲートＯＲ１とＯＲ２で論理和を求め、その論理和し
た微分パルスをＳ−ＲフリップフロップＳ−ＲＦＦのセ
ット入力端子Ｓとリセット入力端子Ｒに入力する構成と
した波形フォーマッタを提案するものである。

【００２２】この発明の構成によれば分配回路１４Ｄに
は論理演算されたパルス幅が広い論理信号（図２に示す
モード設定信号ＡＳＥＴ，ＢＳＥＴ，ＣＳＥＴ，ＡＲＥ
ＳＥＴ，…，ＣＲＥＳＥＴと、テスト周期に同期したＡ
ＣＬＫ，ＢＣＬＫ，ＣＣＬＫをそれぞれアンドゲートで
論理積した論理信号）が印加される。これらの論理信号
のパルス幅は図５に示した微分回路群１４Ｃの微分パル
スのパルス幅より充分に広いから、分配回路１４Ｄに浮
遊容量が多少存在しても、その論理信号は充分通過する
ことができる。

【００２３】分配回路１４Ｄを通過した論理信号を微分
回路群１４Ｃで微分するから、微分回路群１４Ｃで微分
する微分パルスのパルス幅は何等の制限を受けることな
く例えば図８と図９に示したように狭く設定することが
できる。この結果オアゲートＯＲ１又はＯＲ２から出力
される各パルス列のパルス間隔を接近させても、パルス
相互が連結されてしまうまでの限界が広くなり、これに
より、単位時間内にＳ−ＲフリップフロップＳ−ＲＦＦ
のセット入力端子とリセット入力端子に印加できるパル
スの数を増加させることができるため、高速試験パター
ン信号の発生が可能となる。

【００２４】

【発明の効果】以上説明したように、この発明によれば
分配回路１４Ｄの後段に微分回路群１４Ｃを設けたか
ら、微分回路群１４Ｃで微分する微分パルスのパルス幅
を充分狭くしても、その微分パルスを試験パターン発生
部１４Ｅに充分に伝達することができる。この結果、オ
アゲートＯＲ１とＯＲ２で論理和しても微分パルスが重
なり合ってタイミングが狂ってしまう誤動作が起き難く
なり、Ｓ−ＲフリップフロップＳ−ＲＦＦに単位時間内
に入力できるパルスの個数を増加させることができ、高
速試験パターン信号の発生が可能となる。

【００２５】よって、この高速試験パターンを発生させ
ることができる波形フォーマッタ１４を搭載した半導体
デバイス試験装置によれば高速動作が可能な半導体デバ
イスを試験することができる利点が得られる。

【図面の簡単な説明】

【図１】この発明による波形フォーマッタの構成を説明
するためのブロック図。

【図２】図１に示した波形フォーマッタに入力される信
号の波形の一例を示す波形図。

【図３】半導体デバイス試験装置の概要を説明するため
のブロック図。

【図４】従来の波形フォーマッタが出力する各種の論理
波形を説明するための波形図。

【図５】従来の波形フォーマッタの構成を説明するため
のブロック図。

【図６】従来の波形フォーマッタの欠点を説明するため
の波形図。

【図７】図５と同様の波形図。

【図８】図５に示した欠点を解消する方法を説明するた
めの波形図。

【図９】図６に示した欠点を解消する方法を説明するた
めの波形図。

【図１０】微分回路の一例を説明するための接続図。

【図１１】図１０に示した微分回路の動作を説明するた
めの波形図。

【符号の説明】

１４ 波形フォーマッタ １４Ａ 論理演算回路 １４Ｂ スキュー調整用可変遅延素子群 １４Ｃ 微分回路群 １４Ｄ 分配回路 １４Ｅ 試験パターン発生部 ＯＲ１，ＯＲ２ オアゲート回路 Ｓ−ＲＦＦ Ｓ−Ｒフリップフロップ １６ ドライバ １９ 被試験デバイス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 Ａ．各種のモードの波形を生成するため
   の複数の論理信号を出力する論理演算回路と、 Ｂ．この複数の論理信号を複数の試験パターン発生部に
   分配する分配回路と、 Ｃ．この分配回路で分配した複数の論理信号の立上り又
   は立下りのエッジを取り出す微分回路で構成される微分
   回路群と、 Ｄ．この微分回路群で微分した各微分パルスの論理和を
   求めるオアゲート回路と、 Ｅ．このオアゲート回路で求めた上記微分パルスの論理
   和されたパルス列がセット入力端子及びリセット入力端
   子に供給されて試験パターン信号を生成し、上記パター
   ン発生部を構成するフリップフロップと、によって構成
   したことを特徴とする波形フォーマッタ。
2. 【請求項２】 請求項１記載の波形フォーマッタにおい
   て、上記オアゲート回路は試験パターン発生部を構成す
   るフリップフロップのセット入力端子とリセット入力端
   子のそれぞれに一個ずつ設けられ、セット入力端子側に
   接続されたオアゲート回路に試験パターン信号の立上り
   のタイミングを規定する微分パルスが供給され、リセッ
   ト入力端子側に接続されたオアゲート回路には試験パタ
   ーン信号の立下りのタイミングを規定する微分パルスが
   供給される構成としたことを特徴とする波形フォーマッ
   タ。
3. 【請求項３】 請求項１記載の波形フォーマッタが搭載
   され、上記フリップフロップで構成された複数のパター
   ン発生部で発生した試験パターンをそれぞれドライバを
   通じて複数の被試験デバイスに供給し、複数の被試験デ
   バイスを同時に試験する構成としたことを特徴とする半
   導体デバイス試験装置。