JPH08254568A - 半導体試験装置内蔵の出力分岐回路 - Google Patents
半導体試験装置内蔵の出力分岐回路Info
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- JPH08254568A JPH08254568A JP7084799A JP8479995A JPH08254568A JP H08254568 A JPH08254568 A JP H08254568A JP 7084799 A JP7084799 A JP 7084799A JP 8479995 A JP8479995 A JP 8479995A JP H08254568 A JPH08254568 A JP H08254568A
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Abstract
(57)【要約】
【目的】 インタリーブ回路（高速試験）を持つ半導体
試験装置でインタリーブ動作を不要としたＤＵＴの試験
（低速試験）では２倍の個数を同時に試験できる半導体
試験装置内蔵の出力分岐回路を提供する。 【構成】 パターン発生器１０と波形整形部２０と分岐
回路１Ａ６２と分岐回路１Ｂ６３を有した半導体試験装
置において、分岐回路１Ａ６２と分岐回路１Ｂ６３の出
力がパターン波形成形回路７０、７１に入力出来るよう
に設け、パターン波形成形回路７０、７１より出力され
るパターン波形をＤＵＴに入力出来るようＤＵＴ試験用
端子を各２箇所、計４個所設けた。インタリーブ動作を
する場合とインタリーブ動作をしない場合を制御する制
御信号と固定信号を入力できるようにパターン波形成形
回路７０、７１に設けた。
試験装置でインタリーブ動作を不要としたＤＵＴの試験
（低速試験）では２倍の個数を同時に試験できる半導体
試験装置内蔵の出力分岐回路を提供する。 【構成】 パターン発生器１０と波形整形部２０と分岐
回路１Ａ６２と分岐回路１Ｂ６３を有した半導体試験装
置において、分岐回路１Ａ６２と分岐回路１Ｂ６３の出
力がパターン波形成形回路７０、７１に入力出来るよう
に設け、パターン波形成形回路７０、７１より出力され
るパターン波形をＤＵＴに入力出来るようＤＵＴ試験用
端子を各２箇所、計４個所設けた。インタリーブ動作を
する場合とインタリーブ動作をしない場合を制御する制
御信号と固定信号を入力できるようにパターン波形成形
回路７０、７１に設けた。
Description
【０００１】
【産業上の利用分野】本発明は、インタリーブ回路を持
った半導体試験装置で、インタリーブ動作を行わない場
合は、２倍の被試験用半導体ＩＣ（以下ＤＵＴと称す
る）を同時に試験出来る半導体試験装置内蔵の出力分岐
回路に関する。
った半導体試験装置で、インタリーブ動作を行わない場
合は、２倍の被試験用半導体ＩＣ（以下ＤＵＴと称す
る）を同時に試験出来る半導体試験装置内蔵の出力分岐
回路に関する。
【０００２】
【従来の技術】半導体試験装置のインタリーブ回路を用
いた出力分岐部おいてインタリーブ動作の場合（例えば
２００ＭＨＺ）とインタリーブ動作を行わない場合（例
えば１００ＭＨＺ）、ＤＵＴを同時に試験出来る個数は
同数でインタリーブ動作を不用とした試験では使用しな
いチヤンネルが５０％発生した。従来技術の一実施例を
図３と図４で説明する。図３は従来技術の一実施例によ
る半導体試験装置内蔵の出力分岐回路のブロック図で、
図４は２ＷＡＹインタリーブ動作時のＲＺ波形のタイミ
ング・チャートである。
いた出力分岐部おいてインタリーブ動作の場合（例えば
２００ＭＨＺ）とインタリーブ動作を行わない場合（例
えば１００ＭＨＺ）、ＤＵＴを同時に試験出来る個数は
同数でインタリーブ動作を不用とした試験では使用しな
いチヤンネルが５０％発生した。従来技術の一実施例を
図３と図４で説明する。図３は従来技術の一実施例によ
る半導体試験装置内蔵の出力分岐回路のブロック図で、
図４は２ＷＡＹインタリーブ動作時のＲＺ波形のタイミ
ング・チャートである。
【０００３】図３の半導体試験装置内蔵の出力分岐回路
３０はＤＵＴ１、２を同時試験を行うための論理データ
を発生するパターン発生器１０とＤＵＴ１、２の試験に
必要なパルスを出力する波形整形部２０と出力分岐部回
路３０は分岐回路１Ａ６０と分岐回路１Ｂ６１で構成さ
れ、２ＷＡＹインタリーブ動作を行う。分岐回路１Ａ６
０は波形整形部２０から出力される２ＷＡＹインタリー
ブ動作のパルスのＳＥＴ＃１、ＲＥＳＥＴ＃１とＳＥＴ
＃２、ＲＥＳＥＴ＃２をオア・ゲート４１と４２に入力
してリセットーセット・フリップロップ５１に入力して
合成されたパルスのＰＡＴ１Ａを出力してＤＵＴ１に入
力する。分岐回路１Ｂ６０は波形整形部２０から出力さ
れる２ＷＡＹインタリーブ動作のパルス波形を分岐し
て、パルスのＳＥＴ＃１、ＲＥＳＥＴ＃１とＳＥＴ＃
２、ＲＥＳＥＴ＃２をオア・ゲート４３と４４に入力し
てリセットーセット・フリップロップ５２に入力して合
成されたパルスのＰＡＴ１Ｂを出力してＤＵＴ２に入力
する。
３０はＤＵＴ１、２を同時試験を行うための論理データ
を発生するパターン発生器１０とＤＵＴ１、２の試験に
必要なパルスを出力する波形整形部２０と出力分岐部回
路３０は分岐回路１Ａ６０と分岐回路１Ｂ６１で構成さ
れ、２ＷＡＹインタリーブ動作を行う。分岐回路１Ａ６
０は波形整形部２０から出力される２ＷＡＹインタリー
ブ動作のパルスのＳＥＴ＃１、ＲＥＳＥＴ＃１とＳＥＴ
＃２、ＲＥＳＥＴ＃２をオア・ゲート４１と４２に入力
してリセットーセット・フリップロップ５１に入力して
合成されたパルスのＰＡＴ１Ａを出力してＤＵＴ１に入
力する。分岐回路１Ｂ６０は波形整形部２０から出力さ
れる２ＷＡＹインタリーブ動作のパルス波形を分岐し
て、パルスのＳＥＴ＃１、ＲＥＳＥＴ＃１とＳＥＴ＃
２、ＲＥＳＥＴ＃２をオア・ゲート４３と４４に入力し
てリセットーセット・フリップロップ５２に入力して合
成されたパルスのＰＡＴ１Ｂを出力してＤＵＴ２に入力
する。
【０００４】半導体試験装置内蔵の出力分岐回路３０の
タイミングチャートを説明する。図４は２ＷＡＹインタ
リーブ動作時のＲＺ波形（パルスが１になると、そのサ
イクル内で０に戻る波形）タイミング・チャートを示
す。パターン発生器１０より論理データが出力され、こ
の論理データと波形整形部２０で出力されるパルスによ
りＳＥＴ＃１、２のパルス、ＲＥＳＥＴ＃１、２のパル
スを出力して分岐回路１Ａ６０に入力される。波形整形
部２０のパルスはＳＥＴ＃１、２でオア・ゲート４１
に、ＲＥＳＥＴ＃１、２のパルスはオア・ゲート４２に
入力して、オア・ゲート４１のパルス出力ＳＥＴ１Ａを
リセットーセット・フリップフロップ５１のセット端子
に入力して、オア・ゲート４２のパルス出力ＲＥＳＥＴ
２Ａをリセットーセット・フリップフロップ５１のリセ
ット端子に入力してリセットーセット・フリップフロッ
プ５１のパターン波形ＰＡＴ１Ａを出力して試験を行う
ＤＵＴ１に入力する。
タイミングチャートを説明する。図４は２ＷＡＹインタ
リーブ動作時のＲＺ波形（パルスが１になると、そのサ
イクル内で０に戻る波形）タイミング・チャートを示
す。パターン発生器１０より論理データが出力され、こ
の論理データと波形整形部２０で出力されるパルスによ
りＳＥＴ＃１、２のパルス、ＲＥＳＥＴ＃１、２のパル
スを出力して分岐回路１Ａ６０に入力される。波形整形
部２０のパルスはＳＥＴ＃１、２でオア・ゲート４１
に、ＲＥＳＥＴ＃１、２のパルスはオア・ゲート４２に
入力して、オア・ゲート４１のパルス出力ＳＥＴ１Ａを
リセットーセット・フリップフロップ５１のセット端子
に入力して、オア・ゲート４２のパルス出力ＲＥＳＥＴ
２Ａをリセットーセット・フリップフロップ５１のリセ
ット端子に入力してリセットーセット・フリップフロッ
プ５１のパターン波形ＰＡＴ１Ａを出力して試験を行う
ＤＵＴ１に入力する。
【０００５】波形整形部２０のパルスを分岐した分岐回
路１Ｂ６１は上記と同じ動作をする、それは波形整形部
２０のパルスＳＥＴ＃１、２のパルスはオア・ゲート４
３とＲＥＳＥＴ＃１、２のパルスはオア・ゲート４４に
入力して、オア・ゲート４３のパルス出力ＳＥＴ１Ａを
リセットーセット・フリップフロップ５２のセット端子
に入力して、オア・ゲート４４のパルス出力ＲＥＳＥＴ
１Ｂをリセットーセット・フリップフロップ５２のリセ
ット端子に入力してリセットーセット・フリップフロッ
プ５２のパターン波形ＰＡＴ１Ｂを出力して試験を行う
ＤＵＴ２に入力する。
路１Ｂ６１は上記と同じ動作をする、それは波形整形部
２０のパルスＳＥＴ＃１、２のパルスはオア・ゲート４
３とＲＥＳＥＴ＃１、２のパルスはオア・ゲート４４に
入力して、オア・ゲート４３のパルス出力ＳＥＴ１Ａを
リセットーセット・フリップフロップ５２のセット端子
に入力して、オア・ゲート４４のパルス出力ＲＥＳＥＴ
１Ｂをリセットーセット・フリップフロップ５２のリセ
ット端子に入力してリセットーセット・フリップフロッ
プ５２のパターン波形ＰＡＴ１Ｂを出力して試験を行う
ＤＵＴ２に入力する。
【０００６】２ＷＡＹインタリーブ動作の特徴は、波形
整形部２０で各ＳＥＴ、ＲＥＳＥＴ経路の動作周波数が
例えば１００ＭＨＺであると、出力分岐部６０では出力
信号が２倍の２００ＭＨＺとなる。インタリーブ動作を
しない場合には、ＳＥＴ＃２、ＲＥＳＥＴ＃２の経路に
パルスを印加しない。この場合の動作周波数は２ＷＡＹ
インタリーブ動作時の例えば２００ＭＨＺであればその
２分の１の１００ＭＨＺになって、ＤＵＴを同時に試験
する個数はインタリーブ動作をしない場合も同じ２個で
ある。
整形部２０で各ＳＥＴ、ＲＥＳＥＴ経路の動作周波数が
例えば１００ＭＨＺであると、出力分岐部６０では出力
信号が２倍の２００ＭＨＺとなる。インタリーブ動作を
しない場合には、ＳＥＴ＃２、ＲＥＳＥＴ＃２の経路に
パルスを印加しない。この場合の動作周波数は２ＷＡＹ
インタリーブ動作時の例えば２００ＭＨＺであればその
２分の１の１００ＭＨＺになって、ＤＵＴを同時に試験
する個数はインタリーブ動作をしない場合も同じ２個で
ある。
【０００７】
【発明が解決しようとする課題】従来技術による半導体
試験装置内蔵の出力分岐部回路３０では、インタリーブ
動作をしない場合は、波形整形部２０と出力分岐部６０
の２分の１が不用となる。それは波形整形部２０からＳ
ＥＴ＃２、ＲＥＳＥＴ＃２の経路が全く不用な回路とな
るので積極的に活用したい、インタリーブ動作と動作を
しない場合のどちらでもフルに活用できる回路が必要で
あるという課題があった。
試験装置内蔵の出力分岐部回路３０では、インタリーブ
動作をしない場合は、波形整形部２０と出力分岐部６０
の２分の１が不用となる。それは波形整形部２０からＳ
ＥＴ＃２、ＲＥＳＥＴ＃２の経路が全く不用な回路とな
るので積極的に活用したい、インタリーブ動作と動作を
しない場合のどちらでもフルに活用できる回路が必要で
あるという課題があった。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、半導体試験装置内蔵の出力分岐部回路の出力分岐部
の各々の分岐回路において、本発明はインタリーブ動作
の場合の試験用パターン波形を出力する手段とインタリ
ーブ動作をしない場合の試験用パターン波形を出力する
手段を各々の分岐回路に加えて設け、インタリーブ動作
と動作をしない場合のどちらでも試験用パターン波形の
出力を制御する手段を設けた。半導体試験装置内蔵の出
力分岐部回路の出力分岐部の各々の分岐回路にパターン
形成回路と制御信号端子を設けた。
に、半導体試験装置内蔵の出力分岐部回路の出力分岐部
の各々の分岐回路において、本発明はインタリーブ動作
の場合の試験用パターン波形を出力する手段とインタリ
ーブ動作をしない場合の試験用パターン波形を出力する
手段を各々の分岐回路に加えて設け、インタリーブ動作
と動作をしない場合のどちらでも試験用パターン波形の
出力を制御する手段を設けた。半導体試験装置内蔵の出
力分岐部回路の出力分岐部の各々の分岐回路にパターン
形成回路と制御信号端子を設けた。
【０００９】
【実施例】図１は本発明の一実施例による半導体試験装
置内蔵の出力分岐回路のブロック図である。図２の
（ａ）はインタリーブ動作の場合のタイミングチャート
を示し、（ｂ）はインタリーブ動作をしない場合のタイ
ミングチャートを示す。分岐回路１Ａ６２にパターン形
成回路７０を加えた回路と、分岐回路１Ｂ６３にパター
ン形成回路７１を加えた構成で出力分岐回路３１と称す
る、分岐回路１Ａ６２と分岐回路１Ｂ６３は同様な回路
で、パターン形成回路７０と７１は同様な回路である。
置内蔵の出力分岐回路のブロック図である。図２の
（ａ）はインタリーブ動作の場合のタイミングチャート
を示し、（ｂ）はインタリーブ動作をしない場合のタイ
ミングチャートを示す。分岐回路１Ａ６２にパターン形
成回路７０を加えた回路と、分岐回路１Ｂ６３にパター
ン形成回路７１を加えた構成で出力分岐回路３１と称す
る、分岐回路１Ａ６２と分岐回路１Ｂ６３は同様な回路
で、パターン形成回路７０と７１は同様な回路である。
【００１０】図１について説明する。パターン発生器１
０と波形整形部２０と分岐回路１Ａ６２と分岐回路１Ｂ
６３を有した半導体試験装置において、分岐回路１Ａ６
２と分岐回路１Ｂ６３の出力がパターン形成回路７０、
７１に入力出来るように設け、パターン形成回路７０、
７１より出力されるパターン波形をＤＵＴに入力出来る
ようＤＵＴ試験用端子を各２箇所、計４個所設けた。イ
ンタリーブ動作をしている場合とインタリーブ動作をし
ない場合を制御する制御信号端子Ｃ１の制御信号はアン
ド・ゲート８１、８２に、制御信号端子Ｃ２の制御信号
はアンド・ゲート８３、８４に、固定信号はアンド・ゲ
ート８２に入力できるようにパターン形成回路７０、７
１に設けた。２ＷＡＹインタリーブ動作の場合は制御信
号端子Ｃ１の制御信号を１として、制御信号端子Ｃ２の
制御信号を０と固定信号を０とする。インタリーブ動作
をしない場合は制御信号端子Ｃ１の制御信号を０とし
て、制御信号端子Ｃ２の制御信号を１と固定信号を０と
する。
０と波形整形部２０と分岐回路１Ａ６２と分岐回路１Ｂ
６３を有した半導体試験装置において、分岐回路１Ａ６
２と分岐回路１Ｂ６３の出力がパターン形成回路７０、
７１に入力出来るように設け、パターン形成回路７０、
７１より出力されるパターン波形をＤＵＴに入力出来る
ようＤＵＴ試験用端子を各２箇所、計４個所設けた。イ
ンタリーブ動作をしている場合とインタリーブ動作をし
ない場合を制御する制御信号端子Ｃ１の制御信号はアン
ド・ゲート８１、８２に、制御信号端子Ｃ２の制御信号
はアンド・ゲート８３、８４に、固定信号はアンド・ゲ
ート８２に入力できるようにパターン形成回路７０、７
１に設けた。２ＷＡＹインタリーブ動作の場合は制御信
号端子Ｃ１の制御信号を１として、制御信号端子Ｃ２の
制御信号を０と固定信号を０とする。インタリーブ動作
をしない場合は制御信号端子Ｃ１の制御信号を０とし
て、制御信号端子Ｃ２の制御信号を１と固定信号を０と
する。
【００１１】論理データを発生するパターン発生器１０
の出力を入力する波形整形部２０は試験に必要なパルス
を出力して出力分岐回路３１の分岐回路１Ａ６２と分岐
回路１Ｂ６３に入力する。分岐回路１Ａ６２のリセット
ーセット・フリップフロップ５５の出力パターン波形Ｐ
ＡＴＡはアンド・ゲート８１に入力される、パターン波
形ＰＡＴＡと制御信号端子Ｃ１の制御信号０か１をアン
ド・ゲート８１に入力するアンド・ゲート８１の出力は
オア・ゲート４５に入力する。波形整形部２０の出力パ
ルス波形ＳＥＴ１とＲＥＳＥＴ１を分岐してパターン形
成回路７０のリセットーセット・フリップフロップ５３
にＳＥＴ１ＡとＲＥＳＥＴ１Ａとして入力して、パター
ン波形ＰＡＴ１Ａを出力して、パターン波形ＰＡＴ１Ａ
と制御信号端子Ｃ２の制御信号を１か０を入力したアン
ド・ゲート８３の出力はオア・ゲート４５に入力する。
アンド・ゲート８１、８３の出力を入力したオア・ゲー
ト４５はＤＵＴ３を試験するパターン波形ＰＡＴ１Ａ１
を出力する。
の出力を入力する波形整形部２０は試験に必要なパルス
を出力して出力分岐回路３１の分岐回路１Ａ６２と分岐
回路１Ｂ６３に入力する。分岐回路１Ａ６２のリセット
ーセット・フリップフロップ５５の出力パターン波形Ｐ
ＡＴＡはアンド・ゲート８１に入力される、パターン波
形ＰＡＴＡと制御信号端子Ｃ１の制御信号０か１をアン
ド・ゲート８１に入力するアンド・ゲート８１の出力は
オア・ゲート４５に入力する。波形整形部２０の出力パ
ルス波形ＳＥＴ１とＲＥＳＥＴ１を分岐してパターン形
成回路７０のリセットーセット・フリップフロップ５３
にＳＥＴ１ＡとＲＥＳＥＴ１Ａとして入力して、パター
ン波形ＰＡＴ１Ａを出力して、パターン波形ＰＡＴ１Ａ
と制御信号端子Ｃ２の制御信号を１か０を入力したアン
ド・ゲート８３の出力はオア・ゲート４５に入力する。
アンド・ゲート８１、８３の出力を入力したオア・ゲー
ト４５はＤＵＴ３を試験するパターン波形ＰＡＴ１Ａ１
を出力する。
【００１２】波形整形部２０の出力パルス信号ＳＥＴ２
とＲＥＳＥＴ２を分岐してパターン形成回路７０のリセ
ットーセット・フリップフロップ５４にＳＥＴ２ＡとＲ
ＥＳＥＴ２Ａとして入力して、パターン波形ＰＡＴ２Ａ
を出力して、パターン波形ＰＡＴ２Ａと制御信号端子Ｃ
２の制御信号を１か０を入力したアンド・ゲート８４の
出力はオア・ゲート４６に入力する。制御信号端子Ｃ１
の制御信号を０か１と固定信号０を入力したアンド・ゲ
ート８２の出力とアンド・ゲート８４の出力を入力した
オア・ゲート４６はＤＵＴ４を試験するパターン波形Ｐ
ＡＴ２Ａ１を出力する。
とＲＥＳＥＴ２を分岐してパターン形成回路７０のリセ
ットーセット・フリップフロップ５４にＳＥＴ２ＡとＲ
ＥＳＥＴ２Ａとして入力して、パターン波形ＰＡＴ２Ａ
を出力して、パターン波形ＰＡＴ２Ａと制御信号端子Ｃ
２の制御信号を１か０を入力したアンド・ゲート８４の
出力はオア・ゲート４６に入力する。制御信号端子Ｃ１
の制御信号を０か１と固定信号０を入力したアンド・ゲ
ート８２の出力とアンド・ゲート８４の出力を入力した
オア・ゲート４６はＤＵＴ４を試験するパターン波形Ｐ
ＡＴ２Ａ１を出力する。
【００１３】波形整形部２０の出力パルスＳＥＴ１、
２、ＲＥＳＥＴ１、２を分岐した分岐回路１Ｂ６３とパ
ターン形成回路７１は上記と同じ回路でＤＵＴ５、６の
試験パターン波形を出力する。
２、ＲＥＳＥＴ１、２を分岐した分岐回路１Ｂ６３とパ
ターン形成回路７１は上記と同じ回路でＤＵＴ５、６の
試験パターン波形を出力する。
【００１４】半導体試験装置内蔵の出力分岐回路３１の
タイミングチャートを説明する。図２の（ａ）はインタ
リーブ動作の場合のタイミングチャートを示し、（ｂ）
はインタリーブ動作をしない場合のタイミングチャート
を示す。２ＷＡＹインタリーブ動作の場合は制御信号端
子Ｃ１の制御信号を１として、制御信号端子Ｃ２の制御
信号を０と固定信号を０とする。
タイミングチャートを説明する。図２の（ａ）はインタ
リーブ動作の場合のタイミングチャートを示し、（ｂ）
はインタリーブ動作をしない場合のタイミングチャート
を示す。２ＷＡＹインタリーブ動作の場合は制御信号端
子Ｃ１の制御信号を１として、制御信号端子Ｃ２の制御
信号を０と固定信号を０とする。
【００１５】ＤＵＴ３とＤＵＴ５は同様な回路構成であ
るのでＤＵＴ３を説明する。それはＤＵＴ３にパターン
波形を出力する分岐回路１Ａ６２にパターン形成回路７
０を加えた回路構成であって図２の（ａ）タイミングチ
ャートを説明する。パターン発生器１０の論理データが
出力され波形整形部２０に入力されパルスＳＥＴ１、２
とＲＥＳＥＴ１、２を出力して分岐回路１Ａ６２に入力
される。ＳＥＴ１、２とＲＥＳＥＴ１、２のパルスはオ
ア・ゲート４５、４６に入力してオア・ゲート４５のパ
ルス出力のＳＥＴはリセットーセット・フリップフロッ
プ５５のセット端子に、オア・ゲート４６のパルス出力
ＲＥＳＥＴはリセットーセット・フリップフロップ５５
のリセット端子に入力される、リセットーセット・フリ
ップフロップ５５の出力パターン波形ＰＡＴをパターン
形成回路７０のアンド・ゲート８１に入力する。リセッ
トーセット・フリップフロップ５５の出力パターン波形
ＰＡＴと制御信号端子Ｃ１に制御信号が１がオア・ゲー
ト４５に入力されると試験を行うパターン波形ＰＡＴ１
Ａ１が出力されＤＵＴ３に入力される。２ＷＡＹインタ
リーブ動作の場合ＤＵＴ３とＤＵＴ５の２箇所で同時試
験を行うことができる。
るのでＤＵＴ３を説明する。それはＤＵＴ３にパターン
波形を出力する分岐回路１Ａ６２にパターン形成回路７
０を加えた回路構成であって図２の（ａ）タイミングチ
ャートを説明する。パターン発生器１０の論理データが
出力され波形整形部２０に入力されパルスＳＥＴ１、２
とＲＥＳＥＴ１、２を出力して分岐回路１Ａ６２に入力
される。ＳＥＴ１、２とＲＥＳＥＴ１、２のパルスはオ
ア・ゲート４５、４６に入力してオア・ゲート４５のパ
ルス出力のＳＥＴはリセットーセット・フリップフロッ
プ５５のセット端子に、オア・ゲート４６のパルス出力
ＲＥＳＥＴはリセットーセット・フリップフロップ５５
のリセット端子に入力される、リセットーセット・フリ
ップフロップ５５の出力パターン波形ＰＡＴをパターン
形成回路７０のアンド・ゲート８１に入力する。リセッ
トーセット・フリップフロップ５５の出力パターン波形
ＰＡＴと制御信号端子Ｃ１に制御信号が１がオア・ゲー
ト４５に入力されると試験を行うパターン波形ＰＡＴ１
Ａ１が出力されＤＵＴ３に入力される。２ＷＡＹインタ
リーブ動作の場合ＤＵＴ３とＤＵＴ５の２箇所で同時試
験を行うことができる。
【００１６】この場合分岐したパターン形成回路７０の
リセットーセット・フリップフロップ５３のセット側に
はＳＥＴ１Ａのパルスが、リセット側にはＲＥＳＥＴ１
のパルスが入力され、パターン波形ＰＡＴ１Ａが出力さ
れ、リセットーセット・フリップフロップ５４のセット
側にはＳＥＴ２Ａのパルスが、リセット側にはＲＥＳＥ
Ｔ２のパルスが入力され、パターン波形ＰＡＴ２Ａが出
力される。パターン波形ＰＡＴ１Ａはアンド・ゲート８
３入力され、パターン波形ＰＡＴ２Ａはアンド・ゲート
８４入力され、制御する制御信号端子Ｃ２の制御信号を
０とした場合０の制御信号がアンド・ゲート８３、８４
に入力されるためアンド・ゲート８３、８４より出力さ
れない。
リセットーセット・フリップフロップ５３のセット側に
はＳＥＴ１Ａのパルスが、リセット側にはＲＥＳＥＴ１
のパルスが入力され、パターン波形ＰＡＴ１Ａが出力さ
れ、リセットーセット・フリップフロップ５４のセット
側にはＳＥＴ２Ａのパルスが、リセット側にはＲＥＳＥ
Ｔ２のパルスが入力され、パターン波形ＰＡＴ２Ａが出
力される。パターン波形ＰＡＴ１Ａはアンド・ゲート８
３入力され、パターン波形ＰＡＴ２Ａはアンド・ゲート
８４入力され、制御する制御信号端子Ｃ２の制御信号を
０とした場合０の制御信号がアンド・ゲート８３、８４
に入力されるためアンド・ゲート８３、８４より出力さ
れない。
【００１７】インタリーブ動作をしない場合は制御信号
端子Ｃ１の制御信号を０として、制御信号端子Ｃ２の制
御信号を１と固定信号を０とする。インタリーブ動作を
しない場合はＤＵＴ３、４とＤＵＴ５、６の４箇所で同
時試験を行うことができる。
端子Ｃ１の制御信号を０として、制御信号端子Ｃ２の制
御信号を１と固定信号を０とする。インタリーブ動作を
しない場合はＤＵＴ３、４とＤＵＴ５、６の４箇所で同
時試験を行うことができる。
【００１８】ＤＵＴ３、４に出力されるパターン波形を
説明する、それはＤＵＴ３、４にパターン波形を出力す
る分岐回路１Ａ６２とパターン形成回路７０であって図
２の（ｂ）タイミングチャートで説明する。波形整形部
２０より出力されるセット／リセットの信号はＳＥＴ１
／ＲＥＳＥＴ１の組とＳＥＴ２／ＲＥＳＥＴ２の組の２
チャンネルで構成され、リセットーセット・フリップフ
ロップ５５の出力ＰＡＴはアンド・ゲート８１に入力さ
れるがこのとき制御信号端子Ｃ１の制御信号は０である
ため出力はされない。リセットーセット・フリップフロ
ップ５３、５４のセット／リセット端子にパルスＳＥＴ
１Ａ、ＲＥＳＥＴ１Ａ及びＳＥＴ２Ａ、ＲＥＳＥＴ２Ａ
が入力され、リセットーセット・フリップフロップ５
３、５４よりパターン波形ＰＡＴ１Ａ、ＰＡＴ２Ａを出
力する。この場合制御信号端子Ｃ２の制御信号が１であ
るため、アンド・ゲート８３、８４はオア・ゲート４
５、４６を介してパターン波形ＰＡＴ１Ａ１、ＰＡＴ２
Ａを出力してＤＵＴ３、４に入力される。インタリーブ
動作をしない場合はＤＵＴ３、４とＤＵＴ５、６の４個
所で同時試験を行うことができる。
説明する、それはＤＵＴ３、４にパターン波形を出力す
る分岐回路１Ａ６２とパターン形成回路７０であって図
２の（ｂ）タイミングチャートで説明する。波形整形部
２０より出力されるセット／リセットの信号はＳＥＴ１
／ＲＥＳＥＴ１の組とＳＥＴ２／ＲＥＳＥＴ２の組の２
チャンネルで構成され、リセットーセット・フリップフ
ロップ５５の出力ＰＡＴはアンド・ゲート８１に入力さ
れるがこのとき制御信号端子Ｃ１の制御信号は０である
ため出力はされない。リセットーセット・フリップフロ
ップ５３、５４のセット／リセット端子にパルスＳＥＴ
１Ａ、ＲＥＳＥＴ１Ａ及びＳＥＴ２Ａ、ＲＥＳＥＴ２Ａ
が入力され、リセットーセット・フリップフロップ５
３、５４よりパターン波形ＰＡＴ１Ａ、ＰＡＴ２Ａを出
力する。この場合制御信号端子Ｃ２の制御信号が１であ
るため、アンド・ゲート８３、８４はオア・ゲート４
５、４６を介してパターン波形ＰＡＴ１Ａ１、ＰＡＴ２
Ａを出力してＤＵＴ３、４に入力される。インタリーブ
動作をしない場合はＤＵＴ３、４とＤＵＴ５、６の４個
所で同時試験を行うことができる。
【００１９】
【発明の効果】本発明は、以上の説明の通り構成されて
いるので、以下に掲載されるような効果を奏する。パタ
ーン形成回路７０、７１を加えた出力分岐回路３１によ
ってインタリーブ動作をしない場合の波形整形部２０か
らの信号の経路を有効に活用できた。２ＷＡＹインタリ
ーブ動作の場合ＤＵＴ３とＤＵＴ５の２箇所で同時試験
を行うことができて、インタリーブ動作をしない場合は
ＤＵＴ３、４とＤＵＴ５、６の４個所で同時試験を行う
ことができる。
いるので、以下に掲載されるような効果を奏する。パタ
ーン形成回路７０、７１を加えた出力分岐回路３１によ
ってインタリーブ動作をしない場合の波形整形部２０か
らの信号の経路を有効に活用できた。２ＷＡＹインタリ
ーブ動作の場合ＤＵＴ３とＤＵＴ５の２箇所で同時試験
を行うことができて、インタリーブ動作をしない場合は
ＤＵＴ３、４とＤＵＴ５、６の４個所で同時試験を行う
ことができる。
【図１】本発明の、一実施例による半導体試験装置内蔵
の出力分岐部回路のブロック図である。
の出力分岐部回路のブロック図である。
【図２】本発明の、一実施例による（ａ）はインタリー
ブ動作の場合のタイミングチャートを示し、（ｂ）はイ
ンタリーブ動作をしない場合のタイミングチャートを示
す。
ブ動作の場合のタイミングチャートを示し、（ｂ）はイ
ンタリーブ動作をしない場合のタイミングチャートを示
す。
【図３】従来技術の、一実施例によ半導体試験装置内蔵
の出力分岐回路のブロック図である。
の出力分岐回路のブロック図である。
【図４】従来技術の、一実施例による２ＷＡＹインタリ
ーブ動作時のＲＺ波形のタイミング・チャートである。
ーブ動作時のＲＺ波形のタイミング・チャートである。
１、２、３、４、５、６ ＤＵＴ（被試験用半導体Ｉ
Ｃ） １０ パターン発生器 ２０ 波形整形部 ３０、３１ 出力分岐回路 ４１、４２、４３ オア・ゲート ４４、４５、４６ オア・ゲート ５１、５２、５３ リセットーセット・フリップフロッ
プ ５４、５５ リセットーセット・フリップフロップ ８１、８２、８３、８４ アンド・ゲート ６２、６０ 分岐回路１Ａ ６１、６３ 分岐回路１Ｂ ７０、７１ パターン形成回路 Ｃ１、Ｃ２ 制御信号端子
Ｃ） １０ パターン発生器 ２０ 波形整形部 ３０、３１ 出力分岐回路 ４１、４２、４３ オア・ゲート ４４、４５、４６ オア・ゲート ５１、５２、５３ リセットーセット・フリップフロッ
プ ５４、５５ リセットーセット・フリップフロップ ８１、８２、８３、８４ アンド・ゲート ６２、６０ 分岐回路１Ａ ６１、６３ 分岐回路１Ｂ ７０、７１ パターン形成回路 Ｃ１、Ｃ２ 制御信号端子
Claims (2)
- 【請求項１】 パターン発生器（１０）と波形整形部
（２０）と分岐回路１Ａ（６２）と分岐回路１Ｂ（６
３）を有した半導体試験装置において、 波形整形部（２０）のパルスＳＥＴ１を分岐したＳＥＴ
１Ａと、ＲＥＳＥＴ１を分岐したＲＥＳＥＴ１Ａを入力
するリセットーセット・フリップフロップ（５３）を設
け、 波形整形部（２０）のパルスＳＥＴ２を分岐したＳＥＴ
２Ａと、ＲＥＳＥＴ２を分岐したＲＥＳＥＴ２Ａを入力
するリセットーセット・フリップフロップ（５４）を設
け、 分岐回路１Ａ（６２）のリセットーセット・フリップフ
ロップ（５５）の出力パターン波形ＰＡＴＡと制御信号
端子（Ｃ１）の制御信号を入力するアンド・ゲート（８
１）を設け、 固定信号と制御信号端子（Ｃ１）の制御信号を入力する
アンド・ゲート（８２１）を設け、 リセットーセット・フリップフロップ（５３）のパター
ン波形ＰＡＴ１Ａと制御信号端子（Ｃ２）の制御信号を
入力するアンド・ゲート（８３）を設け、 リセットーセット・フリップフロップ（５４）のパター
ン波形ＰＡＴ２Ａと制御信号端子（Ｃ２）の制御信号を
入力するアンド・ゲート（８４）を設け、 アンド・ゲート（８１、８３）の出力を入力し、パター
ン波形ＰＡＴ１Ａ１をＤＵＴ（３）に出力するオア・ゲ
ート（４５）を設け、 アンド・ゲート（８２、８４）の出力を入力し、パター
ン波形ＰＡＴ２Ａ１をＤＵＴ（４）に出力するオア・ゲ
ート（４６）を設け、 以上の構成を具備していることを特徴とした半導体試験
装置内蔵の出力分岐回路。 - 【請求項２】 請求項１構成手段に加えて、 波形整形部（２０）のパルスＳＥＴ１、ＳＥＴ２、ＲＥ
ＳＥＴ１、ＲＥＳＥＴ２を分岐した分岐回路１Ｂ（６
３）の出力を入力するパターン形成回路（７１）を設
け、パターン形成回路（７１）はＤＵＴ（５、６）を試
験するパターン波形を出力する、 以上の構成を具備していることを特徴とした半導体試験
装置内蔵の出力分岐回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7084799A JPH08254568A (ja) | 1995-03-16 | 1995-03-16 | 半導体試験装置内蔵の出力分岐回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7084799A JPH08254568A (ja) | 1995-03-16 | 1995-03-16 | 半導体試験装置内蔵の出力分岐回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08254568A true JPH08254568A (ja) | 1996-10-01 |
Family
ID=13840762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7084799A Withdrawn JPH08254568A (ja) | 1995-03-16 | 1995-03-16 | 半導体試験装置内蔵の出力分岐回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08254568A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001091598A (ja) * | 1999-09-28 | 2001-04-06 | Advantest Corp | 波形フォーマッタ・この波形フォーマッタを搭載した半導体デバイス試験装置 |
-
1995
- 1995-03-16 JP JP7084799A patent/JPH08254568A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001091598A (ja) * | 1999-09-28 | 2001-04-06 | Advantest Corp | 波形フォーマッタ・この波形フォーマッタを搭載した半導体デバイス試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |