KR20030074652A

KR20030074652A - 반도체 시험장치

Info

Publication number: KR20030074652A
Application number: KR10-2003-7007760A
Authority: KR
Inventors: 카즈히코 사토
Original assignee: 가부시키가이샤 아드반테스트
Priority date: 2001-11-15
Filing date: 2002-11-14
Publication date: 2003-09-19
Also published as: JPWO2003052767A1; US20050073332A1; KR100545440B1; DE10297426T5; US7257753B2; WO2003052767A1; JP4377238B2

Abstract

복수개의 반도체 디바이스에 대해서 시험이나 구제를 행하는 시간을 단축할 수 있는 반도체 시험장치를 제공하는 것을 목적으로 한다. 반도체 시험장치는 복수개의 DUT(9)에 대한 시험을 병행하여 수행하며, 이들 복수개의 DUT(9)에 대한 구제 동작을 병행하여 수행하기 위해, ALPG(1), PDS(2), AFM(3), 드라이버핀 처리부(4), IO핀처리부(5), 드라이버 채널(6), IO채널(7)을 포함한다. IO핀처리부(5)는 복수개의 서브FC부(58)를 갖고 있어, 복수개 DUT(9)에 대해서 동시에 시험을 수행할 때에 개별정보에 대응하는 개별패턴파형을 생성한다.

Description

반도체 시험장치{Semiconductor Testing Apparatus}

이전부터 출하전의 로직IC(logic IC)나 반도체 메모리 등의 반도체 디바이스에 대해서 각종 시험을 수행하는 반도체 시험장치가 알려져 있다. 예를 들면, 반도체 메모리에 대해 시험을 행하는 일반적인 반도체 시험장치는 다수개를 동시에 측정할 수 있는 기능을 가지고 있으며, 복수개의 반도체 디바이스의 동일한 핀에 대해서, 동일한 시험데이터패턴파형을 입력하여 시험을 행할 수 있도록 되어 있다. 다수개를 동시에 측정하는 기능을 구비함으로써, 소규모의 리소스(resource)로 다수개의 반도체 메모리에 대한 측정이 가능하게 되기 때문에 장치규모가 극단으로 크게 되지 않으며, 더구나 비용 절감이 가능하게 된다.

그런데, 최근에는 각 디바이스마다 다른 ID정보(개별정보)를 얻어서 정보식별을 행하는 플래시(flash)메모리 등의 반도체 디바이스가 시장에 유통되고 있다. 이와 같은 반도체 디바이스를 시험하는 경우에는 각 반도체 디바이스마다 개별정보(개별패턴)를 입력해야할 필요가 있기 때문에, 전술한 다수개를 동시에 측정하는 기능을 이용하여 복수개의 반도체 디바이스에 대해서 동시에 시험을 행할수 없다. 이로 인하여, 다수개를 동시에 측정하는 기능을 갖는 반도체 시험장치를 이용하여 시험을 행하는 경우에 있어서도, 설치한 복수개의 반도체 디바이스 각각에 대해서, 독립한 개별정보(개별패턴파형)를 생성하여 입력할 필요가 있어 시험에 많은 시간이 소요된다는 문제점이 있다.

또한, 반도체 메모리의 일부(예를 들면, 일부의 타이밍 RAM)에는 시험에 의해 검출된 불량셀을 구제(救濟)하기 위해 예비셀을 준비하고, 이 불량셀에서부터 예비셀로 전환하는 리페어(repair) 동작을 고전압파형 인가에 의해 행하는 것이다. 이 고전압 파형의 인가로 인해서, 불량셀과 예비셀을 전환하는 리페어라인을 특정하는 어드레스 등을 개별정보로 하여 입력할 필요가 있기 때문에, 상술한 플래시 메모리 등의 시험을 행하는 경우와 마찬가지로, 복수개의 반도체 메모리에 대해서 불량셀의 구제동작을 동시에 행할 수는 없으며, 구제동작에 많은 시간이 소요된다는 문제점이 있다. 또한, 종래 이러한 구제동작은 전용 리페어 장치를 이용하여 행해지고 있어, 불량셀이 검출된 반도체 메모리를 반도체 시험장치에서 리페어장치로 다시 이전하는 작업이 필요하기 때문에 구제동작에 소요하는 시간은 더욱 길어진다.

본 발명은 복수의 반도체 디바이스에 대해서 동시에 시험을 수행하는 반도체 시험장치에 관한 것이다.

도 1은 일실시형태의 반도체 시험장치의 구성을 도시하는 도면이며,

도 2는 필요에 대응하여 개별기입동작이 행해지는 시험동작의 구체예를 도시하는 타이밍 도면이고,

도 3은 개별기입모드의 변경타이밍을 도시하는 도면이며,

도 4는 구제동작의 구체예를 도시하는 타이밍도면이다.

본 발명은 이러한 점에 착안하여 창작된 것이며, 그 목적은 복수개의 반도체디바이스에 대해서 시험이나 구제를 수행하는 시간을 단축할 수 있는 반도체 시험장치를 제공하는 것이다.

본 발명의 반도체 시험장치는 복수의 반도체 디바이스의 각각에 공통하는 공통정보에 대응하는 공통패턴파형을 생성하는 제1 파형생성수단과, 복수의 반도체 디바이스의 각각에 대응하여 개별적으로 사용된 복수의 개별정보에 대응하는 개별패턴파형을 생성하는 복수의 제2 파형생성수단과, 복수의 반도체 디바이스의 각각에 제 1 파형생성수단에 의해 생성된 공통패턴파형을 공통으로 입력하는 동작과, 복수의 제2 파형생성수단의 각각에 의해 생성된 개별패턴파형을 개별적으로 입력하는 동작을 선택적으로 행하는 파형전환수단을 포함하고 있다. 이에 의해, 복수의 반도체 디바이스의 각각에 대해서, 상호 상이한 복수의 개별정보를 생성하여 입력하는 동작을 병행하여 행할 수 있기 때문에, 각각의 개별정보의 입력이 필요한 경우의 시험에 소요하는 시간을 단축할 수 있다.

또한, 상술한 공통패턴파형 혹은 개별패턴파형에 대응하여 반도체 디바이스에서 출력되는 출력 파형에 기초하여, 반도체 디바이스내의 시험 대상부분의 통과/오류 판정을 행하는 통과/오류판정수단과, 통과/오류판정수단에 의한 판정결과를 저장(格納)하는 오류메모리를 더 포함하는 것이 바람직하다. 이것에 의해, 반도체 디바이스에 대해서 공통패턴파형 및 개별패턴파형을 임의의 타이밍(timing)으로 전환하면서, 반도체 디바이스 각 부분의 통과/오류판정을 행하는 것이 가능하게 된다.

또한, 상술한 오류메모리는 통과/오류판정수단에 의한 판정결과를 저장하는 제1 저장영역과, 개별정보를 저장하는 제2 저장영역을 갖으며, 상술한 제2 파형생성수단에 의해 제2 저장영역에 저장되어 있는 개별정보를 읽어내서(讀出) 개별패턴파형을 생성하는 것이 바람직하다. 오류메모리 내에 개별정보를 저장함으로써, 오류메모리를 접속하기 위해 이용되고 있는 데이터 통과 등의 배선을 개별정보의 독출용으로 이용할 수 있기 때문에, 배선의 간략화가 가능하게 된다.

상술한 제2 파형생성수단과 동일한 패키지 내에 설치되어 개별정보를 저장하는 메모리를 더 포함하는 경우에, 제2 파형생성수단은 메모리에 저장되어 있는 개별정보를 읽어내서 개별패턴 파형을 생성하는 것이 바람직하다. 동일 패키지 내에 설계된 메모리를 이용하는 경우에는 패키지의 외부로 인출되는(引回) 배선이 불필요하게 되기 때문에, 배선의 간략화가 가능하게 된다. 또한, 불필요한 배선이 없어지기 때문에 타이밍 어긋남 등이 발생하기 어려우며, 개별정보의 읽어냄을 고속으로 수행할 수 있게 된다.

또한, 상술한 제1 파형생성수단 혹은 제2 파형생성수단의 후단에 설계되어, 공통패턴파형 혹은 개별패턴파형이 입력되며, 반도체 디바이스의 통상동작 시에 입력하는 신호레벨의 구동동작과, 반도체 디바이스 내에 구비된 퓨즈(fuse)를 절단하기 위해 고전압대전류의 구동동작을 선택적으로 수행하는 구동수단을 더 포함하는 것이 바람직하다. 이에 의해, 반도체 디바이스 내에 준비된 퓨즈를 전기적으로 절단하는 것이 가능하게 된다. 예를 들면, 이 퓨즈를 이용하여 리페어라인을 전환하며, 반도체 디바이스내의 불량셀을 정상셀로 전환하는 구제동작이 가능하게 된다.

이하, 본 발명을 적용한 반도체 시험장치에 대해서, 도면을 참조하면서 설명한다.

도 1은 본 실시형태의 반도체 시험장치의 구성을 도시하는 도면이다. 도 1에 도시하는 반도체 시험장치는 복수의 DUT(Device Under Test)(9)에 대한 시험을 병행(竝行)하여 행하며, 이들 복수의 DUT(9)에 대한 구제동작을 병행하여 수행한다. 이 때문에, 본 실시형태의 반도체 시험장치는 ALPG(algorithmic pattern generator:1), PDS(pattern data selector:2), AFM(address fail memory:3), 드라이버핀 처리부(4), IO핀처리부(5), 드라이버채널(6), IO채널(7)을 포함하여 구성되어 있다. 또한, DUT(9)로서는 반도체 메모리나 로직IC 등의 반도체 디바이스를 넓게 포함하고 있지만, 이하의 설명에서는 주로 반도체 메모리를 시험 대상으로 하고 있다.

ALPG(1)는 시험이나 구제동작을 행하기 위해 DUT(9)의 드라이버핀(driver pin)이나 IO핀에 입력하는 패턴데이터(PAT)를 생성한다. PDS(2)는 ALPG(1)로부터 출력되는 각종 패턴데이터와, 이들의 데이터가 입력되는 DUT(9)의 각 핀을 대응시킨다. AFM(3)은 DUT(9)에 대한 시험에 의해 얻어진 오류정보를 DUT(9)의 셀 단위로 기억한다. 구체적으로는 어떤 DUT(9)이든 논리 어드레스 X, Y에 대응하는 기억셀의 통과, 오류를 시험한 결과가 AFM(3)의 어드레스 X, Y에서 특정되는 영역에 저장된다.

드라이버핀 처리부(4)는 DUT(9)의 드라이버핀에 입력하는 데이터를 생성하기 위해, TG/메인FC부(timing generate/main format controller:40), 메모리(44), 셀렉터(S : 47), 서브FC부(sub-format controller:48)를 포함하여 구성되어 있다. 여기서, 드라이버핀은 어드레스핀이나 각종 콘트롤러핀과 같은 패턴 파형의 입력만을 행하는 핀이다.

TG/메인FC부(40)는 시험동작의 기본 주기내에 포함되는 각종 타이밍에지(timing edge)를 생성하는 타이밍 제너레이터로서의 기능과, 이 타이밍에지와 PDS(2)에서 출력되는 패턴데이터에 기초하여 DUT(9)에 입력하는 실제의 데이터(공통패턴파형)를 생성한다. 이 데이터는 후단에 설치된 앤드 회로(and circuit : 41)의 어느 하나의 입력단자에 입력된다. 앤드 회로(41)의 다른 하나의 입력단자에는 개별기입모드신호(mode)가 반전입력되어 있다. 「개별기입모드」로는 동시 측정의 대상인 복수의 DUT(9)의 각각에 대해 병행하여 개별정보를 기입하는 동작모드이다. 개별기입모드의 지정은, 예를 들면 상술한 ALPG(1)에 의해 이 개별기입모드신호를 하이레벨(high level)로 설정함으로써 행해진다. 앤드 회로(41)의 다른 하나의 입력단자에는 이 하이레벨의 개별기입모드신호가 반전입력되기 때문에, 결국개별기입모드가 지정된 때에는 TG/메인FC부(40)의 출력데이터는 앤드 회로(41)에서 차단된다. 덧붙여, 이 모드신호는 ALPG(1)에 의해 제어가능한 신호이며, 이 모드신호를 이용함으로써 공통패턴파형과 개별기입패턴파형을 실시간(real time)으로 전환하는 것이 가능하게 된다.

메모리(44)는 임의의 패턴데이터를 저장한다. 예를 들면, 드라이버핀처리부 (4)는 ASIC(Application Specific Integtated Circuit)에 의해 구성되어 있다. 이 메모리(44)로부터의 패턴데이터 독출은 어드레스·포인터·콘트롤러(CONT : 45)의 제어에 의해서 행해진다. 셀렉터(47)는 메모리(44)에서 입력되는 데이터와, IO핀처리부(5)에서 입력되는 데이터 중 어느 것을 선택하여 서브FC부(47)로 입력한다. IO핀처리부(5)에서 출력되어 셀렉터(47)로 입력되는 데이터의 내용에 대해서는 후술한다.

서브FC부(48)는 셀렉터(47)에서 입력되는 데이터에 기초하여, 개별기입모드에서 각 DUT(9)로 입력하는 실제 데이터(개별패턴파형)를 생성한다. 이 서브FC부 (48)의 출력데이터는 개별기입모드신호(mode)가 일측단에 입력된 앤드 회로(141)의 타측단에 입력되어 있으며, 개별기입모드신호가 하이레벨과 함께 후단의 OR회로(42)에 입력된다. 또한, 상술한 TG/메인FC부(40)에서 보유된 파형정보의 수에 비해서 서브FC부(48)에서 보유되어 있는 파형정보(다수개 동시측정기능에 필요한 정보만이 포함된다)의 수가 적게 설정되어 있다. 이 때문에 서브FC부(48)는 개별기입모드에서 필요한 최소한의 파형정보만이 보유되어 있는 간이 파형정형기를 이용할 수 있다. 또한, 각 서브FC부(48)에는 TG/메인FC부(40)가 갖는 타이밍 제너레이터 기능이 개별적으로 구비되어 있는 것으로 한다.

OR회로(42)는 TG/메인FC부(40)에 의해 생성되어 앤드 회로(41)를 통해서 입력된 데이터, 혹은 서브FC부(48)에 의해 생성되어 앤드 회로(141)을 통해서 입력된 데이터를 출력한다. 이 OR회로(42)의 출력데이터는 드라이버채널(6)에 인가하는데이터패턴을 생성하는 플립플롭(flip flop : 43)을 통해서 드라이버채널(6)을 향해 출력된다.

또한, 상술한 드라이버핀처리부(4)의 내부 구성은 TG/메인FC부(40) 및 앤드 회로(41)가 복수의 DUT(9)에 대해서 공통으로 설치되어 있으며, 그 이외의 서브FC부(48)나 메모리(44) 등이 복수개의 DUT(9) 각각에 대응하여 개별적으로 설치되어 있다. 또한, 각 DUT(9)의 복수개의 드라이버핀의 각각에 대응하여 드라이버핀처리부(4)가 개별적으로 설치되어 있다.

IO핀처리부(5)는 DUT(9)의 IO핀에 입력하는 데이터를 생성하며 이들의 IO핀에서 출력되는 데이터의 통과, 오류판정을 행하기 위해, TG/메인FC부(50), 메모리 (54), 셀렉터(S : 57), 서브FC부(58), 논리비교기(59)를 포함하여 구성되어 있다. 여기서, 「IO핀」은 데이터핀과 같이 패턴파형의 입력과 출력을 수행하는 핀이다.

논리비교기(59)는 DUT(9)의 IO핀에서 출력되는 데이터와 소정의 기대치 데이터를 비교하여 일치하는 경우에는 통과판정을, 불일치하는 경우에는 오류판정을 행한다. 이 판정결과는 AFM(3)에 저장된다. 이와 함께, 논리비교기(59) 이외의 구성에 대해서는 드라이버핀처리부(4)에 포함되는 각 구성과 동일하므로, 구체적인 설명은 생략한다. 또한, IO핀처리부(4)의 내부구성은 TG/메인FC부(50) 및 앤드 회로 (51)가 복수개의 DUT(9)에 대해서 공통으로 설치되어 있으며, 그 이외의 서브FC부 (58), 메모리(54), 논리비교기(59) 등이 복수개의 DUT(9)의 각각에 대응하여 개별적으로 설치되어 있다. 또한, 각 DUT(9)의 복수의 IO핀의 각각에 대응하여 IO핀처리부(5)가 개별적으로 설치되어 있다.

드라이버채널(6)은 DUT(9)의 드라이버핀에 입력하는 실제의 패턴파형을 형성한다. 드라이버채널(6)에 의해서 생성되는 패턴파형에는 DUT(9)의 시험을 행하기 위해 이용되는 통상전압레벨파형(이후, 이 파형을 「통상파형」이라 칭함)과, 구제동작에서 기억셀을 전환하기 위해 퓨즈의 절단을 행하는 고전압대전류파형(이후, 이 파형을 「고전압파형」이라 칭함)의 두 종류가 있다. 이들 두 종류의 파형을 생성하기 위해, 드라이버채널(6)은 드라이버(60), 2개의 브랜치 드라이버(branch driver : 61), HC(high current)드라이버(63, 64), 스위치(65 ~ 68)를 포함하고 있다. 스위치(66, 67)를 온하고, 스위치(65, 68)를 오프하여, 드라이버(60)와 2개의 브랜치 드라이버(61)를 짝지우는(組合) 것에 의해 생성되는 통상파형이 출력된다. 반대로, 스위치(66, 67)를 온하고, 스위치(65, 68)을 오프함으로써 상술한 짝지움에 새로이 HC드라이버(63, 64)를 짝지워서 생성되는 고전압 파형이 출력된다.

IO채널(7)은 DUT(9)의 IO핀에 인가하는 실제패턴파형을 생성함으로써, IO핀에서 실제로 출력되는 파형을 논리데이터로 변환한다. 이로 인해, IO채널(7)은 드라이버(DR : 70)와 비교기(comparator : CP)(71)를 갖는다. 드라이버(70)는 대응하는 IO핀처리부(5)내의 플립플롭(53)에 입력된 데이터에 기초하여 통상파형을 생성한다. 비교기(71)는 DUT(9)의 IO핀(DQ)에 나타나는 파형 전압과 소정의 기준전압을 비교함으로써, 논리데이터 값을 결정한다. 상술한 TG/메인FC부(40,50)는 제1 파형생성수단에, 서브FC부(48,58)는 제2 파형생성수단에, 앤드 회로(41,51,141,151). OR회로(42,52)는 파형전환수단에 각각 대응한다. 논리비교기(59)는 통과/오류판정수단에, AFM(3)은 오류메모리에, 드라이브채널(6)은 구동수단에 각각 대응한다.

본 실시형태의 반도체 시험장치는 이러한 구성을 가지고 있으며, DUT(9)에 대한 시험동작과 구제동작에 대해서 설명한다.

(1) 시험동작

(1-1) 복수개의 DUT(9)에 대해 동일한 데이터를 기입하는 경우

ALPG(1)에서 출력된 패턴데이터는 PDS(2)에 의해 이 패턴데이터의 입력대상인 IO핀 혹은 드라이버핀에 대응하는 IO핀처리부(5) 혹은 드라이버핀처리부(4)에 할당된다. 이와 함께, IO핀 혹은 드라이버핀에 입력하는 데이터의 생성동작은 기본적으로 동일하기 때문에, 이하에서는 IO핀처리부(5)에 착안하여 동작을 설명한다.

IO핀처리부(5)에서는, TG/메인FC부(50)는 입력된 패턴데이터에 기초하여, 실제 입력 타이밍에 합해진 시험데이터를 작성한다. 이때, 개별기입모드신호는 로우레벨(low level)을 유지하고 있기 때문에, 앤드 회로(51)에서는 어느 한쪽의 입력단자에 입력된 TG/메인FC부(50)의 출력데이터가 그대로 출력된다. 이 앤드 회로(51)의 출력단자는 복수의 DUT(9)의 각각에 대응하여 설치된 OR회로(52)의 한쪽 입력단자에 분기하여 접속되어 있다. 따라서, TG/메인FC부(50)로부터 출력된 공통 데이터는 복수개의 OR회로(52)에 동시에 입력되어, 플립플롭(53)으로 입력된다.

IO채널(7)에서 드라이버(70)는 IO핀처리부(5)내의 플립플롭(53)에 입력된 데이터에 기초하여 통상파형을 생성한다. 이 통상파형은 대응하는 IO핀(DQ)에 입력된다.

또한, 드라이버채널(6)에서는 통상파형을 생성하기 위해 스위치(66, 67)가 온상태로 되어 있으며, 드라이버핀처리부(4)내의 플립플롭(43)에 입력된 데이터에 기초하여 통상파형을 생성한다. 이 통상파형은 대응하는 드라이버핀에 입력된다.

이와 같이 하여, IO핀처리부(5) 및 IO채널(7)에 의해 생성된 통상파형이 IO핀에 입력됨과 동시에, 드라이버핀처리부(4) 및 드라이버채널(6)에 의해 생성된 통상파형이 드라이버핀에 입력된 다음, 이들 중 어느 것의 IO핀으로부터 이들의 통상파형에 대응한 파형이 출력된다. 이 IO핀에 대응하는 IO채널(7)에서는, 비교기(71)는 IO핀에서 출력되는 파형 전압과 소정의 기준전압을 비교하여 논리데이터를 생성한다. 더우기, 이 IO핀에 대응하는 IO드라이버처리부(5)에서는 논리비교기(59)에서 IO채널(7)내의 비교기(71)로부터 입력된 데이터를 사용한 통과/오류판정을 행한다. 이 판정결과는 AFM(3)에 저장된다.

(1-2) 복수의 DUT(9)의 각각에 개별정보를 기입하는 경우(1)

ALPG(1)의 동작에 동기한 개별기입모드패턴이 ALPG(1)에 의해서 생성되며, 하이레벨의 개별기입모드신호가 출력되면, 앤드 회로(51,41)에서 TG/메인FC부(50, 40)의 출력데이터가 마스크(mask)되는 대신에 AFM(3)에 저장된 개별패턴을 이용한 개별기입동작이 개시된다.

AFM(3)을 이용한 개별기입동작에서는, AFM(3)에 저장되어 있는 각 DUT(9)의 IO핀에 대응한 패턴데이터가 독출되어, 셀렉터(57)를 통해 서브FC부(58)에 입력된디. 서브FC부(58)는 입력된 패턴데이터에 기초하여 실제 입력 타이밍에 합해진 각DUT(9)마다 개별정보에 대응한 시험데이터를 작성한다. 이 시험데이터는 OR회로(52)를 통해 플립플롭(53)에 입력된다. IO채널(7)에서는, 드라이버(70)는 IO핀처리부(5)내의 플립플롭(53)에 입력된 데이터에 기초하여 통상파형을 생성한다. 개별기입모드에 있어서는, DUT(9)마다 다른 통상파형이 생성되어, 대응하는 DUT(9)의 IO핀(DQ)에 입력된다.

한편, AFM(3)에 저장되어 있는 각 DUT(9)의 각 드라이버핀에 대응한 패턴데이터는 IO핀처리부(5)내의 앤드 회로(56)를 통해서 드라이버핀처리부(4)에 입력되며, 또한 셀렉터(47)을 통해서 서브FC부(48)에 입력된다. 서브FC(48)는 입력된 패턴데이터에 기초하여 실제의 입력타이밍에 합해진 각 DUT(9)마다 개별정보에 대응한 시험 데이터를 작성한다. 이 시험데이터는 OR회로(42)를 통해서 플립플롭(43)에 입력된다. 드라이버채널(6)에서는 통상파형을 생성하기 위해 스위치(66, 67)가 온상태로 되어 있으며, 드라이버핀처리부(4)내의 플립플롭(43)에 입력된 데이터에 기초하여 통상파형을 생성한다. 개별기입모드에서는 DUT(9)마다 다른 통상 파형이 생성되며, 대응하는 DUT(9)의 드라이버핀에 입력된다.

이처럼, DUT(9)마다 다른 개별파형데이터가 IO핀 혹은 드라이버핀에 입력되어, 대응하는 각 DUT(9)의 IO핀으로부터 대응하는 파형이 출력되면, IO채널(7)내의 비교기(71)는 IO핀에서 출력되는 파형 전압과 소정의 기준전압을 비교하여 논리데이터를 생성한다. 게다가 이 IO핀에 대응하는 IO드라이버처리부(5)에서는, 논리비교기(59)에서 IO채널(7)내의 비교기(71)에서부터 입력된 데이터를 이용한 통과/오류판정을 행한다. 이 판정결과는 AFM(3) 혹은 메모리(54)에 저장된다.

(1-3) 복수의 DUT(9)의 각각에 개별정보를 기입하는 경우(2)

개별기입모드가 지정되어, 개별기입모드신호(mode)와 소정의 전환신호(sel)가 출력되면, 앤드 회로(51,41)에서 TG/메인FC부(50,40)의 출력데이터가 마스크되는 대신에 메모리(54, 44)에 저장된 개별패턴을 이용한 개별 기입동작이 개시된다.

메모리(54)를 이용한 개별기입동작에서는 메모리(54)에 저장되어 있는 각 DUT(9)의 각 IO핀에 대응한 패턴데이터가 독출되어, 셀렉터(57)를 통해서 서브FC부 (58)에 입력된다. 서브FC부(58)는 입력된 패턴데이터에 기초하여 실제의 입력타이밍에 합해진 DUT(9) 마다 개별정보에 대응한 시험 데이터를 작성한다. 그리고, OR회로(52)를 통해서 플립플롭(53)에 입력된 데이터에 기초하여 통상파형이 생성된다. IO채널(7)에서는, 드라이버(70)는 IO핀처리부(5)내의 플립플롭(53)에 입력된 데이터에 기초하여 통상파형을 생성한다. 개별기입모드에 있어서는, DUT(9)마다 다른 통상파형이 생성되어, 대응하는 DUT(9)의 IO핀(DQ)에 입력된다.

한편, 메모리(44)를 이용한 개별기입동작에서는 메모리(44)에 저장되어 있는 각 DUT(9)의 각 드라이버핀에 대응한 패턴데이터가 독출되어, 셀렉터(47)를 통해서 서브FC부(48)에 입력된다. 서브FC부(48)는 입력된 패턴데이터에 기초하여 실제의 입력타이밍에 합해진 각 DUT(9)마다 개별정보에 대응한 시험데이터를 작성한다. 이 시험데이터는 OR회로(42)를 통해서 플립플롭(43)에 입력된다. 드라이버채널(6)에서는 통상파형을 생성하기 위해 스위치(66,67)가 온상태로 되어 있으며 드라이버핀처리부(4)내의 플립플롭(43)에 입력된 데이터에 기초하여 통상파형을 생성한다. 개별기입모드에 있어서는 DUT(9)마다 다른 통상파형이 생성되어, 대응하는 DUT(9)의 드라이버핀에 입력된다.

도 2는 필요에 대응하여 개별기입동작이 행해지는 시험동작의 구체예를 도시하는 타이밍도이며, 일예로서 플래시메모리를 시험하는 경우의 타이밍이 도시되어 있다.

도 2에 도시한 바와 같이, 플래시메모리를 시험하는 경우에는, 우선 특정 어드레스에 「커맨드」에 대응하는 공통데이터(프로그램)가 입력된다. 이 입력동작은 ALPG(1)에 저장된 패턴데이터에 기초하여 드라이버핀처리부(4)에 의해서 공통 데이터를 생성함으로써 행해진다.

다음에, 특정 어드레스0에 개별정보로서의 데이터를 입력할 필요가 있다. 이 데이터는 각각의 플래쉬메모리마다 다른 내용이 설정되어 있더, 예를 들면, DUT#a에 대응하여 데이터 a가, DUT#b에 대응하여 데이터 b가, ..., DUT#n에 대응하여 데이터 n이 각각 설정된다. 구체적으로는 특정 어드레스0에 대해서의 입력동작은 ALPG(1)에 저장된 패턴데이터에 기초하여 드라이버핀처리부(4)내의 TG/메인FC부 (40)에 의해 공통데이터를 생성함으로써 행해진다. 또한 데이터 a 등의 개별정보의 입력동작은 AFM(3) 혹은 메모리(54)에 저장된 개별정보에 기초하여 IO핀처리부(5) 내의 서브FC부(58)에 의해 개별데이터를 생성함으로써 행해진다.

이와 같이 하여, 공통 커맨드와 개별데이터가 입력되면, DUT(9)(DUT#a ~ #n)의 각각에서 프로그래밍이 실행된 다음, 각 DUT(9)의 특정 IO핀으로부터 폴링(polling) 형식으로 프로그래밍결과가 출력된다. 이 프로그래밍 결과는 IO채널(7)내의 비교기(71)에 입력되어, IO핀처리부(5) 내의 논리비교기(59)에서 통과/오류판정이 행해진다.

도 3은 개별기입모드의 변경타이밍을 도시하는 도면이다. 도 3에 있어서 「PG패턴」은 ALPG(1)을 이용하여 생성되는 패턴데이터를, 「FM패턴」은 AFM(3)으로부터 독출되는 개별정보로서의 패턴데이터를 각각 표시하고 있다. 또한, 「AFM어드레스」는 AFM(3)의 특정 영역에 저장되어 있는 개별정보로서의 패턴데이터를 독출하기 위해 지정하는 어드레스이며, 예를 들면 테스터프로세서에 의해 지정된다. 「AFM격납(저장)데이터」는 AFM어드레스에서 지정된 AFM(3)의 특정 영역에 저장된 데이터이다. 「RATE」는 시험동작을 행하는 기본주기이다.

도 3에 도시한 바와 같이, 시험도중에서 개별기입모드신호를 로우레벨에서 하이레벨로 전환함으로써, ALPG(1)를 이용한 시험동작으로부터 AFM(3)(혹은 메모리 (44,45))를 사용한 개별기입모드의 시험동작에 임의의 타이밍으로 변경할 수 있다. 또한, 그 다음 요구에 따라 개별기입모드신호를 하이레벨에서 로우레벨로 되돌림으로써, ALPG(1)를 이용한 시험동작으로 되돌릴 수 있다. 특히, 개별기입모드신호의 내용과 전환타이밍을 ALPG(1)에 의해 생성되는 패턴데이터에 의해 지정하는 경우에는 일련의 시험동작에서 필요한 타이밍으로 개별기입모드로 전환하거나 반대로 원래의 통상모드로 되돌리거나 할 수 있어, 전환타이밍의 복잡한 제어가 불필요하게 된다.

(2) 구제(救濟)동작

구제동작에 있어서는, 특정 드라이버핀에 고전압파형을 입력함으로서 특정 IO핀에 구제부분을 도시하는 데이터를 개별정보로서 입력할 필요가 있다. 즉, 특정 IO핀에 대해서 개별정보를 입력하는 동작은 상술한 시험동작에 대한 개별기입모드의 동작과 마찬가지이다. 또한 특정 드라이버핀에 대해서 고전압파형을 입력하는 동작도 고전압파형의 전압 및 전류가 통상파형의 전압 및 전류와 다른 점을 제거하면, 상술한 시험동작에 의한 개별기입모드의 동작과 동일하다.

따라서, 구제동작시의 IO핀처리부(5)와 드라이버핀처리부(4)의 각부의 설정 등은 기본적으로 상술한 시험동작에 의한 개별기입모드시의 이들의 설정과 동일하며, 각 DUT(9)의 구제부분을 표시하는 개별 데이터가 IO핀처리부(5)에 의해 생성되어, IO채널(7)에서부터 각 DUT(9)의 IO핀에 입력된다. 또한, 구제대상인 DUT(9)에 대해서는 특정의 드라이버핀에 고전압파형을 입력할 필요가 있으며, 구제대상인지 아닌지를 표시하는 개별정보가 이 드라이버핀에 대응하는 각 드라이버핀처리부(4)에 의해 생성되며, 드라이버채널(6)에 입력된다. 드라이버채널(6)에서는 고전압파형을 생성하기 위해 스위치(65, 68)가 온상태로 되어 있으며, 드라이브핀처리부(4)에서 출력되는 데이터에 기초하여 고전압파형을 생성한다. 이 고전압파형은 구제동작을 행하는 특정 드라이버핀에 입력된다.

도 4는 구제동작의 구체예를 도시하는 타이밍도이다. 도 4에 있어서, 「DQ1 ~ DQ9」는 구제동작에서 리페어라인을 특정하기 위해 필요한 복수의 IO핀을, 「DR1」은 고전압파형의 입력대상으로 되어 있는 드라이버핀을 각각 표시하고 있다. 또한, 「HC사이클」은 실제로 고전압파형을 드라이버핀에 입력하는 타이밍을 표시하고 있다.

도 4에 도시하는 바와 같이, 불량셀을 포함하는 DUT(9)를 구제하는 경우에는우선, 복수개의 DUT(9) 각각의 특정 IO핀(DQ1 ~ DQ9)에 대해서 개별통상파형이 입력된다. 이 통상파형의 입력동작은 AMF(3) 혹은 메모리(54)에 저장된 개별정보에 기초하여 행해진다. 다음, 복수의 DUT(9)의 각각의 특정의 드라이버핀(DR1)에 대해 HC사이클에서 고전압 파형이 입력된다.

이와 같이 본 실시형태의 반도체 시험장치에서는, 복수개의 DUT(9) 각각에 대해서, 상호 다른 복수개의 개별정보를 생성하여 입력하는 동작을 병행하여 행할 수 있기 때문에, 각각의 개별정보의 입력이 필요한 경우의 시험에 소요하는 시간을 단축할 수 있다.

또한, TG/서브FC부(40, 50)에서 선택가능한 파형의 종류보다도, 서브FC부 (48, 58)에서 선택가능한 파형의 종류를 적게 설정함으로써, 장치규모가 확대하는 것을 최소한으로 억제할 수 있다.

또한, AFM(3)내에 개별정보를 저장함으로써 AFM(3)과 IO핀처리부(5)와의 사이를 접속하기 위해 이용되어 있는 고속데이터신호 등의 배선을 개별정보의 독출용으로 이용할 수 있기 때문에, 배선이 대폭적인 간략화가 가능하게 된다.

또한, IO핀처리부(5)나 드라이버핀처리부(4)내에 개별정보를 저장하는 메모리 (54, 44)를 구비하고 있기 때문에, ASIC의 패키지의 외부에서 인출하는 배선이 불필요하게 되어, 배선의 간략화가 가능하게 된다. 또한, 불필요한 배선이 없어지기 때문에 타이밍의 벗어남 등이 발생하기 어렵게 되며, 개별정보의 독출을 고속으로 행할 수 있게 된다.

또한, 드라이버채널(6)을 마련함으로써, DUT(9)에 입력하는 통상파형과 고전압파형을 전환할 수 있기 때문에, DUT(9)내에 준비한 퓨즈를 전기적으로 절단하는 것이 가능하게 된다. 따라서, 개별적으로 설치된 리페어장치로 새로이 이동하여 구제동작을 행하는 번거로움을 저감할 수 있으며, 구제동작 전체의 시간단축이 가능하게 된다.

또한, 본 발명은 상술한 실시형태에 한정되는 것은 아니며, 본 발명의 요지 범위 내에서 각종 변형실시가 가능하다. 예를 들면, 상술한 실시형태에서는 DUT (9)로 하여 주로 반도체 메모리를 고려하여 설명하였지만, 로직 IC이어도 복수개 동시에 시험을 행하는 경우에는 본 발명을 적용할 수 있다.

또한, 상술한 실시형태에서는 TG/메인FC부(40, 50)와는 별도로 이들의 기능의 일부를 생략한 서브FC부(48, 58)를 준비하는 것으로 했지만, 장치규모의 확대가 허용되는 경우에는 서브FC부(48, 58) 대신 같은 수의 TG/메인FC부를 포함해도 좋다. 이 경우에는 도 1에 포함되는 TG/메인FC부(40, 50)와 앤드 회로(41,51)를 생략함으로써, 셀렉터(47, 57)에 3번째의 입력단자를 추가하여, ALPG(1)에서 입력되는 패턴데이터를 셀렉터(47, 57)를 통해서 새롭게 설치된 각 TG/메인FC부에 입력한다.

상술한 바와 같은 이 발명에 의하면, 복수의 반도체 디바이스의 각각에 대해서, 상호 상이한 복수의 개별정보를 생성하여 입력하는 동작을 병행하여 행할 수 있기 때문에, 각각의 개별정보의 입력이 필요한 경우의 시험에 요구하는 시간을 단축할 수 있다.

Claims

복수의 반도체 디바이스의 각각에 공통하는 공통정보에 대응하는 공통패턴패형을 생성하는 제1 파형생성수단과,

상기 복수개의 반도체디바이스의 각각에 대응하여 개별적으로 마련된 복수의 개별정보에 대응하는 개별패턴파형을 생성하는 복수개의 제2 파형생성수단과,

상기 복수개의 반도체 디바이스의 각각에 상기 제1 파형생성수단에 의해 생성된 상기 공통 패턴파형을 공통으로 입력하는 동작과, 상기 복수개의 제2 파형생성수단의 각각에 의해 생성된 상기 개별패턴파형을 개별적으로 입력하는 동작을 선택적으로 수행하는 파형전환수단

을 포함하는 반도체 시험장치.
제1항에 있어서,

상기 공통패턴파형 또는 상기 개별패턴파형에 대응하여 상기 반도체 디바이스에서 출력되는 출력파형에 기초하여, 상기 반도체 디바이스 내의 시험대상부분의 통과/오류판정을 행하는 통과/오류판정수단과,

상기 통과/오류판정수단에 의한 판정결과를 저장(格納)하는 오류메모리

를 더 포함하는 반도체 시험장치.
제2항에 있어서,

상기 오류메모리는 상기 통과/오류판정수단에 의한 판정결과를 저장하는 제1 저장영역과 상기 개별정보를 저장하는 제2 저장영역을 갖고 있으며,

상기 제2 파형생성수단은 상기 제2 저장영역에 저장되어 있는 상기 개별정보를 독출하여 상기 개별패턴파형을 생성하는 반도체 시험장치.
제1항에 있어서,

상기 제2 파형생성수단과 동일 패키지 내에 설치되어, 상기 개별정보를 저장하는 메모리를 더 포함하며,

상기 제2 파형생성수단은 상기 메모리에 저장되어 있는 상기 개별정보를 독출하여 상기 개별패턴파형을 생성하는 반도체 시험장치.
제1항에 있어서,

상기 제1 파형생성수단 또는 상기 제2 파형생성수단의 후단에 설치되며, 상기 공통패턴파형 또는 상기 개별패턴파형이 입력되어, 상기 반도체 디바이스의 통상 동작 시에 입력하는 신호 레벨의 구동동작과, 상기 반도체 디바이스 내에 마련된 퓨즈를 절단하기 위해 고전압 대전류의 구동동작을 선택적으로 수행하는 구동수단

을 더 포함하는 반도체 시험장치.