JPH05334899A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05334899A JPH05334899A JP4163678A JP16367892A JPH05334899A JP H05334899 A JPH05334899 A JP H05334899A JP 4163678 A JP4163678 A JP 4163678A JP 16367892 A JP16367892 A JP 16367892A JP H05334899 A JPH05334899 A JP H05334899A
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- Japan
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- test
- memory
- memory block
- signal
- semiconductor integrated
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Abstract
(57)【要約】
【目的】 本発明は内蔵するメモリブロックの試験を効
率よく行うことを目的とする。 【構成】 半導体集積回路装置は複数のメモリブロック
４〜７を含んでおり、複数のメモリブロック４〜７の機
能を試験するために、テスト信号発生回路３１が複数の
メモリブロック４〜７の内の１つのメモリブロックから
テストパターンに基づきタイミング信号を出力する。１
つのメモリブロック内に保持したテストパターンが他の
メモリブロックのテストに使用できるので、テストパタ
ーンの減少が図られる。
率よく行うことを目的とする。 【構成】 半導体集積回路装置は複数のメモリブロック
４〜７を含んでおり、複数のメモリブロック４〜７の機
能を試験するために、テスト信号発生回路３１が複数の
メモリブロック４〜７の内の１つのメモリブロックから
テストパターンに基づきタイミング信号を出力する。１
つのメモリブロック内に保持したテストパターンが他の
メモリブロックのテストに使用できるので、テストパタ
ーンの減少が図られる。
Description
【０００１】
【産業上の利用分野】本発明は複数のメモリブロックを
含んだ半導体集積回路に関する。
含んだ半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路技術の発展は、め
ざましく半導体集積回路の大規模化、複合化は加速度的
に進んでいる。また、これに伴い、半導体集積回路の機
能試験を効率良く、かつ不良を高い割合で検出すること
が製品のコスト及び信頼性を決める１つの要因となって
いる。
ざましく半導体集積回路の大規模化、複合化は加速度的
に進んでいる。また、これに伴い、半導体集積回路の機
能試験を効率良く、かつ不良を高い割合で検出すること
が製品のコスト及び信頼性を決める１つの要因となって
いる。
【０００３】ところが、半導体集積回路の大規模化、複
合化の進展に伴い、不良解析の難易度も高くなってい
る。
合化の進展に伴い、不良解析の難易度も高くなってい
る。
【０００４】この機能試験を効率よく、かつ不良を高い
割合で検出、不良解析を安易に行う方法として、回路分
割法が用いられることが多い。この回路分割法は、大規
模回路に搭載されたＲＡＭ（ランダムアクセスメモリ）
やＲＯＭ（リードオンリーメモリ）、あるいは、あるま
とまった機能を有する回路の集合をそれぞれ機能ブロッ
クとして分割し、回路全体の機能の検証とは別に、各機
能ブロック毎の機能の検証を行うものである。回路分割
法の具体的な例を図５，図６を用いて説明する。
割合で検出、不良解析を安易に行う方法として、回路分
割法が用いられることが多い。この回路分割法は、大規
模回路に搭載されたＲＡＭ（ランダムアクセスメモリ）
やＲＯＭ（リードオンリーメモリ）、あるいは、あるま
とまった機能を有する回路の集合をそれぞれ機能ブロッ
クとして分割し、回路全体の機能の検証とは別に、各機
能ブロック毎の機能の検証を行うものである。回路分割
法の具体的な例を図５，図６を用いて説明する。
【０００５】図５において、メモリブロック４，メモリ
ブロック５，メモリブロック６，メモリブロック７には
通常に動作させる時の入力信号１６，１７，１８，１９
と、メモリブロック４〜７をテストする時のメモリブロ
ックテスト用入力信号３６，３７，３８，３９とが、セ
レクタ回路１２，１３，１４，１５により選択されメモ
リ回路８，メモリ回路９，メモリ回路１０，メモリ回路
１１に入力される。
ブロック５，メモリブロック６，メモリブロック７には
通常に動作させる時の入力信号１６，１７，１８，１９
と、メモリブロック４〜７をテストする時のメモリブロ
ックテスト用入力信号３６，３７，３８，３９とが、セ
レクタ回路１２，１３，１４，１５により選択されメモ
リ回路８，メモリ回路９，メモリ回路１０，メモリ回路
１１に入力される。
【０００６】また、メモリ回路８，メモリ回路９，メモ
リ回路１０，メモリ回路１１の出力信号２０，２１，２
２，２３は通常に動作させる時に接続される内部バス３
とは別に、テストするときに使用するために、メモリブ
ロックテスト用出力信号２６，２７，２８，２９として
出力される。
リ回路１０，メモリ回路１１の出力信号２０，２１，２
２，２３は通常に動作させる時に接続される内部バス３
とは別に、テストするときに使用するために、メモリブ
ロックテスト用出力信号２６，２７，２８，２９として
出力される。
【０００７】本従来例の回路構成では、通常に使用する
時の入力端子，出力端子とは別に、メモリブロック４，
５，６，７をテストする時に入力端子，出力端子が設け
られている。
時の入力端子，出力端子とは別に、メモリブロック４，
５，６，７をテストする時に入力端子，出力端子が設け
られている。
【０００８】メモリブロックをテストするときには、外
部より直接、テスト用入力信号３６〜３９を入力し、メ
モリブロック４〜７の出力信号２０〜２３を外部にて判
定し、メモリブロック４〜７が正常動作しているか否か
判断する。
部より直接、テスト用入力信号３６〜３９を入力し、メ
モリブロック４〜７の出力信号２０〜２３を外部にて判
定し、メモリブロック４〜７が正常動作しているか否か
判断する。
【０００９】図６は、図５は別の従来例を示している。
図５に示された従来例ではメモリブロック４〜７毎にテ
スト用の入力端子，出力端子を設けているのに対し、図
６の従来例ではメモリブロックテスト用入力端子及びメ
モリブロックテスト用出力端子を、各メモリブロック４
〜７で共用している。したがって、メモリブロックテス
ト用入力信号２４は入力選択回路４０により、各メモリ
ブロック４，５，６，７に振り分けられる。入力選択回
路４０はテストするメモリブロック４〜７のみにメモリ
ブロックテスト用入力信号２４を出力する。
図５に示された従来例ではメモリブロック４〜７毎にテ
スト用の入力端子，出力端子を設けているのに対し、図
６の従来例ではメモリブロックテスト用入力端子及びメ
モリブロックテスト用出力端子を、各メモリブロック４
〜７で共用している。したがって、メモリブロックテス
ト用入力信号２４は入力選択回路４０により、各メモリ
ブロック４，５，６，７に振り分けられる。入力選択回
路４０はテストするメモリブロック４〜７のみにメモリ
ブロックテスト用入力信号２４を出力する。
【００１０】一方、メモリブロックテスト時の各メモリ
ブロック４〜７の出力信号２０，２１，２２，２３は出
力選択回路４１に入力される。出力選択回路４１はテス
トするメモリブロックの出力を選択してメモリブロック
テスト用出力信号３２として外部に出力する。
ブロック４〜７の出力信号２０，２１，２２，２３は出
力選択回路４１に入力される。出力選択回路４１はテス
トするメモリブロックの出力を選択してメモリブロック
テスト用出力信号３２として外部に出力する。
【００１１】図６の従来例は図５の従来例に比べ、メモ
リブロックテスト用入力端子、出力端子数を少なくでき
る。
リブロックテスト用入力端子、出力端子数を少なくでき
る。
【００１２】図５および図６に示す従来の構成の半導体
集積回路装置のテスト方法を説明する。まず、通常の入
力信号１及び出力信号２の端子を使用し、半導体集積回
路装置全体のテストを行う。その際のテストは、一般的
には半導体集積回路装置全体の機能がテストできる内容
のテストで、個々のメモリブロックの詳細な機能がテス
トできるものにはなっていない。個々のメモリブロック
間の接続、外部とのインタフェース等のテストが主に行
われる。
集積回路装置のテスト方法を説明する。まず、通常の入
力信号１及び出力信号２の端子を使用し、半導体集積回
路装置全体のテストを行う。その際のテストは、一般的
には半導体集積回路装置全体の機能がテストできる内容
のテストで、個々のメモリブロックの詳細な機能がテス
トできるものにはなっていない。個々のメモリブロック
間の接続、外部とのインタフェース等のテストが主に行
われる。
【００１３】半導体集積回路装置全体の機能テスト後、
個々のメモリブロック４〜７の詳細なテストを行う。個
々のメモリブロック４〜７の詳細なテストは、外部より
直接各メモリブロック４〜７に信号を入力し、それによ
る各メモリブロックの出力信号を外部にて判定して行
う。その場合のテスト用の信号の羅列をテストパターン
と一般的には呼んでいる。図７にメモリブロック４〜７
が複数個ある場合のテストパターンの構成を示す。全体
のテストパターン数は各々のメモリブロック用のテスト
パターン数の和になる。
個々のメモリブロック４〜７の詳細なテストを行う。個
々のメモリブロック４〜７の詳細なテストは、外部より
直接各メモリブロック４〜７に信号を入力し、それによ
る各メモリブロックの出力信号を外部にて判定して行
う。その場合のテスト用の信号の羅列をテストパターン
と一般的には呼んでいる。図７にメモリブロック４〜７
が複数個ある場合のテストパターンの構成を示す。全体
のテストパターン数は各々のメモリブロック用のテスト
パターン数の和になる。
【００１４】
【発明が解決しようとする課題】このように従来の半導
体集積回路装置においては、内蔵されるメモリブロック
４〜７のテストに使用するテストパターン数は、内蔵さ
れるメモリブロック各々のテストパターン数の総和であ
る。一般的にメモリブロック４〜７のテストは、各メモ
リセルの「１」，「０」状態の保持テスト、ビット間干
渉、バイト間干渉等の種々のテストが必要とされる。さ
らに、その記憶容量分のテストを行う必要がある。現
在、１０００バイト容量のメモリブロックのテストを行
うためには約２００００パターンのテストパターンが必
要とされている。現在、半導体集積回路装置は高集積
度、高速化の方向に進んでおり、内蔵されるメモリブロ
ック４〜７の数は今後、飛躍的に増加して行くと考えら
れ、メモリブロック４〜７のテストに必要なテストパタ
ーン数の増加も避けられない。テストパターン数の増加
により、それをテストする試験装置（以下、ＬＳＩテス
タと呼ぶ）の性能向上が必要となり、その性能に満たな
いテスタにてはテストできないという事態になり、テス
トできる場所が限定される。さらには、テストパターン
数の増加はそのままテスタ時間の増加につながり、本集
積回路装置の生産性（スループット）低下という問題が
生じる。
体集積回路装置においては、内蔵されるメモリブロック
４〜７のテストに使用するテストパターン数は、内蔵さ
れるメモリブロック各々のテストパターン数の総和であ
る。一般的にメモリブロック４〜７のテストは、各メモ
リセルの「１」，「０」状態の保持テスト、ビット間干
渉、バイト間干渉等の種々のテストが必要とされる。さ
らに、その記憶容量分のテストを行う必要がある。現
在、１０００バイト容量のメモリブロックのテストを行
うためには約２００００パターンのテストパターンが必
要とされている。現在、半導体集積回路装置は高集積
度、高速化の方向に進んでおり、内蔵されるメモリブロ
ック４〜７の数は今後、飛躍的に増加して行くと考えら
れ、メモリブロック４〜７のテストに必要なテストパタ
ーン数の増加も避けられない。テストパターン数の増加
により、それをテストする試験装置（以下、ＬＳＩテス
タと呼ぶ）の性能向上が必要となり、その性能に満たな
いテスタにてはテストできないという事態になり、テス
トできる場所が限定される。さらには、テストパターン
数の増加はそのままテスタ時間の増加につながり、本集
積回路装置の生産性（スループット）低下という問題が
生じる。
【００１５】本発明の目的は、前記欠点を解決し、半導
体集積回路装置のテストにおけるテストパターン数の上
限に起因するテスタの制約がなく、また、生産性のよい
半導体集積回路装置を提供することにある。
体集積回路装置のテストにおけるテストパターン数の上
限に起因するテスタの制約がなく、また、生産性のよい
半導体集積回路装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明の要旨は、記憶容
量、記憶データ長の異なる複数のメモリ回路と、テスト
用の入力信号と通常使用時の入力信号とのいずれか一方
を前記メモリ回路に供給する信号選択回路とを含む複数
のメモリブロックを備えた半導体集積回路において、上
記複数のメモリブロックの内の１つのメモリブロックに
他の複数のメモリブロックをテストするためのテストパ
ターンを記憶し、該メモリブロックより他の複数のメモ
リブロックにテスト用の信号を出力するためのタイミン
グ信号を出力するテスト信号発生回路を設けたことであ
る。
量、記憶データ長の異なる複数のメモリ回路と、テスト
用の入力信号と通常使用時の入力信号とのいずれか一方
を前記メモリ回路に供給する信号選択回路とを含む複数
のメモリブロックを備えた半導体集積回路において、上
記複数のメモリブロックの内の１つのメモリブロックに
他の複数のメモリブロックをテストするためのテストパ
ターンを記憶し、該メモリブロックより他の複数のメモ
リブロックにテスト用の信号を出力するためのタイミン
グ信号を出力するテスト信号発生回路を設けたことであ
る。
【００１７】
【発明の作用】まず、複数のメモリブロックの内の１つ
がテストされ、該メモリブロックのメモリ回路に他のメ
モリブロックのテスト用テストパターンを記憶させる。
次に、テスト信号発生回路が上記１つのメモリブロック
にタイミング信号を供給してテストパターンを読み出
し、他のメモリブロックをテストする。
がテストされ、該メモリブロックのメモリ回路に他のメ
モリブロックのテスト用テストパターンを記憶させる。
次に、テスト信号発生回路が上記１つのメモリブロック
にタイミング信号を供給してテストパターンを読み出
し、他のメモリブロックをテストする。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１９】図１は本発明の第１実施例の構成を示すブ
ロック図である。
ロック図である。
【００２０】図１において、本半導体集積回路装置を通
常に使用する時、入力信号１は内部信号バス３を通っ
て、メモリブロック４，メモリブロック５，メモリブロ
ック６，メモリブロック７に入力される。各メモリブロ
ック４〜７は本来の本メモリブロックに期待される機能
を果たすメモリ回路８，メモリ回路９，メモリ回路１
０，メモリ回路１１と、メモリ回路８〜１１に通常の入
力信号１６，１７，１８，１９を入力するか、メモリブ
ロック個々のテスト時の入力信号２０を入力するか選択
するセレクタ回路１２，１３，１４，１５にて構成され
ている。
常に使用する時、入力信号１は内部信号バス３を通っ
て、メモリブロック４，メモリブロック５，メモリブロ
ック６，メモリブロック７に入力される。各メモリブロ
ック４〜７は本来の本メモリブロックに期待される機能
を果たすメモリ回路８，メモリ回路９，メモリ回路１
０，メモリ回路１１と、メモリ回路８〜１１に通常の入
力信号１６，１７，１８，１９を入力するか、メモリブ
ロック個々のテスト時の入力信号２０を入力するか選択
するセレクタ回路１２，１３，１４，１５にて構成され
ている。
【００２１】また、本実施例の半導体集積回路装置に含
まれる複数のメモリブロック４〜７の機能を試験するた
めに、複数のメモリブロック４〜７の内の１つのメモリ
ブロックには、他のメモリブロックをテストするための
テストパターンが記憶され、そのテストパターンを複数
のメモリブロックに入力するためのタイミング信号を出
力するテスト信号発生回路３１を含んでいる。
まれる複数のメモリブロック４〜７の機能を試験するた
めに、複数のメモリブロック４〜７の内の１つのメモリ
ブロックには、他のメモリブロックをテストするための
テストパターンが記憶され、そのテストパターンを複数
のメモリブロックに入力するためのタイミング信号を出
力するテスト信号発生回路３１を含んでいる。
【００２２】メモリブロック４，メモリブロック５，メ
モリブロック６，メモリブロック７は入力されたテスト
用入力信号２０により動作し、その結果をメモリブロッ
クテスト用出力信号２６，２７，２８，２９に出力す
る。メモリブロックテスト用出力信号２６，２７，２
８，２９は半導体集積回路装置の外部テスタにて測定し
個々のメモリブロック４〜７の良否判定を行う。
モリブロック６，メモリブロック７は入力されたテスト
用入力信号２０により動作し、その結果をメモリブロッ
クテスト用出力信号２６，２７，２８，２９に出力す
る。メモリブロックテスト用出力信号２６，２７，２
８，２９は半導体集積回路装置の外部テスタにて測定し
個々のメモリブロック４〜７の良否判定を行う。
【００２３】次に本実施例の動作も含めて本実施例の特
徴を図４を参照して説明する。
徴を図４を参照して説明する。
【００２４】図４は本半導体集積回路装置に内蔵される
複数のメモリブロックのテストの手順をフローチャート
に表したものである。まず、複数のメモリブロック４〜
７の内の１つであるテスト信号発生回路を内蔵している
メモリ回路８のテストを行う。メモリ回路８のテストは
本半導体集積回路装置の外部より入力されるメモリセル
ブロックテスト用入力信号２４にて動作させ、メモリ回
路８からの出力信号であるメモリブロックテスト用出力
信号２７を外部テスタにて測定し、メモリ回路８の良否
判定を行う。
複数のメモリブロックのテストの手順をフローチャート
に表したものである。まず、複数のメモリブロック４〜
７の内の１つであるテスト信号発生回路を内蔵している
メモリ回路８のテストを行う。メモリ回路８のテストは
本半導体集積回路装置の外部より入力されるメモリセル
ブロックテスト用入力信号２４にて動作させ、メモリ回
路８からの出力信号であるメモリブロックテスト用出力
信号２７を外部テスタにて測定し、メモリ回路８の良否
判定を行う。
【００２５】次に、メモリ回路８の良が確認された後、
メモリ回路９，メモリ回路１０，メモリ回路１１のテス
トに移る。メモリ回路９，メモリ回路１０，メモリ回路
１１のテストに使用するテストパターンは、既にメモリ
回路８のテストを行った時にテストパターンとして記憶
されているので、そのテストパターンを使用する。すな
わち、メモリ回路８は、テスト信号発生回路３１より出
力されるタイミング信号／アドレス信号により制御さ
れ、テストパターンが出力される。メモリ回路９，メモ
リ回路１０，メモリ回路１１はそのテストパターンを入
力して動作し、その結果をメモリブロックテスト用出力
信号２６、メモリブロックテスト用出力信号２８、メモ
リブロックテスト用出力信号２９として外部に出力す
る。それらの信号は外部テスタにて測定され個々のメモ
リ回路の良否判定が行われる。
メモリ回路９，メモリ回路１０，メモリ回路１１のテス
トに移る。メモリ回路９，メモリ回路１０，メモリ回路
１１のテストに使用するテストパターンは、既にメモリ
回路８のテストを行った時にテストパターンとして記憶
されているので、そのテストパターンを使用する。すな
わち、メモリ回路８は、テスト信号発生回路３１より出
力されるタイミング信号／アドレス信号により制御さ
れ、テストパターンが出力される。メモリ回路９，メモ
リ回路１０，メモリ回路１１はそのテストパターンを入
力して動作し、その結果をメモリブロックテスト用出力
信号２６、メモリブロックテスト用出力信号２８、メモ
リブロックテスト用出力信号２９として外部に出力す
る。それらの信号は外部テスタにて測定され個々のメモ
リ回路の良否判定が行われる。
【００２６】図２は本発明の第２実施例に係る半導体集
積回路装置の構成を示すブロック図である。第２実施例
の第１実施例との相異は、メモリブロックテスト用出力
信号２７、メモリブロックテスト用出力信号２６、メモ
リブロックテスト用出力信号２８、メモリブロックテス
ト用出力信号２９をセレクタ回路３３に入力し、いずれ
か１系統のみのメモリブロックテスト用出力信号を外部
にメモリブロックテスト用出力信号３２として出力する
ようにしたところにある。本実施例によれば第１実施例
に比べ必要な信号端子数が大幅に減少できる。
積回路装置の構成を示すブロック図である。第２実施例
の第１実施例との相異は、メモリブロックテスト用出力
信号２７、メモリブロックテスト用出力信号２６、メモ
リブロックテスト用出力信号２８、メモリブロックテス
ト用出力信号２９をセレクタ回路３３に入力し、いずれ
か１系統のみのメモリブロックテスト用出力信号を外部
にメモリブロックテスト用出力信号３２として出力する
ようにしたところにある。本実施例によれば第１実施例
に比べ必要な信号端子数が大幅に減少できる。
【００２７】図３は本発明の第３実施例の半導体集積回
路装置の構成を示すブロック図である。第３実施例と第
１，第２実施例との相異は、個々のメモリブロック４〜
７からのテスト時の出力信号とメモリブロック４から出
力される出力信号２０を比較照合し、比較結果を比較結
果信号３５として出力する信号比較回路３４を追加した
ことにある。
路装置の構成を示すブロック図である。第３実施例と第
１，第２実施例との相異は、個々のメモリブロック４〜
７からのテスト時の出力信号とメモリブロック４から出
力される出力信号２０を比較照合し、比較結果を比較結
果信号３５として出力する信号比較回路３４を追加した
ことにある。
【００２８】第１，第２実施例では個々のメモリブロッ
クのテスト時の出力信号を本半導体集積回路装置の外部
のＬＳＩテスタにて判定するが、本実施例では本半導体
集積回路装置内部にてその判定機能を持つ。本実施例は
第１，第２実施例に比べ必要な信号の数およびテストパ
ターン数は、従来の半導体集積回路装置のテストパター
ン数と比較して、約１／（内蔵するメモリブロック数）
になるものと推定できる。
クのテスト時の出力信号を本半導体集積回路装置の外部
のＬＳＩテスタにて判定するが、本実施例では本半導体
集積回路装置内部にてその判定機能を持つ。本実施例は
第１，第２実施例に比べ必要な信号の数およびテストパ
ターン数は、従来の半導体集積回路装置のテストパター
ン数と比較して、約１／（内蔵するメモリブロック数）
になるものと推定できる。
【００２９】
【発明の効果】以上説明したように本発明の半導体集積
回路装置においては、内蔵する各メモリブロックのテス
トのためのテストパターン数の上限に起因するＬＳＩテ
スタの制約がなくなり、かつ、生産性のよい半導体集積
回路装置を実現できる効果がある。
回路装置においては、内蔵する各メモリブロックのテス
トのためのテストパターン数の上限に起因するＬＳＩテ
スタの制約がなくなり、かつ、生産性のよい半導体集積
回路装置を実現できる効果がある。
【図１】本発明の第１実施例に係る半導体集積回路装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明の第２実施例に係る半導体集積回路装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】本発明の第３実施例に係る半導体集積回路装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】第１実施例のテストの手順を示すフローチャー
トである。
トである。
【図５】従来の半導体集積回路装置の構成を示すブロッ
ク図である。
ク図である。
【図６】従来の半導体集積回路装置の構成を示すブロッ
ク図である。
ク図である。
【図７】メモリブロックが複数個ある場合のテストパタ
ーンの構成を示すブロック図である。
ーンの構成を示すブロック図である。
１ 入力信号 ２ 出力信号 ３ 内部信号バス ４ メモリブロックＡ ５ メモリブロックＢ ６ メモリブロックＣ ７ メモリブロックＣ ８ メモリ回路Ａ ９ メモリ回路Ｂ １０ メモリ回路Ｃ １１ メモリ回路Ｄ １２〜１５ セレクタ回路 １６〜１９ 入力信号 ２０〜２３ 出力信号 ２４ メモリブロックテスト用入力信号 ２５ メモリブロックテスト制御信号 ２６ メモリブロックＢテスト用出力信号 ２７ メモリブロックＡテスト用出力信号 ２８ メモリブロックＣテスト用出力信号 ２９ メモリブロックＤテスト用出力信号 ３０ メモリブロックテスト用入力信号 ３１ テスト信号発生回路 ３２ メモリブロックテスト用出力信号 ３３ セレクタ回路 ３４ 信号比較回路 ３５ 比較結果信号 ３６ メモリブロックＢテスト用入力信号 ３７ メモリブロックＡテスト用入力信号 ３８ メモリブロックＣテスト用入力信号 ３９ メモリブロックＤテスト用入力信号 ４０ 入力選択回路 ４１ 出力選択回路
Claims (3)
- 【請求項１】 記憶容量、記憶データ長の異なる複数の
メモリ回路と、テスト用の入力信号と通常使用時の入力
信号とのいずれか一方を前記メモリ回路に供給する信号
選択回路とを含む複数のメモリブロックを備えた半導体
集積回路において、上記複数のメモリブロックの内の１
つのメモリブロックに他の複数のメモリブロックをテス
トするためのテストパターンを記憶し、該メモリブロッ
クより他の複数のメモリブロックにテスト用の信号を出
力するためのタイミング信号を出力するテスト信号発生
回路を設けたことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、複数のメモリブロックから出力される出力信号の
内の１つを選択して該半導体集積回路装置の外部に出力
する信号選択回路を有することを特徴とする半導体集積
回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、複数のメモリブロックの内の１つのテス
ト信号発生回路を有するメモリブロックから出力される
出力信号とその他のメモリブロックから出力される出力
信号とを比較照合し、比較結果を出力する信号比較回路
を有することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163678A JPH05334899A (ja) | 1992-05-29 | 1992-05-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163678A JPH05334899A (ja) | 1992-05-29 | 1992-05-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334899A true JPH05334899A (ja) | 1993-12-17 |
Family
ID=15778523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163678A Pending JPH05334899A (ja) | 1992-05-29 | 1992-05-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334899A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007193882A (ja) * | 2006-01-18 | 2007-08-02 | Fujitsu Ltd | メモリ試験方法 |
-
1992
- 1992-05-29 JP JP4163678A patent/JPH05334899A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007193882A (ja) * | 2006-01-18 | 2007-08-02 | Fujitsu Ltd | メモリ試験方法 |
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