JPH0612895A - メモリ回路の故障検出方法 - Google Patents
メモリ回路の故障検出方法Info
- Publication number
- JPH0612895A JPH0612895A JP4167253A JP16725392A JPH0612895A JP H0612895 A JPH0612895 A JP H0612895A JP 4167253 A JP4167253 A JP 4167253A JP 16725392 A JP16725392 A JP 16725392A JP H0612895 A JPH0612895 A JP H0612895A
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- JP
- Japan
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- memory
- circuit
- memory circuit
- test pattern
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、ランダム論理回路に取り囲ま
れたメモリ回路部の故障検出を実使用状態に近い動作速
度で故障検出用入出力端子数を増加させること無く行な
う方法を提供することにある。 【構成】テストパターン発生回路制御用メモリ回路４に
より制御されるテストパターン発生回路２のテストパタ
ーン出力を被テストメモリ回路５〜６へ同時に供給し、
被テストメモリ回路５〜６の出力結果を比較回路３で比
較することによりメモリ回路部の故障検出を行う。 【効果】本発明は、少ない故障検出専用端子数で、複数
のメモリ回路部に対して、実使用に近い動作速度で同時
に故障検出が可能である。
れたメモリ回路部の故障検出を実使用状態に近い動作速
度で故障検出用入出力端子数を増加させること無く行な
う方法を提供することにある。 【構成】テストパターン発生回路制御用メモリ回路４に
より制御されるテストパターン発生回路２のテストパタ
ーン出力を被テストメモリ回路５〜６へ同時に供給し、
被テストメモリ回路５〜６の出力結果を比較回路３で比
較することによりメモリ回路部の故障検出を行う。 【効果】本発明は、少ない故障検出専用端子数で、複数
のメモリ回路部に対して、実使用に近い動作速度で同時
に故障検出が可能である。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ回路の故障検出
方法に関するものである。更に詳しくいえば周辺論理回
路に取り囲まれ、高集積、高密度化する半導体集積回路
のメモリ回路部の故障検出方法に関するものである。
方法に関するものである。更に詳しくいえば周辺論理回
路に取り囲まれ、高集積、高密度化する半導体集積回路
のメモリ回路部の故障検出方法に関するものである。
【０００２】
【従来の技術】図４は、従来例に関する半導体集積回路
のメモリ回路部故障検出方法の説明図である。
のメモリ回路部故障検出方法の説明図である。
【０００３】その故障検出方法は、入力端子よりランダ
ム論理回路部を経由してメモリ回路に到達し、読み出し
／書き込み処理を行ない、その結果をランダム論理回路
部を経由して出力端子より判定するものである。しか
し、半導体集積回路が高集積、高密度化し、一つのチッ
プ上で、メモリ回路が複雑なランダム論理回路に取り囲
まれているような状況では、このためのメモリアクセス
手段の確保が複雑困難となる。
ム論理回路部を経由してメモリ回路に到達し、読み出し
／書き込み処理を行ない、その結果をランダム論理回路
部を経由して出力端子より判定するものである。しか
し、半導体集積回路が高集積、高密度化し、一つのチッ
プ上で、メモリ回路が複雑なランダム論理回路に取り囲
まれているような状況では、このためのメモリアクセス
手段の確保が複雑困難となる。
【０００４】そこで、故障検出用入出力端子及び、入
力、出力選択回路を設けて、メモリ回路部の故障検出時
には、故障検出用入力端子より入力選択回路を経由して
直接メモリ回路部に到達し、読み出し／書き込み処理を
行ない、その結果を出力選択回路を経由して直接故障検
出用出力端子より判定する方法等がある。
力、出力選択回路を設けて、メモリ回路部の故障検出時
には、故障検出用入力端子より入力選択回路を経由して
直接メモリ回路部に到達し、読み出し／書き込み処理を
行ない、その結果を出力選択回路を経由して直接故障検
出用出力端子より判定する方法等がある。
【０００５】なお、この種の故障検出方法に関連するも
のには例えば特開平２−３８７９号等が挙げられる。
のには例えば特開平２−３８７９号等が挙げられる。
【０００６】
【発明が解決しようとする課題】上記従来技術では以下
のような問題点がある。
のような問題点がある。
【０００７】ランダム論理回路部を経由してメモリ回路
部の読み出し／書き込み処理を行なう場合には、メモリ
アクセス手段の確保が問題である。特に半導体集積回路
が、高集積、高密度化し、一つのチップ上で、メモリ回
路が複雑なランダム回路部に取り囲まれているような状
況では、入出力端子からの自由なメモリアクセス手段の
確保が複雑困難な問題となる。
部の読み出し／書き込み処理を行なう場合には、メモリ
アクセス手段の確保が問題である。特に半導体集積回路
が、高集積、高密度化し、一つのチップ上で、メモリ回
路が複雑なランダム回路部に取り囲まれているような状
況では、入出力端子からの自由なメモリアクセス手段の
確保が複雑困難な問題となる。
【０００８】故障検出用入出力端子及び入出力選択回路
を設ける場合には、チップ上に搭載されるメモリ回路部
が複数、大容量となると、故障検出用入出力端子数が増
加する問題がある。この問題を解決するためにシリアル
／パラレル変換回路を用いた方法も考案されているが、
この場合にはメモリ回路部の動作速度が実使用状態に比
較して遅くなってしまう問題がある。
を設ける場合には、チップ上に搭載されるメモリ回路部
が複数、大容量となると、故障検出用入出力端子数が増
加する問題がある。この問題を解決するためにシリアル
／パラレル変換回路を用いた方法も考案されているが、
この場合にはメモリ回路部の動作速度が実使用状態に比
較して遅くなってしまう問題がある。
【０００９】本発明の目的は、メモリ回路部の故障検出
を実使用状態に近い動作速度で故障検出用入出力端子数
を増加させること無く行なう方法を提供することにあ
る。
を実使用状態に近い動作速度で故障検出用入出力端子数
を増加させること無く行なう方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、チップ上に搭載されたメモリ回路部故障検出用テス
トパターン発生部と同一チップ上に搭載された複数個の
メモリ回路部の内の少なくとも一つを前記テストパター
ン発生部の制御用メモリとして使用することにより、前
記制御用メモリ以外のメモリ回路部に共通に故障検出用
テストパターンを供給し、メモリ回路部出力の比較結果
のみを観測することにより前記メモリ回路部の故障検出
を行なうものである。
に、チップ上に搭載されたメモリ回路部故障検出用テス
トパターン発生部と同一チップ上に搭載された複数個の
メモリ回路部の内の少なくとも一つを前記テストパター
ン発生部の制御用メモリとして使用することにより、前
記制御用メモリ以外のメモリ回路部に共通に故障検出用
テストパターンを供給し、メモリ回路部出力の比較結果
のみを観測することにより前記メモリ回路部の故障検出
を行なうものである。
【００１１】
【作用】この発明における故障検出方法は、チップ上に
メモリ回路部故障検出用テストパターン発生部と制御用
メモリを搭載し、複数のメモリ回路部に対して、同時に
同一テストパターンで故障検出を行なうため、前記メモ
リ回路部の出力を比較することにより故障発生の有無を
短時間で容易に検出することができる。
メモリ回路部故障検出用テストパターン発生部と制御用
メモリを搭載し、複数のメモリ回路部に対して、同時に
同一テストパターンで故障検出を行なうため、前記メモ
リ回路部の出力を比較することにより故障発生の有無を
短時間で容易に検出することができる。
【００１２】また、前記構成で示すように被テストメモ
リ回路部と同一の制御用メモリを使用しているため、実
使用時と同程度の動作速度で動作可能であり、動作速度
の違いによるメモリ回路部の故障検出誤りを防ぐことが
可能となる。
リ回路部と同一の制御用メモリを使用しているため、実
使用時と同程度の動作速度で動作可能であり、動作速度
の違いによるメモリ回路部の故障検出誤りを防ぐことが
可能となる。
【００１３】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【００１４】図１は、本発明による半導体集積回路の１
実施例の内部構造を示すブロック図である。図におい
て、本発明の１実施例である半導体集積回路は、アドレ
ス発生回路１及び、テストパターン発生回路２、比較回
路３、テストパターン発生回路制御用メモリ回路４、被
テストメモリ回路５〜６を含んだ構成であり、メモリ回
路部の故障検出時は図１の接続となるよう構成されてい
る。
実施例の内部構造を示すブロック図である。図におい
て、本発明の１実施例である半導体集積回路は、アドレ
ス発生回路１及び、テストパターン発生回路２、比較回
路３、テストパターン発生回路制御用メモリ回路４、被
テストメモリ回路５〜６を含んだ構成であり、メモリ回
路部の故障検出時は図１の接続となるよう構成されてい
る。
【００１５】テストパターン発生回路制御用メモリ回路
４により制御されるテストパターン発生回路２のテスト
パターン出力を被テストメモリ回路５〜６へ同時に供給
し、被テストメモリ回路５〜６の出力結果を比較回路３
で比較することによりメモリ回路部の故障検出を行う。
４により制御されるテストパターン発生回路２のテスト
パターン出力を被テストメモリ回路５〜６へ同時に供給
し、被テストメモリ回路５〜６の出力結果を比較回路３
で比較することによりメモリ回路部の故障検出を行う。
【００１６】アドレス発生回路１の１実施例としては、
図２の構成が考えられる。図２は、メモリ回路４の全ア
ドレス値を取るレジスタ８及び、＋１加算器７により構
成され、レジスタ８は、スキャン等の方法により初期化
可能な構成とされている。
図２の構成が考えられる。図２は、メモリ回路４の全ア
ドレス値を取るレジスタ８及び、＋１加算器７により構
成され、レジスタ８は、スキャン等の方法により初期化
可能な構成とされている。
【００１７】＋１加算器７は、レジスタ８の出力信号を
取り込みその値に＋１した値を出力する。レジスタ８
は、端子９にクロック信号を印加するごとに＋１加算器
７の出力信号を取り込む。ただし、レジスタ８の値がレ
ジスタ８で表現しうる最大の値を示しているときは、”
０”を出力する。したがって、端子９にクロック信号を
印加するごとにテストパターン発生回路制御用メモリ回
路４のアドレスを更新可能となる。
取り込みその値に＋１した値を出力する。レジスタ８
は、端子９にクロック信号を印加するごとに＋１加算器
７の出力信号を取り込む。ただし、レジスタ８の値がレ
ジスタ８で表現しうる最大の値を示しているときは、”
０”を出力する。したがって、端子９にクロック信号を
印加するごとにテストパターン発生回路制御用メモリ回
路４のアドレスを更新可能となる。
【００１８】テストパターン発生回路２の１実施例とし
ては、図３の構成が考えられる。本構成図はアドレスパ
ターン発生回路部分のみであるが、同様の構成でデータ
パターン及び、読み出し／書き込み制御用パターンも発
生可能である。図３は、レジスタ１０、１１及び、＋１
加算器１２、−１加算器１３、セレクタ１４、１５、１
６より構成され、レジスタ１０、１１はスキャン等の方
法により初期化可能な構成とされている。セレクタ１
４、１５、１６はテストパターン発生回路制御用メモリ
回路４の出力により制御される。
ては、図３の構成が考えられる。本構成図はアドレスパ
ターン発生回路部分のみであるが、同様の構成でデータ
パターン及び、読み出し／書き込み制御用パターンも発
生可能である。図３は、レジスタ１０、１１及び、＋１
加算器１２、−１加算器１３、セレクタ１４、１５、１
６より構成され、レジスタ１０、１１はスキャン等の方
法により初期化可能な構成とされている。セレクタ１
４、１５、１６はテストパターン発生回路制御用メモリ
回路４の出力により制御される。
【００１９】図３の動作を、一般にギャロッピングテス
トと呼ばれているアドレス動作を用いて説明する。レジ
スタ１０、１１は、”０”にスキャン等の方法により初
期化されており、端子１７にクロック信号を印加するご
とにセレクタ１５で選ばれるどちらかのレジスタに信号
線１０６の値を取り込む。信号線１０１及び１０２に
は、レジスタ１０、１１の値”０”が出力される。セレ
クタ１５により信号線１０１の値が選択され、信号線１
０３に出力される。信号線１０３の値は、被テストメモ
リ回路のアドレス信号として供給される。＋１加算器１
２により信号線１０３の値に＋１した値が信号線１０４
に、−１加算器１３により信号線１０３の値に−１した
値が信号線１０５に出力される。セレクタ１４により信
号線１０４の値が選択され、信号線１０６に”１”が出
力される。セレクタ１５によりレジスタ１１が選択さ
れ、端子１７にクロック信号を印加すると、信号線１０
６の値がレジスタ１１に取り込まれる。したがって、信
号線１０１には”０”、信号線１０２には”１”が出力
される。セレクタ１６により信号線１０２の値が選択さ
れ、信号線１０３に”１”が出力される。このようにセ
レクタ１４、１５、１６を制御することにより、信号線
１０３上に”０”、”１”、”２”、”０”、”
２”．．．のアドレスパターンが、端子１７にクロック
信号を印加するごとに順次出力される。
トと呼ばれているアドレス動作を用いて説明する。レジ
スタ１０、１１は、”０”にスキャン等の方法により初
期化されており、端子１７にクロック信号を印加するご
とにセレクタ１５で選ばれるどちらかのレジスタに信号
線１０６の値を取り込む。信号線１０１及び１０２に
は、レジスタ１０、１１の値”０”が出力される。セレ
クタ１５により信号線１０１の値が選択され、信号線１
０３に出力される。信号線１０３の値は、被テストメモ
リ回路のアドレス信号として供給される。＋１加算器１
２により信号線１０３の値に＋１した値が信号線１０４
に、−１加算器１３により信号線１０３の値に−１した
値が信号線１０５に出力される。セレクタ１４により信
号線１０４の値が選択され、信号線１０６に”１”が出
力される。セレクタ１５によりレジスタ１１が選択さ
れ、端子１７にクロック信号を印加すると、信号線１０
６の値がレジスタ１１に取り込まれる。したがって、信
号線１０１には”０”、信号線１０２には”１”が出力
される。セレクタ１６により信号線１０２の値が選択さ
れ、信号線１０３に”１”が出力される。このようにセ
レクタ１４、１５、１６を制御することにより、信号線
１０３上に”０”、”１”、”２”、”０”、”
２”．．．のアドレスパターンが、端子１７にクロック
信号を印加するごとに順次出力される。
【００２０】つまり、図１の構成を用いることにより、
図２、３の実施例で示したように各種テストパターンを
用いて、メモリ回路部の故障検出を行うことができる。
また、半導体集積回路上に搭載した複数のメモリ回路を
被テストメモリ回路とテストパターン発生回路制御用メ
モリ回路の両方に使用可能な構成とすることにより、同
じ方法で全搭載メモリ回路に対して故障検出が可能であ
る。
図２、３の実施例で示したように各種テストパターンを
用いて、メモリ回路部の故障検出を行うことができる。
また、半導体集積回路上に搭載した複数のメモリ回路を
被テストメモリ回路とテストパターン発生回路制御用メ
モリ回路の両方に使用可能な構成とすることにより、同
じ方法で全搭載メモリ回路に対して故障検出が可能であ
る。
【００２１】
【発明の効果】以上説明してきたように本発明は、テス
トパターン発生回路制御用メモリ回路及び、テストパタ
ーン発生回路内のレジスタを初期化後、クロック信号を
供給するだけで複数のメモリ回路部に対して同時に故障
検出が可能であり、故障検出専用端子が少ない数で構成
可能である。
トパターン発生回路制御用メモリ回路及び、テストパタ
ーン発生回路内のレジスタを初期化後、クロック信号を
供給するだけで複数のメモリ回路部に対して同時に故障
検出が可能であり、故障検出専用端子が少ない数で構成
可能である。
【００２２】また、被テストメモリ回路と同じメモリ回
路をテストパターン発生回路制御用として使用している
ため、ほぼ実使用時に近い動作速度で故障検出可能であ
る。
路をテストパターン発生回路制御用として使用している
ため、ほぼ実使用時に近い動作速度で故障検出可能であ
る。
【図１】本発明による半導体集積回路の１実施例の内部
ブロック図である。
ブロック図である。
【図２】本発明によるアドレス発生回路の１実施例のブ
ロック図である。
ロック図である。
【図３】本発明によるテストパターン発生回路の１実施
例のブロック図である。
例のブロック図である。
【図４】ランダム論理回路に取り囲まれたメモリ回路部
の故障検出方法の従来技術の１実施例を示す図である。
の故障検出方法の従来技術の１実施例を示す図である。
１…アドレス発生回路、 ２…テストパターン発生回路、 ３…比較回路、 ４…テストパターン発生回路制御用メモリ回路、 ５，６…被テストメモリ回路、 ７…＋１加算器、 ８…レジスタ、 ９…レジスタ８用クロック端子、 １０，１１…レジスタ、 １２…＋１加算器、 １３…−１加算器、 １４，１５，１６…セレクタ、 １８…入力端子、 １９…出力端子、 ２０…ランダム論理回路、 ２１…メモリ回路である。
Claims (2)
- 【請求項１】一つのチップ上にランダム論理回路に取り
囲まれた複数のメモリ回路部が搭載された半導体集積回
路であり、テストパターン発生回路を備え、その制御用
メモリとして搭載した複数のメモリ回路のうち一つを使
用することを特徴とするメモリ回路の故障検出方法。 - 【請求項２】請求項１において、複数の被テストメモリ
回路に同一のテストパターンを供給し前記メモリ回路出
力の比較結果を観測することを特徴とするメモリ回路の
故障検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167253A JPH0612895A (ja) | 1992-06-25 | 1992-06-25 | メモリ回路の故障検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167253A JPH0612895A (ja) | 1992-06-25 | 1992-06-25 | メモリ回路の故障検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612895A true JPH0612895A (ja) | 1994-01-21 |
Family
ID=15846306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167253A Pending JPH0612895A (ja) | 1992-06-25 | 1992-06-25 | メモリ回路の故障検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612895A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100312161B1 (ko) * | 1998-11-03 | 2001-12-28 | 오길록 | 회로내부의메모리시험회로 |
-
1992
- 1992-06-25 JP JP4167253A patent/JPH0612895A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100312161B1 (ko) * | 1998-11-03 | 2001-12-28 | 오길록 | 회로내부의메모리시험회로 |
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