JPH09265773A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH09265773A JPH09265773A JP8075574A JP7557496A JPH09265773A JP H09265773 A JPH09265773 A JP H09265773A JP 8075574 A JP8075574 A JP 8075574A JP 7557496 A JP7557496 A JP 7557496A JP H09265773 A JPH09265773 A JP H09265773A
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- memory
- signal
- input
- data
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Abstract
(57)【要約】
【課題】 外部回路を接続することによりワード数とビ
ット数を変更することのできるメモリ。 【解決手段】 メモリセルアレイ1に書き込む8ビットの
データバスに各ビットごとに入力バッファ14から21と出
力バッファ22から29を設け、入力バッファ14から21また
は出力バッファ22から29をビット単位でON状態またはOF
F状態にすることのできるようにする。
ット数を変更することのできるメモリ。 【解決手段】 メモリセルアレイ1に書き込む8ビットの
データバスに各ビットごとに入力バッファ14から21と出
力バッファ22から29を設け、入力バッファ14から21また
は出力バッファ22から29をビット単位でON状態またはOF
F状態にすることのできるようにする。
Description
【０００１】
【発明の属する技術分野】本発明はメモリLSIの内部回
路構成及びその付加回路に関するものである。
路構成及びその付加回路に関するものである。
【０００２】
【従来の技術】従来のメモリLSIは、ワード数、ビット
数が固定されていた。したがってそのビット構成は自由
に変更することができず、ユーザが必要とするワード
数、ビット数に適合したメモリLSIが無い場合、必要と
するワード数、ビット数以上のメモリLSIを使用してい
た。
数が固定されていた。したがってそのビット構成は自由
に変更することができず、ユーザが必要とするワード
数、ビット数に適合したメモリLSIが無い場合、必要と
するワード数、ビット数以上のメモリLSIを使用してい
た。
【０００３】
【発明が解決しようとする課題】しかしながら上記の方
法では、例えば従来のメモリLSIにおいては、8Kワード
＊8ビット構成（64KビットRAM)では1ワード当り8ビット
に固定されている。したがってこのメモリLSIに4ビット
構成のデータをリード・ライトしようとすると、8Kワー
ド＊4ビットつまり32Kビットの記憶容量しか利用してい
ないため、メモリの記憶容量の利用効率は悪く回路の規
模が大きくなる。
法では、例えば従来のメモリLSIにおいては、8Kワード
＊8ビット構成（64KビットRAM)では1ワード当り8ビット
に固定されている。したがってこのメモリLSIに4ビット
構成のデータをリード・ライトしようとすると、8Kワー
ド＊4ビットつまり32Kビットの記憶容量しか利用してい
ないため、メモリの記憶容量の利用効率は悪く回路の規
模が大きくなる。
【０００４】
【課題を解決するための手段】本発明は、アドレスによ
って所定のワードが指定され所定のビット数のデータの
書き込み又は読みだしを行なうメモリセルアレイと、メ
モリセルアレイに接続されメモリセルアレイに書き込む
ための入力データと読みだすための出力データをメモリ
セルアレイに入出力し切り換えるマルチプレクサと、マ
ルチプレクサの出力データを外部へ出力する各ビットご
とに設けられる出力バッファと、マルチプレクサの入力
データを外部から入力する各ビットごとに設けられる入
力バッファと、メモリセルアレイのデータの読みだし又
は書き込みのためのライトイネーブル信号とメモリセル
アレイのデータのビット数と同じビット数からなるワー
ド・ビット制御信号によって出力バッファと入力バッフ
ァをビット単位で選択的に活性化する手段を有する半導
体メモリ。
って所定のワードが指定され所定のビット数のデータの
書き込み又は読みだしを行なうメモリセルアレイと、メ
モリセルアレイに接続されメモリセルアレイに書き込む
ための入力データと読みだすための出力データをメモリ
セルアレイに入出力し切り換えるマルチプレクサと、マ
ルチプレクサの出力データを外部へ出力する各ビットご
とに設けられる出力バッファと、マルチプレクサの入力
データを外部から入力する各ビットごとに設けられる入
力バッファと、メモリセルアレイのデータの読みだし又
は書き込みのためのライトイネーブル信号とメモリセル
アレイのデータのビット数と同じビット数からなるワー
ド・ビット制御信号によって出力バッファと入力バッフ
ァをビット単位で選択的に活性化する手段を有する半導
体メモリ。
【０００５】又追加した信号によって特定の1つ又は複
数のビットに対応するワード・ビット制御信号線を選択
する手段をこの半導体メモリに付加する。
数のビットに対応するワード・ビット制御信号線を選択
する手段をこの半導体メモリに付加する。
【０００６】
【発明の実施の形態】以下実施形態に基づき、本発明を
詳細に説明する。図１は実施形態の半導体メモリの回路
構成を示したものである。
詳細に説明する。図１は実施形態の半導体メモリの回路
構成を示したものである。
【０００７】図1において、1は8Kワード＊8ビット構成
のメモリセルアレイ、2は8Kワードのアドレッシングを
するためにアドレス信号A0からA12で構成され外部から
入力されるアドレスバス、3はアドレスバス2のうち特定
のアドレス信号をデコードして行アドレスをメモリセル
アレイ1に出力する行デコーダ、4はアドレスバス2のう
ち特定のアドレス信号をデコードし列アドレスを出力す
る列デコーダ、5は列デコーダ4から出力された列アドレ
スとメモリセルアレイ1に書き込むデータとメモリセル
アレイ1から読み出すデータの入出力を切り替えるため
のマルチプレクサである。
のメモリセルアレイ、2は8Kワードのアドレッシングを
するためにアドレス信号A0からA12で構成され外部から
入力されるアドレスバス、3はアドレスバス2のうち特定
のアドレス信号をデコードして行アドレスをメモリセル
アレイ1に出力する行デコーダ、4はアドレスバス2のう
ち特定のアドレス信号をデコードし列アドレスを出力す
る列デコーダ、5は列デコーダ4から出力された列アドレ
スとメモリセルアレイ1に書き込むデータとメモリセル
アレイ1から読み出すデータの入出力を切り替えるため
のマルチプレクサである。
【０００８】6から13は8ビット幅のデータバスのD0信号
からD7信号として外部と入出力するための端子、14から
21は入力制御端子がハイレベルの時ON状態になるスリー
ステートバッファである入力バッファ、22から29は入力
制御端子がハイレベルの時ON状態になるスリーステート
バッファである出力バッファ、30から37はメモリセルア
レイ1のデータバスと同じビット数からなるワード・ビ
ット制御信号であってWB0-N信号からWB7-N信号として外
部から入力するための端子、38はチップセレクト信号で
あるCS-N信号を外部から入力するための端子、39はライ
トイネーブル信号であるWE-N信号を外部から入力するた
めの端子、40から47は入力バッファ14から21を制御する
ためのゲート、48から55は出力バッファ22から29を制御
するためのゲートである。
からD7信号として外部と入出力するための端子、14から
21は入力制御端子がハイレベルの時ON状態になるスリー
ステートバッファである入力バッファ、22から29は入力
制御端子がハイレベルの時ON状態になるスリーステート
バッファである出力バッファ、30から37はメモリセルア
レイ1のデータバスと同じビット数からなるワード・ビ
ット制御信号であってWB0-N信号からWB7-N信号として外
部から入力するための端子、38はチップセレクト信号で
あるCS-N信号を外部から入力するための端子、39はライ
トイネーブル信号であるWE-N信号を外部から入力するた
めの端子、40から47は入力バッファ14から21を制御する
ためのゲート、48から55は出力バッファ22から29を制御
するためのゲートである。
【０００９】ここで、端子6から13はそれぞれ入力バッ
ファ14から21の入力に接続される。そして入力バッファ
14から21の出力は、メモリセルアレイ1に書き込むデー
タとしてマルチプレクサ5に接続される。
ファ14から21の入力に接続される。そして入力バッファ
14から21の出力は、メモリセルアレイ1に書き込むデー
タとしてマルチプレクサ5に接続される。
【００１０】さらに、メモリリード時のメモリセルアレ
イ1からの8ビットのデータとして、マルチプレクサ5は
出力バッファ22から29の入力に接続される。そして出力
バッファ22から29の出力は、8ビットのデータとしてそ
れぞれ端子6から13に接続される。
イ1からの8ビットのデータとして、マルチプレクサ5は
出力バッファ22から29の入力に接続される。そして出力
バッファ22から29の出力は、8ビットのデータとしてそ
れぞれ端子6から13に接続される。
【００１１】次にゲート40から47にはそれぞれ3入力あ
り、そのうちの2入力にはそれぞれ端子39と端子38が共
通に接続されることによりWE-N信号とCS-N信号が入力さ
れ、さらに残りの1入力には端子30から37がそれぞれ別
々に接続されることによりWB0-N信号からWB7-N信号が入
力される。またゲート40から47の出力はそれぞれ別々に
入力バッファ14から21の入力制御端子に接続されてい
る。
り、そのうちの2入力にはそれぞれ端子39と端子38が共
通に接続されることによりWE-N信号とCS-N信号が入力さ
れ、さらに残りの1入力には端子30から37がそれぞれ別
々に接続されることによりWB0-N信号からWB7-N信号が入
力される。またゲート40から47の出力はそれぞれ別々に
入力バッファ14から21の入力制御端子に接続されてい
る。
【００１２】そしてゲート40から47は、その3入力に入
力されるWE-N信号とCS-N信号をロウレベルにし、さらに
WB0-N信号からWB7-N信号のうちある特定のビットに対応
する信号をロウレベルにすると、そのビットに対応する
ゲートの出力はハイレベルになり、そのゲートの出力が
接続されている入力バッファはON状態になる。ゲート40
から47の3入力に入力されるそれらの信号が1つでもハイ
レベルであるとそのゲートの出力はロウレベルになり、
入力バッファはOFF状態になる。
力されるWE-N信号とCS-N信号をロウレベルにし、さらに
WB0-N信号からWB7-N信号のうちある特定のビットに対応
する信号をロウレベルにすると、そのビットに対応する
ゲートの出力はハイレベルになり、そのゲートの出力が
接続されている入力バッファはON状態になる。ゲート40
から47の3入力に入力されるそれらの信号が1つでもハイ
レベルであるとそのゲートの出力はロウレベルになり、
入力バッファはOFF状態になる。
【００１３】次にゲート48から55にも上記のゲート40か
ら47と同様に3入力あり、その3入力のうち2入力はそれ
ぞれ端子39と端子38 が共通に接続されることによりWE-
N信号とCS-N信号が入力され、さらに残りの1入力には端
子30から37がそれぞれ別々に接続されることによりWB0-
N信号からWB7-N信号が入力される。またゲート48から55
の出力はそれぞれ別々に出力バッファ22から29の入力制
御端子に接続される。
ら47と同様に3入力あり、その3入力のうち2入力はそれ
ぞれ端子39と端子38 が共通に接続されることによりWE-
N信号とCS-N信号が入力され、さらに残りの1入力には端
子30から37がそれぞれ別々に接続されることによりWB0-
N信号からWB7-N信号が入力される。またゲート48から55
の出力はそれぞれ別々に出力バッファ22から29の入力制
御端子に接続される。
【００１４】そしてゲート48から55は、その3入力に入
力されるWE-N信号をハイレベルにして、CS-N信号をロウ
レベルにして、WB0-N信号からWB7-N信号のうちある特定
のビットに対応する信号をロウレベルにするとそのビッ
トに対応するゲートの出力はハイレベルになり、そのビ
ットに対応するゲートの出力が接続されている出力バッ
ファはON状態になる。ゲートの3入力に入力されるそれ
ぞれの信号が上記以外の信号レベルであるとゲートの出
力はロウレベルになり、入力バッファはOFF状態にな
る。
力されるWE-N信号をハイレベルにして、CS-N信号をロウ
レベルにして、WB0-N信号からWB7-N信号のうちある特定
のビットに対応する信号をロウレベルにするとそのビッ
トに対応するゲートの出力はハイレベルになり、そのビ
ットに対応するゲートの出力が接続されている出力バッ
ファはON状態になる。ゲートの3入力に入力されるそれ
ぞれの信号が上記以外の信号レベルであるとゲートの出
力はロウレベルになり、入力バッファはOFF状態にな
る。
【００１５】このような構成にすることによってこの64
KビットRAMは、アドレスバス2と端子6から13に入出力さ
れるD0信号からD7信号と端子30から37に入力されるWB0-
N信号からWB7-N信号と端子39に入力されるWE-N信号と端
子38に入力されるCS-N信号によって、ビット単位でデー
タを書き込むことと読みだすことができる。
KビットRAMは、アドレスバス2と端子6から13に入出力さ
れるD0信号からD7信号と端子30から37に入力されるWB0-
N信号からWB7-N信号と端子39に入力されるWE-N信号と端
子38に入力されるCS-N信号によって、ビット単位でデー
タを書き込むことと読みだすことができる。
【００１６】例えば、この64KビットRAMのアドレス0123
HのデータのD4ビットに”1”を書き込みたい場合は、次
のようにして行なう。図1によれば、まずアドレスバス2
にアドレス0123Hを指定し、端子38に入力されるCS-N信
号と端子39に入力されるWE-N信号と端子34に入力される
WB4-N信号をロウレベルにし、端子37に入力されるWB7-N
信号から端子35に入力されるWB5-N信号と端子33に入力
されるWB3-N信号から端子30に入力されるWB0-N信号と端
子10に入力されるD4信号をハイレベルにすればよい。ま
た、端子6に入力されるD0信号から端子9に入力されるD3
信号と端子11に入力されるD5信号から端子13に入力され
るD7信号はハイレベルでもロウレベルでもよい。
HのデータのD4ビットに”1”を書き込みたい場合は、次
のようにして行なう。図1によれば、まずアドレスバス2
にアドレス0123Hを指定し、端子38に入力されるCS-N信
号と端子39に入力されるWE-N信号と端子34に入力される
WB4-N信号をロウレベルにし、端子37に入力されるWB7-N
信号から端子35に入力されるWB5-N信号と端子33に入力
されるWB3-N信号から端子30に入力されるWB0-N信号と端
子10に入力されるD4信号をハイレベルにすればよい。ま
た、端子6に入力されるD0信号から端子9に入力されるD3
信号と端子11に入力されるD5信号から端子13に入力され
るD7信号はハイレベルでもロウレベルでもよい。
【００１７】このようにすると、アドレスバス2に設定
されたアドレス0123Hのうち特定のアドレスビットか
ら、行デコーダ3により行アドレスをメモリセルアレイ1
に出力する。そしてまたアドレス0123Hのうち特定のア
ドレスビットから列デコーダ4により列アドレスをマル
チプレクサ5に出力する。ここでマルチプレクサ5では内
部回路を切り替えて、列デコーダ4から出力された列ア
ドレスをそのままメモリセルアレイ1に出力する。そし
てメモリセルアレイ1は行アドレスと列アドレスから指
定された8ビット分のメモリセルを選択する。
されたアドレス0123Hのうち特定のアドレスビットか
ら、行デコーダ3により行アドレスをメモリセルアレイ1
に出力する。そしてまたアドレス0123Hのうち特定のア
ドレスビットから列デコーダ4により列アドレスをマル
チプレクサ5に出力する。ここでマルチプレクサ5では内
部回路を切り替えて、列デコーダ4から出力された列ア
ドレスをそのままメモリセルアレイ1に出力する。そし
てメモリセルアレイ1は行アドレスと列アドレスから指
定された8ビット分のメモリセルを選択する。
【００１８】次にWE-N信号とCS-N信号とWB4-N信号がロ
ウレベルであることから、ゲート44の出力がハイレベル
になり入力バッファ18がON状態になる。またWB7-N信号
からWB5-N信号とWB3-N信号からWB0-N信号がハイレベル
であることから、ゲート40から43とゲート45から47の出
力はロウレベルになる。したがって、入力バッファ14か
ら17と入力バッファ19から21はOFF状態になる。
ウレベルであることから、ゲート44の出力がハイレベル
になり入力バッファ18がON状態になる。またWB7-N信号
からWB5-N信号とWB3-N信号からWB0-N信号がハイレベル
であることから、ゲート40から43とゲート45から47の出
力はロウレベルになる。したがって、入力バッファ14か
ら17と入力バッファ19から21はOFF状態になる。
【００１９】つまりマルチプレクサ5には、入力バッフ
ァ17から出力されたD4信号が入力され、マルチプレクサ
5は内部回路を切り替えてメモリセルアレイ1にD4信号を
出力し、メモリセルアレイ1は行アドレスと列アドレス
から指定された8ビット分のメモリセルのうちD4信号の
メモリセルのみをデータとして書き込む。この時、ゲー
ト48から55の出力はロウレベルになるため、出力バッフ
ァ22から29はすべてOFF状態となり、その出力はハイイ
ンピーダンスになりメモリセルアレイ1にデータを出力
しないため、データが衝突することはない。
ァ17から出力されたD4信号が入力され、マルチプレクサ
5は内部回路を切り替えてメモリセルアレイ1にD4信号を
出力し、メモリセルアレイ1は行アドレスと列アドレス
から指定された8ビット分のメモリセルのうちD4信号の
メモリセルのみをデータとして書き込む。この時、ゲー
ト48から55の出力はロウレベルになるため、出力バッフ
ァ22から29はすべてOFF状態となり、その出力はハイイ
ンピーダンスになりメモリセルアレイ1にデータを出力
しないため、データが衝突することはない。
【００２０】またこの64KビットRAMのデータを読み出し
たい場合は、次のようにして行なう。図1によれば、ま
ずアドレスバス2に所定のアドレスを指定し、WE-N信号
をハイレベルにし、CS-N信号をロウレベルにする。さら
に読みだしたいデータのビットに対応するWB0-N信号か
らWB7-N信号のいずれかの信号、ここでは4ビット目にあ
たるWB4-N信号をロウレベルにして、WB0-N信号からWB3-
N信号とWB5-N信号からWB7-N信号をハイレベルにする。
このようにすると、アドレスバス2に設定されたアドレ
スのうち特定のアドレスビットから、行デコーダ3は行
アドレスをメモリセルアレイ1に出力する。そしてまた
アドレスバス2に設定されたアドレスのうち特定のアド
レスビットから、列デコーダ4は列アドレスをマスチプ
レクサ5に出力する。マルチプレクサ5では内部回路を切
り替えて、列デコーダ4からの列アドレスをメモリセル
アレイ1に出力する。メモリセルアレイ1 は、行アドレ
スと列アドレスから8 ビット分のメモリセルを選択し、
その8ビットのデータをマルチプレクサ5に出力する。マ
ルチプレクサ5は、内部回路を切り替えてこの8ビットの
データを出力バッファ22 から29の入力に出力する。
たい場合は、次のようにして行なう。図1によれば、ま
ずアドレスバス2に所定のアドレスを指定し、WE-N信号
をハイレベルにし、CS-N信号をロウレベルにする。さら
に読みだしたいデータのビットに対応するWB0-N信号か
らWB7-N信号のいずれかの信号、ここでは4ビット目にあ
たるWB4-N信号をロウレベルにして、WB0-N信号からWB3-
N信号とWB5-N信号からWB7-N信号をハイレベルにする。
このようにすると、アドレスバス2に設定されたアドレ
スのうち特定のアドレスビットから、行デコーダ3は行
アドレスをメモリセルアレイ1に出力する。そしてまた
アドレスバス2に設定されたアドレスのうち特定のアド
レスビットから、列デコーダ4は列アドレスをマスチプ
レクサ5に出力する。マルチプレクサ5では内部回路を切
り替えて、列デコーダ4からの列アドレスをメモリセル
アレイ1に出力する。メモリセルアレイ1 は、行アドレ
スと列アドレスから8 ビット分のメモリセルを選択し、
その8ビットのデータをマルチプレクサ5に出力する。マ
ルチプレクサ5は、内部回路を切り替えてこの8ビットの
データを出力バッファ22 から29の入力に出力する。
【００２１】ここでWB0-N信号からWB7-N信号のうちWB4-
N信号のみがロウレベルで他の信号はハイレベルであ
る。したがってゲート52の出力のみがハイレベルにな
り、ゲート48から51とゲート53から55の出力はロウレベ
ルになるので、出力バッファ22から29のうち出力バッフ
ァ26のみがON状態となり、その他の出力バッファはOFF
状態になる。又、WE-N信号がハイレベルになるのでゲー
ト40から47の出力は全てロウレベルになるため入力バッ
ファ14から21はOFF状態になる。したがってその出力は
ハイインピーダンスになり、マルチプレクサ5及びメモ
リセル1の動作に影響しない。
N信号のみがロウレベルで他の信号はハイレベルであ
る。したがってゲート52の出力のみがハイレベルにな
り、ゲート48から51とゲート53から55の出力はロウレベ
ルになるので、出力バッファ22から29のうち出力バッフ
ァ26のみがON状態となり、その他の出力バッファはOFF
状態になる。又、WE-N信号がハイレベルになるのでゲー
ト40から47の出力は全てロウレベルになるため入力バッ
ファ14から21はOFF状態になる。したがってその出力は
ハイインピーダンスになり、マルチプレクサ5及びメモ
リセル1の動作に影響しない。
【００２２】このようにしてデータの4ビット目にあた
る端子10にD4信号が出力され、端子6から9と端子11から
13はハイインピーダンスになる。
る端子10にD4信号が出力され、端子6から9と端子11から
13はハイインピーダンスになる。
【００２３】図2はこの64KビットRAMを8Kワード＊8ビッ
ト構成で使用する場合の回路である。56は図1に示した6
4KビットRAMをシンボル化したメモリである。このメモ
リ56のWB0-N端子からWB7-N端子は、図1の端子30から端
子37 に相当する。メモリ56のWE-N端子は、図1の端子39
に相当する。メモリ56のCS-N端子は、図1の端子38に相
当する。メモリ56のD0端子からD7端子は、図1の端子6か
ら端子13に相当する。メモリ56のA0端子からA12端子
は、図1のアドレスバス2に相当する。
ト構成で使用する場合の回路である。56は図1に示した6
4KビットRAMをシンボル化したメモリである。このメモ
リ56のWB0-N端子からWB7-N端子は、図1の端子30から端
子37 に相当する。メモリ56のWE-N端子は、図1の端子39
に相当する。メモリ56のCS-N端子は、図1の端子38に相
当する。メモリ56のD0端子からD7端子は、図1の端子6か
ら端子13に相当する。メモリ56のA0端子からA12端子
は、図1のアドレスバス2に相当する。
【００２４】この場合メモリ56のWB0-N端子からWB7-N端
子をすべて0Vに接続し、ロウレベルに固定すればよい。
つまり図1で説明すると、端子30から端子37を0Vに接続
し、WB0-N信号からWB7-N信号をロウレベルに固定するこ
とにより、入力バッファ14から21がWE-N信号とCS-N信号
だけによってON状態かOFF状態に制御される。したがっ
てメモリライト時に、WE-N信号とCS-N信号をロウレベル
にし、アドレスバス2で指定したアドレスにD0端子からD
7端子に入力された8ビット幅のデータバスのD0信号から
D7信号をメモリセルアレイ1に同時に書き込むことがで
きる。
子をすべて0Vに接続し、ロウレベルに固定すればよい。
つまり図1で説明すると、端子30から端子37を0Vに接続
し、WB0-N信号からWB7-N信号をロウレベルに固定するこ
とにより、入力バッファ14から21がWE-N信号とCS-N信号
だけによってON状態かOFF状態に制御される。したがっ
てメモリライト時に、WE-N信号とCS-N信号をロウレベル
にし、アドレスバス2で指定したアドレスにD0端子からD
7端子に入力された8ビット幅のデータバスのD0信号から
D7信号をメモリセルアレイ1に同時に書き込むことがで
きる。
【００２５】またメモリリード時には、出力バッファ22
から29もWE-N信号とCS-N信号だけによってON状態かOFF
状態に制御される。したがってWE-N信号をハイレベルに
し、CS-N信号をロウレベルにすることにより、アドレス
バス2で指定したアドレスのデータは、D0端子からD7端
子に出力される。
から29もWE-N信号とCS-N信号だけによってON状態かOFF
状態に制御される。したがってWE-N信号をハイレベルに
し、CS-N信号をロウレベルにすることにより、アドレス
バス2で指定したアドレスのデータは、D0端子からD7端
子に出力される。
【００２６】図3はメモリ56であるこの64KビットRAMを
利用して外部回路を接続し、16Kワード＊4ビット構成の
メモリとして使用する場合の回路である。56は図1に示
した64KビットRAMをシンボル化したメモリ、57はインバ
ータ、58は今回追加されるアドレス信号A13が入力され
る端子、59から62はメモリ56を16Kワード＊4ビット構成
のメモリとして使用する場合の4ビット幅のデータバス
としてD0信号からD3信号を入出力するための端子であ
る。
利用して外部回路を接続し、16Kワード＊4ビット構成の
メモリとして使用する場合の回路である。56は図1に示
した64KビットRAMをシンボル化したメモリ、57はインバ
ータ、58は今回追加されるアドレス信号A13が入力され
る端子、59から62はメモリ56を16Kワード＊4ビット構成
のメモリとして使用する場合の4ビット幅のデータバス
としてD0信号からD3信号を入出力するための端子であ
る。
【００２７】図3ではこの64KビットRAMを16Kワード＊4
ビットにするために、端子58はメモリ56のWB0-N端子か
らWB3-N端子に接続され、さらに端子58はインバーター5
7の入力に接続され、インバーター57の出力はメモリ56
のWB4-N端子からWB7-N端子に接続されている。メモリ56
のD0端子からD3端子は、それぞれ端子59から端子62にさ
れ、又メモリ56のD4端子からD7端子はそれぞれ端子59か
ら端子62に接続される。
ビットにするために、端子58はメモリ56のWB0-N端子か
らWB3-N端子に接続され、さらに端子58はインバーター5
7の入力に接続され、インバーター57の出力はメモリ56
のWB4-N端子からWB7-N端子に接続されている。メモリ56
のD0端子からD3端子は、それぞれ端子59から端子62にさ
れ、又メモリ56のD4端子からD7端子はそれぞれ端子59か
ら端子62に接続される。
【００２８】このように図3のような構成にすることに
よって、メモリ56である64KビットRAMを16Kワード＊4ビ
ットのメモリとして使用することができる。
よって、メモリ56である64KビットRAMを16Kワード＊4ビ
ットのメモリとして使用することができる。
【００２９】例えばメモリライトの場合、メモリ56のCS
-N端子とWE-N端子をロウレベルにし、今回追加したアド
レス信号A13が入力される端子58とアドレスバスであるA
0端子からA12端子にアドレスを入力し、書き込みたいデ
ータを端子59から62に入力する。
-N端子とWE-N端子をロウレベルにし、今回追加したアド
レス信号A13が入力される端子58とアドレスバスであるA
0端子からA12端子にアドレスを入力し、書き込みたいデ
ータを端子59から62に入力する。
【００３０】ここでメモリ56のメモリセルアレイ1は前
述したように、8Kワード＊8ビット構成になっているた
め、アドレスバスであるA12からA0によって8ビットのデ
ータのアドレスが設定される。そして追加されたアドレ
スA13信号によって8ビットデータのうち、上位4ビット
か下位4ビットが選択される。つまり図3では、アドレス
A13信号が入力される端子58をロウレベルにすると、WB0
-N端子からWB3-N端子がロウレベルになり、WB4-N端子か
らWB7-N端子がハイレベルになる。
述したように、8Kワード＊8ビット構成になっているた
め、アドレスバスであるA12からA0によって8ビットのデ
ータのアドレスが設定される。そして追加されたアドレ
スA13信号によって8ビットデータのうち、上位4ビット
か下位4ビットが選択される。つまり図3では、アドレス
A13信号が入力される端子58をロウレベルにすると、WB0
-N端子からWB3-N端子がロウレベルになり、WB4-N端子か
らWB7-N端子がハイレベルになる。
【００３１】したがってこの場合、メモリ56のD0端子か
らD3端子の下位4ビットとD4端子からD7端子の上位4ビッ
トには図3に示すように、端子59から端子62に入力され
た4ビットのデータと同じデータがそれぞれ入力される
が、端子58から入力されたA13信号によって上位4ビット
か下位4ビットが選択され書き込まれる。
らD3端子の下位4ビットとD4端子からD7端子の上位4ビッ
トには図3に示すように、端子59から端子62に入力され
た4ビットのデータと同じデータがそれぞれ入力される
が、端子58から入力されたA13信号によって上位4ビット
か下位4ビットが選択され書き込まれる。
【００３２】次にメモリリードの場合、メモリ56のCS-N
端子をロウレベルにし、メモリ56のWE-N端子をハイレベ
ルにし、アドレスとして今回追加したアドレスA13信号
が入力される端子58とメモリ56のA12端子からA0端子に
アドレスを入力する。
端子をロウレベルにし、メモリ56のWE-N端子をハイレベ
ルにし、アドレスとして今回追加したアドレスA13信号
が入力される端子58とメモリ56のA12端子からA0端子に
アドレスを入力する。
【００３３】こうすることにより、メモリ56のアドレス
が設定され、メモリ56のメモリセルアレイ1のデータ8ビ
ットが出力される。ここで図3では、アドレスA13信号が
入力される端子58をロウレベルにすると、メモリ56のWB
0-N端子からWB3-N端子がロウレベルとなり、WB4-N端子
からWB7-N端子がハイレベルとなる。すると図1で説明す
ると、ゲート48から51の出力がハイレベルになり、ゲー
ト52から55の出力がロウレベルになることにより、出力
バッファ22から25がON状態になり、出力バッファ26から
29がOFF状態になる。このため図3のメモリ56のD0端子か
らD3端子にデータが出力され、D4端子からD7端子はハイ
インピーダンスとなり、端子59から端子62に下位4ビッ
トのデータが出力され、メモリ56の上位4ビットのデー
タと4ビットのデータが衝突することはない。又メモリ5
6の入力バッファ14から21は全てOFF状態になり、メモリ
セル1及びマルチプレクサ5に影響しない。
が設定され、メモリ56のメモリセルアレイ1のデータ8ビ
ットが出力される。ここで図3では、アドレスA13信号が
入力される端子58をロウレベルにすると、メモリ56のWB
0-N端子からWB3-N端子がロウレベルとなり、WB4-N端子
からWB7-N端子がハイレベルとなる。すると図1で説明す
ると、ゲート48から51の出力がハイレベルになり、ゲー
ト52から55の出力がロウレベルになることにより、出力
バッファ22から25がON状態になり、出力バッファ26から
29がOFF状態になる。このため図3のメモリ56のD0端子か
らD3端子にデータが出力され、D4端子からD7端子はハイ
インピーダンスとなり、端子59から端子62に下位4ビッ
トのデータが出力され、メモリ56の上位4ビットのデー
タと4ビットのデータが衝突することはない。又メモリ5
6の入力バッファ14から21は全てOFF状態になり、メモリ
セル1及びマルチプレクサ5に影響しない。
【００３４】このように本発明のメモリ56に周辺回路を
接続することにより16Kワード＊4ビットのメモリを容易
に得ることができる。
接続することにより16Kワード＊4ビットのメモリを容易
に得ることができる。
【００３５】また同様に、本発明のメモリ56のWB0-N端
子からWB7-N端子にデマルチプレクサを接続してアドレ
ス信号を追加し、D0端子からD7端子をその使用するビッ
ト構成により接続することにより、32Kワード＊2ビット
構成のメモリや64Kワード＊1ビット構成のメモリを容易
に得ることができる。
子からWB7-N端子にデマルチプレクサを接続してアドレ
ス信号を追加し、D0端子からD7端子をその使用するビッ
ト構成により接続することにより、32Kワード＊2ビット
構成のメモリや64Kワード＊1ビット構成のメモリを容易
に得ることができる。
【００３６】
【発明の効果】以上本発明によれば、メモリのデータバ
スのビット数だけメモリにワード・ビット制御線を設け
た。そしてメモリ内部のデータバスの入力バッファと出
力バッファをライトイネーブル信号とチップセレクト信
号のほかにワード・ビット制御線によって制御すること
により、メモリに1ビット単位でデータを容易にリード
・ライトすることができるようになった。そのため本発
明のメモリに外部回路を付加することにより、メモリ内
部のメモリセルアレイの構成にかかわらず、メモリのワ
ード数やビット数を変更することができる。したがって
メモリのワード数、ビット数を効率良く使用できて、回
路規模の増加を抑さえることが可能となる。
スのビット数だけメモリにワード・ビット制御線を設け
た。そしてメモリ内部のデータバスの入力バッファと出
力バッファをライトイネーブル信号とチップセレクト信
号のほかにワード・ビット制御線によって制御すること
により、メモリに1ビット単位でデータを容易にリード
・ライトすることができるようになった。そのため本発
明のメモリに外部回路を付加することにより、メモリ内
部のメモリセルアレイの構成にかかわらず、メモリのワ
ード数やビット数を変更することができる。したがって
メモリのワード数、ビット数を効率良く使用できて、回
路規模の増加を抑さえることが可能となる。
【図１】実施形態の半導体メモリ(64KビットRAM)の回路
構成である。
構成である。
【図２】8Kワード＊8ビット構成で使用する場合の回路
構成である。
構成である。
【図３】16Kワード＊4ビット構成で使用する場合の回路
構成である。
構成である。
1 メモリセルアレイ 2 アドレスバス 3 行デコーダ 4 列デコーダ 5 マルチプレクサ 6,7,8,9,10,11,12,13,30,31,32,33,34,35,36,37,38,39
端子 14,15,16,17,18,19,20,21 入力バッファ 22,23,24,25,26,27,28,29 出力バッファ 40,41,42,43,44,45,46,47,48,49,50,51,52,53,54,55
ゲート
端子 14,15,16,17,18,19,20,21 入力バッファ 22,23,24,25,26,27,28,29 出力バッファ 40,41,42,43,44,45,46,47,48,49,50,51,52,53,54,55
ゲート
Claims (2)
- 【請求項１】 アドレスによって所定のワードが指定さ
れ所定のビット数のデータの書き込み又は読みだしを行
なうメモリセルアレイと、 前記メモリセルアレイに接続され、前記メモリセルアレ
イに書き込むための入力データと読みだすための出力デ
ータを前記メモリセルアレイに入出力し切り換えるマル
チプレクサと、 前記マルチプレクサから前記出力データを入力し、前記
出力データを外部へ出力し、前記出力データの各ビット
ごとに設けられる出力バッファと、 外部から前記マルチプレクサの前記入力データを入力
し、前記入力データを前記マルチプレクサへ出力し、前
記入力データの各ビットごとに設けられる入力バッファ
と、 前記メモリセルアレイのデータの内容の読みだし、又は
書き込むためのライトイネーブル信号と前記メモリセル
アレイのデータのビット数と同じビット数からなるワー
ド・ビット制御信号によって前記出力バッファと前記入
力バッファをビット単位で選択的に活性化する手段を有
することを特徴とする半導体メモリ。 - 【請求項２】 追加した信号によって特定の1つ又は複
数のビットに対応する前記ワード・ビット制御信号を選
択する手段を請求項１記載の半導体メモリに付加したこ
とを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8075574A JPH09265773A (ja) | 1996-03-29 | 1996-03-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8075574A JPH09265773A (ja) | 1996-03-29 | 1996-03-29 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09265773A true JPH09265773A (ja) | 1997-10-07 |
Family
ID=13580107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8075574A Withdrawn JPH09265773A (ja) | 1996-03-29 | 1996-03-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09265773A (ja) |
-
1996
- 1996-03-29 JP JP8075574A patent/JPH09265773A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |