KR19980081306A - 복수의 다른 구성데이터 세트를 미리 저장하기 위한 메모리를갖는 프로그램가능 논리 ｉｃ 및 이러한 프로그램가능 논리 ｉｃ 를 재구성하는 방법 - Google Patents

복수의 다른 구성데이터 세트를 미리 저장하기 위한 메모리를갖는 프로그램가능 논리 ｉｃ 및 이러한 프로그램가능 논리 ｉｃ 를 재구성하는 방법 Download PDF

Info

Publication number
KR19980081306A
KR19980081306A KR1019980012843A KR19980012843A KR19980081306A KR 19980081306 A KR19980081306 A KR 19980081306A KR 1019980012843 A KR1019980012843 A KR 1019980012843A KR 19980012843 A KR19980012843 A KR 19980012843A KR 19980081306 A KR19980081306 A KR 19980081306A
Authority
KR
South Korea
Prior art keywords
logic
memory
configuration data
programmable logic
configuration
Prior art date
Application number
KR1019980012843A
Other languages
English (en)
Other versions
KR100334142B1 (ko
Inventor
모또무라마사또
Original Assignee
가네꼬히사시
닛뽕덴끼가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬히사시, 닛뽕덴끼가부시끼가이샤 filed Critical 가네꼬히사시
Publication of KR19980081306A publication Critical patent/KR19980081306A/ko
Application granted granted Critical
Publication of KR100334142B1 publication Critical patent/KR100334142B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17758—Structural details of configuration resources for speeding up configuration or reconfiguration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories

Abstract

프로그램가능 논리장치에서 논리소자의 신속한 재구성을 달성하기 위하여, 복수의 다른 구성데이터 세트가 각각의 논리소자에 대하여 논리장치에 미리 저장된다. 상기 프로그램가능 논리장치는 2 차원 어레이로 배열된 복수의 메모리 논리모듈을 구비한다. 하나 이상의 논리소자가 각각의 메모리 논리모듈에 제공된다. 각각의 논리소자에는 논리소자의 논리함수를 특정하기 위하여 구성데이터가 기입되는 구성 메모리가 제공된다. 더욱이, 상대적으로 큰 용량의 메모리소자가 각각의 논리소자에 대하여 복수의 다른 구성데이터 세트를 저장하기 위하여 각각의 메모리 논리모듈에 제공된다. 상기 복수의 다른 구성데이터 세트중의 하나가 각각의 논리소자의 구성 메모리에 기입되어 각 논리소자를 구성 또는 재구성한다.

Description

복수의 다른 구성데이터 세트를 미리 저장하기 위한 메모리를 갖는 프로그램가능 논리 ＩＣ 및 이러한 프로그램가능 논리 ＩＣ 를 재구성하는 방법
본발명은 일반적으로 그 논리함수가 사용자에 의하여 결정되는 프로그램가능 논리 IC (집적회로) 에 관한 것으로, 특히 그 각각이 논리 IC 를 구성 또는 재구성하기 위하여 이용되는 복수의 다른 구성데이터 세트를 저장하기 위한 메모리가 제공되는 그러한 프로그램가능 논리 IC 에 관한 것이다. 또한, 본발명은 프로그램가능 논리 IC 를 재구성하는 방법에 관한 것이다. 상기 프로그램가능 논리 IC 는 종래의 LSI 또는 VLSI (very large scale integration) 기술을 이용하여 제조된다.
이 분야에서 알려진 바와 같이, FPGA (field programmable gate array), CPLD (complex programmable logic device) 등과 같은 프로그램가능 논리 IC (또는 장치) 는 2 차원으로 배열된 복수의 논리소자로 구성된다. 프로그램가능 논리 IC 에 의하여 수행되는 논리 연산은 논리소자 사이의 상호접속과 결합되어 각각의 논리소자의 논리함수에 의하여 결정된다. 프로그램가능 논리 IC 의 논리 연산을 한정하기 위한 정보는 구성데이터라고 불린다. 이러한 구성데이터는 예를 들어 매우 다양한 논리함수를 실행하기 위한 2 내지 6 개의 입력을 갖는 조사표 (look-up table) 를 포함한다. 이러한 조사표는 각 논리소자의 논리 연산을 수행하기 위하여 이용된다. 더욱이, 상기 구성데이터는 논리소자 스위치의 온/오프 동작을 결정하여 논리소자 간의 상호접속을 특정하기 위한 데이터를 포함한다. 종래의 논리소자 각각에는 구성 메모리라고 불리는 SRAM (static random acess memory) 과 같은 메모리가 제공된다.
프로그램가능 논리 IC 를 재구성할 필요가 있는 경우에, 구성 메모리에 이미 저장된 데이터의 부분 또는 전부가 바뀔 필요가 있다. 데이터를 재기입하는 이러한 동작은 재구성이라고 불린다. 재구성을 실행하기 위하여, 새로운 프로그램 데이터가 외부 비휘발성 메모리로부터 구성 메모리로 전송되어야 한다.
한 알려진 기술에 따르면, 프로그램가능 논리 IC 의 재구성은 RAM 으로 데이터를 기입하는 것과 유사한 방식으로 실행된다. 즉, 구성 메모리에는, 적합한 외부 메모리로부터, 새로운 구성데이터가 기입되어야 하는 어드레스가 공급되고, 또한 새로운 구성데이터 그 자체가 공급된다. 따라서, 재구성은 각각이 소정의 비트길이 (bit-length) 를 갖는 데이터 워드 (data word) 를 연속적으로 전송함으로써 실행된다. 예를 들어, 이러한 종래의 재구성 기술은, Xilinx 사에 의해 간행된 XC6200 Field Programmable Gate Arrays 라는 제목의 참조 안내서에 기재되어 있는 바와 같이, Xilinx 사에서 이용되는 XC6200 이라는 이름의 장치와 함께 이용된다.
프로그램가능 논리 IC 는 회로 설계에 대한 시간이 제한되고 논리함수가 다른 응용에 따라 변하는 경우에 광범위하게 이용되어 왔다. 그러나, 프로그램가능 논리 IC 를 재구성하는 능력을 적극적으로 이용하는 것이 최근의 경향이다. 이러한 논리 IC 는 주문 컴퓨터나 재구성가능 컴퓨터로서 언급된다. 주문 컴퓨터로서 이용되는 프로그램가능 논리 IC 는 대부분의 바람직한 데이터 처리 하드웨어 구조를 재구성하도록 장치의 하드웨어 (즉, 장치의 논리연산) 를 동적으로 재구성하는 이점을 갖는다. 주문 컴퓨터가 통상의 마이크로컴퓨터에 의해 주어진 일반적인 구조에 의하여는 적절히 처리되기 어려운 데이터코딩, 암호화/해독 등의 기술 분야에 효과적으로 응용될 수 있다고 기대된다.
종래의 기술은 프로그램가능 논리 IC 를 재구성하는데 너무 많은 시간이 걸린다는 어려움에 직면했다. 이것은 프로그램가능 논리 IC 에 외부로부터 새로운 구성데이터가 공급되기 때문이다. 게다가, 재구성데이터를 신속히 전달하도록 충분한 데이터 대역폭을 갖기가 어렵다. 예를 들어, 모든 프로그램가능 논리 IC 를 재구성하는데 필요한 시간은 약 100 ㎳ 및 100 ㎲ 사이의 범위에 있는데, 이것은 각각, 프로그램가능 논리 IC 가 50 MHz 의 클럭속도 하에서 동작하는 경우에, 5,000,000 만 사이클 및 5000 사이클 사이의 범위에 대응한다. 특히, 프로그램가능 논리 IC 를 재구성하는데 필요한 구성데이터의 양이 256 kbits 인 경우에 더 그렇다. 이것은 그 각각이 64×64 행렬로 배열된 64 비트의 구성 메모리를 갖는 복수의 논리소자로 구성된 프로그램가능 논리 IC 에 대응한다. 이러한 예에서, 만일 프로그램가능 논리 IC 가 50 MHz 의 클럭 속도로 32 비트의 데이터 대역폭을 이용하여 재구성되어야 한다면, 모든 프로그램가능 논리 IC 의 재구성을 완료하는데 필요한 시간은 160 ㎲ 만큼 길어진다.
알려진 바와 같이, 프로그램가능 논리 IC 가 주문 컴퓨터로서 이용되는 경우, 상기 프로그램가능 논리 IC 의 구성 메모리 각각의 내용을 자주 바꿀 (즉, 재구성할) 필요가 있다. 이러한 재구성은 응용 프로그램이 바뀔 때마다 또는 동일한 응용 프로그램 중에 발생한다. 따라서, 상기한 바와 같이, 재구성 시간이 100 ㎲ 이상인 경우에는, 재구성이 자주 필요한 환경에서 종래의 프로그램가능 논리 IC 를 주문 컴퓨터로서 이용하는 것은 실용적이지 못하다. 특히, 재구성을 완료하는데 필요한 시간이 (예를 들어) 약 100 ㎲ 라면, 주문 컴퓨터로서 이러한 프로그램가능 논리 IC 의 이용은 재구성이 1 ㎳ 부터 10 ㎳ 까지 범위의 시간에서 발생하는 경우로 제한된다.
그러므로, 본발명의 목적은 종래의 프로그램가능 IC 에 비하여 매우 짧은 시간에 재구성될 수 있는 프로그램가능 논리 IC 를 제공하는 것이다.
본발명의 또다른 목적은 종래의 프로그램가능 IC 에 비하여 매우 짧은 시간에 프로그램가능 논리 IC 를 재구성하는 방법을 제공하는 것이다.
간략히 말하자면, 이러한 목적은 프로그램가능 논리장치에 있는 논리소자의 신속한 재구성을 달성하기 위하여 복수의 다른 구성데이터 세트가 각각의 논리소자에 대하여 논리장치에 미리 저장되는 기술에 의하여 달성된다. 이러한 논리장치는 2 차원 어레이로 배열된 복수의 메모리 논리모듈을 구비한다. 하나 이상의 논리소자가 각각의 메모리 논리모듈에 제공된다. 각각의 논리소자에는 논리소자의 논리함수를 특정하기 위하여 구성데이터가 기입되는 구성 메모리가 제공된다. 더욱이, 상대적으로 큰 용량의 메모리소자가 각각의 논리소자에 대하여 복수의 다른 구성데이터 세트를 저장하기 위하여 각각의 메모리 논리모듈에 제공된다. 상기 복수의 다른 구성데이터 세트중 하나가 논리소자를 구성 또는 재구성하기 위하여 각 논리소자의 구성 메모리에 기입된다.
본발명의 일 태양은 2 차원 어레이로 배열된 복수의 메모리 논리모듈; 상기 복수의 메모리 논리모듈 각각에 제공된 하나 이상의 논리소자로서, 상기 논리소자의 논리함수를 특정하기 위하여 구성데이터 세트가 기입된 구성 메모리가 제공되는 하나 이상의 논리소자; 및 상기 복수의 메모리 논리모듈 각각에 제공된 메모리소자로서, 상기 메모리소자는 각각의 논리소자에 대하여 복수의 다른 구성데이터 세트를 저장하고, 상기 복수의 다른 구성데이터 세트중 하나가 상기 논리소자를 구성 또는 재구성하기 위하여 각 논리소자의 구성 메모리로 기입되는 메모리소자를 구비하는 프로그램가능 논리장치이다.
도 1 은 본발명의 제 1 실시예의 기초가 되는 원리를 개략적으로 도시하는 블록도.
도 2 는 그중 하나가 도 1 에 도시된 복수의 동일한 메모리 논리모듈을 구비하는 프로그램가능 논리 IC 의 주요 부분을 개략적으로 도시하는 블록도.
도 3 은 제 1 실시예를 특징지우는 단계를 포함하는 플로우챠트.
도 4 는 본발명의 제 2 실시예의 기초가 되는 원리를 개략적으로 도시하는 블록도.
도 5 는 제 1 실시예에 따른 2×2 의 2 차원 어레이로 배열된 네개의 메모리 논리모듈을 개략적으로 도시하는 블록도.
도 6 은 도 5 의 메모리 논리모듈중 하나를 상세히 도시하는 블록도.
도 7 은 그 각각이 도 6 에 도시된 2×2 의 2 차원 어레이로 배열된 네개의 메모리 논리모듈을 개략적으로 도시하는 블록도.
도 8 은 제 1 실시예의 한 구체적인 예의 부분을 도시하는 블록도.
도 9 는 연관된 함수 블록과 함께 메모리 논리모듈의 어레이를 개략적으로 도시하는 도면.
도 10 은 제 2 실시예에 따른 2×2 의 2 차원 어레이로 배열된 네개의 메모리 논리모듈을 개략적으로 도시하는 블록도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 메모리 논리모듈 12 : 메모리소자
14 : 논리소자 16 : 구성 메모리
17 : 구성데이터 전송라인 42 : 수평라인
44 : 수직라인
본발명의 특징 및 효과는 동일한 구성요소는 동일한 도면 번호로 표시된 첨부도면을 참조하여 기재된 이하의 설명으로부터 보다 분명히 인식될 수 있다.
본발명의 실시예의 세부사항으로 돌아가기 전에, 본발명의 기초가 되는 원리를 도 1 내지 도 4 를 참조하여 기재하는 것이 바람직하다고 생각된다.
도 1 은 종래의 LSI 또는 VLSI 기술을 이용하여 제조된 프로그램가능 IC 의 부분을 형성하는, 제 1 실시예에 따른, 하나의 메모리 논리모듈을 개략적으로 도시하는 블록도이다. 도 2 에 개략적으로 도시된 바와 같이, 상기 프로그램가능 논리 IC 는 2 차원적으로 배열된, 도 1 에 도시된, 복수의 메모리 논리모듈 (10) 로 구성된다.
도 1 의 메모리 논리모듈 (10) 은 일반적으로 메모리소자 (12) 및 네개의 논리소자 (14) 를 구비한다. 그러나, 상기 논리소자 (14) 의 수는 네개로 절대 제한되지 않으며, 메모리소자 (12) 의 용량에 따라 IC 제조시의 제약조건을 고려하여 임의로 결정될 수 있다. 메모리소자 (12) 에는, 그 각각이 복수의 다른 구성데이터 (1-N) 세트를 저장할 용량을 갖는 이러한 특별한 경우에, 네개의 메모리부가 제공된다. 상기 구성데이터 (1-N) 는 CPU (중앙처리장치) (도시되지 않음) 의 제어하에서 외부 메모리 (도시되지 않음) 로부터 메모리소자 (12) 로 기입된다. 구성데이터의 수 (N) 는 메모리소자의 용량에 의하여 결정된다. 각각의 논리소자 (14) 에는 상기 메모리소자 (12) 의 대응하는 메모리부에 저장된 구성데이터 (1-N) 중 하나가 구성/재구성 명령신호 (18) 에 응답하여 병렬로 전송되는, 도면 번호 16 으로 표시된, 구성 메모리가 제공된다.
본발명의 특징은 메모리소자 (12) 가 복수의 다른 구성데이터 (1-N) 세트를 미리 저장한다는 것이 이해되어야 한다. 더욱이, 메모리 (16) 에 저장된 구성은 상기 메모리 (12, 16) 사이에서 평행하게 배열된 구성데이터 전송라인 (화살표로 도시됨) 을 통하여 메모리소자 (12) 에 저장된 또다른 구성데이터로 신속하게 대체된다 (즉, 재구성됨).
본발명에 따르면, 재구성은 한 사이클 내지 수 사이클로 수행될 수 있다.
도 3 을 참조하면, 제 1 실시예의 동작을 특징지우는 단계를 포함하는 플로우챠트가 도시된다.
도 3 에 도시된 바와 같이, 메모리소자 (10) 는 단계 20 에서 초기화 (리셋) 되고, 그 후에 구성데이터 (1-N) 세트를 각 메모리 논리모듈 (10) (단계 22) 에 기입하라는 명령이 발생되는지 여부를 판정하기 위한 체크가 이루오진다. 단계 22 에서의 조회에 대한 응답이 긍정적 (즉, 예) 이라면, 구성데이터 (1-N) 는 적합한 외부 메모리 (단계 24) 로부터 각 메모리소자 (10) 로 기입된다. 그렇지 않다면 (즉, 단계 22 에서의 조회에 대한 응답이 부정적이라면), 루틴 (routine) 은 상기한 구성데이터 기입명령의 통지를 기다린다. 단계 26 에서, 구성데이터 (1-N) 가 대체 (즉, 소거) 되어야 하는지 여부를 판정하기 위한 체크가 이루어진다. 이것은 각 메모리 논리모듈 (10) 에 이미 저장된 데이터 (1-N) 가 새로운 다른 구성데이터 세트로 대체되어야 함을 의미한다. 만일 단계 26 에서의 조회에 대한 응답이 긍정적이라면, 루틴은 단계 36 에서 종료된다. 그러나, 메모리소자 (10) 내의 구성데이터 (1-N) 의 대체는 직접적으로 본발명에 관련되지 않으며, 따라서 이에 대한 추가적인 기재는 간략화를 위하여 생략된다.
이어서, 단계 28 에서, 구성데이터 (1-N) 중 하나가 각 논리소자 (14) 의 구성 메모리 (16) 에 기입되어야 하는지 여부를 판정하기 위한 체크가 더 이루어진다. 단계 28 의 조회에 대한 응답이 긍정적 (즉, 예) 이라면, 루틴은 구성데이터 (1-N) 중 하나가 선택되어 각 구성 메모리 (16) 로 기입되는 단계 30 으로 진행한다. 그 후에, 단계 32 에서, 구성데이터 (1-N) 가 대체 (소거) 되어야 하는지 여부를 판정하기 위한 체크가 이루어진다. 단계 32 에서 이루어진 조회에 대한 응답이 긍정적이라면, 루틴은 단계 36 에서 종료된다. 그렇지 않다면 (즉, 단계 32 에서의 응답이 부정적이라면), 각 메모리에 이미 저장된 구성데이터가 바뀌어야 하는지 (즉, 재구성이 수행되어야 하는지) 여부를 판정하기 위한 체크가 더 이루어진다. 구성 메모리 (16) 의 내용이 대체되어야 한다면 (즉, 재구성이 수행되어야 한다면), 루틴은 이미 저장된 데이터를 대체하기 위하여 또다른 구성데이터가 메모리에 기입되는 단계 (30) 로 되돌아 간다. 앞에서, 구성데이터 (1-N) 는 모든 메모리소자 (12) 에 기입된다. 그러나, 다른 데이터 (1'-N') 를 나머지 메모리소자 (12) 에 기입하는 동안 데이터 (1-N) 를 메모리소자 (12) 의 부분에 기입하는 것은 본발명의 범위 내에 있다.
도 4 를 참조하면, 제 2 실시예에 대한 간단한 기재가 주어진다. 제 2 실시예는 메모리소자 (10) 가 메모리 (12, 16) 사이에서 처리데이터 전송라인 (40) 을 통하여 교환되는 복수의 논리 처리데이터 세트 (이 경우에는 '4'개) 를 더 저장한다는 점에서 제 1 실시예와는 다르다. 상기 전송라인 (40) 은 단일 라인으로서 도시되지만, 실제로는 병렬 데이터 전송을 위한 복수의 라인으로 구성된다. 논리 처리데이터는 논리소자 (16) 에서의 논리함수를 실행하는 경우에 이용된다. 이 이외에는, 상기 제 1 및 제 2 실시예는 실질적으로 서로 동일하다.
이하에서 도 5 내지 도 9 를 참조하여 제 1 실시예가 기재된다.
개시를 간단히하기 위하여, 도 5 는 이러한 특별한 경우에 2×2 어레이로 배열된 단 4 개의 메모리 논리모듈 (10) (도 1 에 각각 도시됨) 을 포함하는 프로그램가능 논리 IC 를 도시한다. 각 메모리 논리모듈 (10) 의 구성은 이미 언급되었으므로, 추가적인 기재는 생략한다. 각각의 논리소자 (14) 는 상기 논리소자 (14) 내의 논리적 접속에 따라 수평라인 (42) 및 수직라인 (44) 에 각각 결합될 수도 있는 입출력단자를 갖는다. 즉, 각 논리소자 (14) 의 입출력단자의 수평 및 수직라인 (42, 44) 과의 실제 결합은 논리소자 (14) 에 저장된 구성데이터에 의하여 제어된다. 논리소자 (14) 는 수평 및 수직라인 (42, 44) 에 의하여 프로그램가능 논리 IC 에 있는 다른 것과 결합된다. 논리소자 (14) 를 통하여 상기 수평 및 수직라인 (42, 44) 을 결합하는 것이 가능하다. 따라서, 메모리 (16) 에 저장된 구성데이터가 각 논리소자 (14) 의 논리함수 및 상기 소자 (14) 간의 상호접속을 프로그램할 수 있다. 바꿔 말하면, 이러한 논리적인 상태는 재구성을 실행함으로써 바뀔 수 있다.
도 5 에서, 구성데이터 전송라인 (17) 의 수는 도면의 제한되 공간으로 인하여 단 '4' 개이며, 실제로 가장 효과적인 데이터전송을 고려하여 결정된다. 더욱이, 수평 및 수직라인 (42, 44) 각각은 단일 라인으로 나타나 있지만, 각 라인은 실제로는 복수의 데이터 전송라인으로 구성된다. 또한, 첫 문단에서 언급된 바와 같이, 예를 들어 구성데이터는 매우 다양한 논리함수를 실행하기 위하여 2 내지 6 개 (예를 들어) 의 입력을 갖는 조사표를 포함한다. 이러한 조사표는 각 논리소자의 논리 연산을 수행하기 위하여 이용된다. 더욱이, 구성데이터는 논리소자의 스위치의 온/오프 동작을 결정하기 위한 데이터를 포함함으로써 논리소자 간의 상호접속을 특정한다. 메모리 논리모듈 (10) 이 칼럼 (column), 로우 (row) 및 분할된 정방형 어레이에 기초하여 선택된다는 것이 이해되어야 한다.
도 6 은 연관된 신호라인과 함께 하나의 메모리 논리모듈 (10) 의 세부 사항을 도시하는 블록도인 한편, 도 7 은 도 6 에서 각각 도시된 4 개의 메모리 논리모듈 (10) 의 어레이를 도시한다. 그러나, 도 6 및 도 7 에서, 도 5 에 도시된 수평 및 수직라인 (42, 44) 은 단지 도면을 간단히 하기 위하여 생략된다. 도 6 에 가장 잘 도시된 바와 같이, 메모리소자 (12) 는 2 차원 어레이로 배열된 복수의 메모리셀 (46) 을 구비한다. 메모리셀 (46) 은 각각 비트라인 (48) 및 워드라인 (50) 에 결합된다. 데이터 교환 (즉, 데이터 독출/기입) 이 메모리셀 (46) 및 대응하는 비트라인 회로 (52) 사이에서 비트라인 (48) 을 통하여 실행된다. 메모리소자 (12) 및 외부 회로 (도시되지 않음) 사이의 데이터 독출 및 기입 동작은 데이터라인 (54) 을 이용하여 수행된다. 어느 메모리셀 (46) 이 외부 회로로부터 액세스되어야 하는지는 비트라인 선택/제어 라인 (56) 상에 나타나는 제어신호에 의하여 결정된다. 비트라인은 각각 비트라인 회로 (54) 를 통하여 구성데이터 전송라인 (17)에 결합된다.
구성데이터 (1-N) 중 하나가 메모리소자 (12) 로부터 대응하는 구성 데모리 (16) 로 전송되어야 하는 경우, 하나 이상의 워드라인 (50) 이 선택되어 메모리셀 (46) 의 대응하는 로우에 저장된 구성데이터를 독출한다. 선택된 메모리셀 (46) 로부터 도출된 구성데이터는 비트라인 회로 (12) 및 데이터 전송라인 (17) 을 통하여 구성 메모리 (16) 에 전송된다. 메모리소자 제어라인 (58) 상에 나타나는 신호는 메모리소자 (12) 가 외부 회로에 의하여 액세스되어야 하는지 또는 구성데이터가 메모리소자 (12) 로부터 구성 메모리 (16) 로 전송되어야 하는지를 지시하는데 이용된다.
도 8 은 제 1 실시예의 한 구체적인 예를 도시한다. 도 8 에 도시된 배열은 프로그램가능 IC 의 부분을 도시한다는 점에 주의해야 한다. 이러한 경우에, 메모리소자 (12) 는 DRAM 의 형태를 취하는 한편, 구성 메모리 (16) 는 SRAM 으로 구성된다. 일반적으로, DRAM 의 비트라인 피치 (pitch) (즉, 인접한 비트라인 (48) 사이의 거리) 는 작고, 따라서 도 8 에 도시된 바와 같이 비트라인 쌍을 교대로 확장시키는 경우가 있다.
메모리셀 (46) 로부터 비트라인 (48) 을 통하여 도출된 구성데이터는 센스 증폭기 (60) 에 의하여 증폭된다 (실제로는 복수의 증폭기가 이용된다). 이 증폭된 데이터는 구성데이터 전송라인 (17) 을 경유하여 구성 메모리 (16) 의 구성 메모리셀 (62) 에 기입된다. 앞에서, 각각의 센스 증폭기 (60) 는 센스 증폭기 활성화라인 (64) 상에 나타난 하이 레벨 신호에 의하여 활성화된다. 더욱이, 각 구성 메모리셀 (62) 은 워드라인 (66) 을 이용하여 활성화된다. 어느 구성데이터가 선택되는가는 하이 레벨인 워드라인 (50) 에 의하여 결정된다. 도 8 로부터 반드시 분명하지 않을 수도 있지만, 워드라인 (50) 중 하나만이 선택되는 경우에도 하나의 메모리 논리모듈 내의 모든 논리소자가 구성되거나 재구성될 수 있다. 도 8 에 도시된 바와 같이, 한 쌍의 인접한 비트라인은 구성데이터를 도출하기 위하여 이용된다. 그러나, 한 구성데이터가 이러한 두개의 인접한 비트라인중 하나에만 나타난다. 이러한 두개의 비트라인은 차동 증폭이 실행되는 센스 증폭기 (60) 에 결합된다. 도 8 에 도시된 바와 같이, 한 쌍의 비트라인 (48) 이 대응하는 한 쌍의 구성데이터 전송라인 (17) 에 직접 결합된다.
도 9 는 메모리 논리모듈 (10) 의 어레이, 복수의 입출력 셀 (70), 제어기 (72) 및 입출력단자 (74) 를 구비하는 프로그램가능 논리 IC 를 개략적으로 도시하는 도면이다. 도면을 간단히 하기 위하여, 모듈 (10) 간의 기입은 생략된다. 도 9 에 도시된 프로그램가능 논리 IC 는 입출력 셀 (70) 을 통하여 또다른 프로그램가능 논리 IC 에 결합될 수 있다. 입출력단자 (74) 는 예를 들어 도 9 의 프로그램가능 논리 IC 에 구성데이터 (1-N), 구성 및 재구성의 명령신호, 각 논리소자 (14) 가 논리함수를 실행하는 경우 이용되는 처리데이터를 공급하기 위하여 이용된다.
상기한 바와 같이, 하나의 프로그램가능 논리 IC 에 제공된 메모리소자 (12) 각각은 구성데이터를 각 소자 (12) 에 제공된 모든 논리소자로 동시에 전송할 수 있다.
도 10 은 제 2 실시예를 도시하는 블록도이다. 전술한 바와 같이, 제 2 실시예는 메모리소자 (10) 가 복수의 논리 처리데이터를 더 저장한다는 점에서 제 1 실시예와 다르다. 이것은 도 4 와 연결지어 언급되었다. 처리데이터는 메모리 (12, 16) 간에 처리데이터 전송라인 (40) 을 통하여 교환될 수 있다. 논리 처리데이터는 논리소자 (16) 에서 논리함수를 실행하는 경우에 이용된다. 이점을 제외하고는, 제 1 및 제 2 실시예는 실질적으로 서로 동일하다. 제 2 실시예는 논리 처리데이터를 각 메모리소자에 저장하기 때문에, 복수의 논리소자 (14) 는 독립적으로 대응하는 메모리소자 (12) 에 액세스하는 동안 병렬 데이터 처리를 수행할 수 있다.
도 7 및 도 8 에 도시된 바와 같이, 메모리소자 (12) 는 칼럼에 정렬하고, 따라서 종래의 DRAM 이나 SRAM 에서 처럼 외부로부터 메모리소자 (12) 에 무작위로 액세스하는 것이 가능하다. 더욱이, 논리소자 (14) 또한 칼럼에 정렬하므로, 동일한 논의가 적용된다. 그 결과, 하나의 프로그램가능 논리 IC 로부터 도출된 데이터가 또다른 프로그램가능 논리 IC 에 인가된다.
상기한 개시는 본발명의 단 두가지의 가능한 실시예를 나타낼 뿐이며, 본발명이 기초로하는 개념은 상기 실시예에 특별히 제한되지는 않는다는 것이 이해되어야 한다.
상기한 본발명에 따르면, 종래의 프로그램가능 IC 에 비하여 매우 짧은 시간에 재구성될 수 있는 프로그램가능 논리 IC 및 종래의 프로그램가능 IC 에 비하여 매우 짧은 시간에 프로그램가능 논리 IC 를 재구성하는 방법이 제공된다.

Claims (1)

  1. 2 차원 어레이로 배열된 복수의 메모리 논리모듈;
    상기 복수의 메모리 논리모듈에 제공되는 하나 이상의 논리소자로서, 상기 논리소자의 논리함수를 특정하기 위하여 한 세트의 구성데이터가 기입되는 구성 메모리가 제공되는 하나 이상의 논리소자; 및
    상기 복수의 메모리 논리모듈 각각에 제공되는 메모리소자로서, 상기 메모리소자는 각각의 논리소자에 대하여 복수의 다른 구성데이터 세트를 저장하고, 상기 복수의 다른 구성데이터 세트 중 하나가 각각의 논리소자의 구성 메모리에 기입되어 상기 논리소자를 구성 또는 재구성하는 메모리소자를 구비하는 것을 특징으로 하는 프로그램가능 논리장치.
KR1019980012843A 1997-04-11 1998-04-10 복수의구성데이터를미리저장하기위한메모리를갖는프로그램가능논리ic및이러한프로그램가능논리ic를재구성하는방법 KR100334142B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-93297 1997-04-11
JP09093297A JP3106998B2 (ja) 1997-04-11 1997-04-11 メモリ付加型プログラマブルロジックｌｓｉ

Publications (2)

Publication Number Publication Date
KR19980081306A true KR19980081306A (ko) 1998-11-25
KR100334142B1 KR100334142B1 (ko) 2002-06-20

Family

ID=14078439

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980012843A KR100334142B1 (ko) 1997-04-11 1998-04-10 복수의구성데이터를미리저장하기위한메모리를갖는프로그램가능논리ic및이러한프로그램가능논리ic를재구성하는방법

Country Status (3)

Country Link
US (1) US6172521B1 (ko)
JP (1) JP3106998B2 (ko)
KR (1) KR100334142B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120019304A (ko) * 2010-08-25 2012-03-06 삼성전자주식회사 재구성 가능한 논리 장치

Families Citing this family (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6438737B1 (en) * 2000-02-15 2002-08-20 Intel Corporation Reconfigurable logic for a computer
US6519674B1 (en) * 2000-02-18 2003-02-11 Chameleon Systems, Inc. Configuration bits layout
WO2003007155A1 (fr) * 2001-07-12 2003-01-23 Ip Flex Inc. Dispositif a circuit integre
US6954085B2 (en) * 2003-10-13 2005-10-11 International Business Machines Corporation System and method for dynamically executing a function in a programmable logic array
US7425841B2 (en) 2004-02-14 2008-09-16 Tabula Inc. Configurable circuits, IC's, and systems
US7126381B1 (en) 2004-02-14 2006-10-24 Herman Schmit VPA interconnect circuit
US7193440B1 (en) * 2004-02-14 2007-03-20 Herman Schmit Configurable circuits, IC's, and systems
US7167025B1 (en) * 2004-02-14 2007-01-23 Herman Schmit Non-sequentially configurable IC
US7284222B1 (en) * 2004-06-30 2007-10-16 Tabula, Inc. Method and apparatus for identifying connections between configurable nodes in a configurable integrated circuit
US7109752B1 (en) * 2004-02-14 2006-09-19 Herman Schmit Configurable circuits, IC's, and systems
US7312630B2 (en) * 2004-06-30 2007-12-25 Tabula, Inc. Configurable integrated circuit with built-in turns
US7439766B2 (en) * 2004-06-30 2008-10-21 Tabula, Inc. Configurable logic circuits with commutative properties
US7282950B1 (en) 2004-11-08 2007-10-16 Tabula, Inc. Configurable IC's with logic resources with offset connections
US7408382B2 (en) * 2004-06-30 2008-08-05 Tabula, Inc. Configurable circuits, IC's, and systems
US7145361B1 (en) * 2004-06-30 2006-12-05 Andre Rohe Configurable integrated circuit with different connection schemes
US7449915B2 (en) * 2004-06-30 2008-11-11 Tabula Inc. VPA logic circuits
US7081773B1 (en) * 2004-07-07 2006-07-25 Altera Corporation Updating configuration for programmable logic device
US7424655B1 (en) 2004-10-01 2008-09-09 Xilinx, Inc. Utilizing multiple test bitstreams to avoid localized defects in partially defective programmable integrated circuits
US7284229B1 (en) 2004-10-01 2007-10-16 Xilinx, Inc. Multiple bitstreams enabling the use of partially defective programmable integrated circuits while avoiding localized defects therein
US7743085B2 (en) * 2004-11-08 2010-06-22 Tabula, Inc. Configurable IC with large carry chains
US7295037B2 (en) * 2004-11-08 2007-11-13 Tabula, Inc. Configurable IC with routing circuits with offset connections
US7224181B1 (en) * 2004-11-08 2007-05-29 Herman Schmit Clock distribution in a configurable IC
US7330050B2 (en) 2004-11-08 2008-02-12 Tabula, Inc. Storage elements for a configurable IC and method and apparatus for accessing data stored in the storage elements
US7259587B1 (en) 2004-11-08 2007-08-21 Tabula, Inc. Configurable IC's with configurable logic resources that have asymetric inputs and/or outputs
US7317331B2 (en) 2004-11-08 2008-01-08 Tabula, Inc. Reconfigurable IC that has sections running at different reconfiguration rates
US7917559B2 (en) * 2004-11-08 2011-03-29 Tabula, Inc. Configurable IC's with configurable logic circuits that perform adder and/or subtractor operations
US7276933B1 (en) * 2004-11-08 2007-10-02 Tabula, Inc. Reconfigurable IC that has sections running at different looperness
US7268586B1 (en) 2004-11-08 2007-09-11 Tabula, Inc. Method and apparatus for accessing stored data in a reconfigurable IC
US7573296B2 (en) * 2004-11-08 2009-08-11 Tabula Inc. Configurable IC with configurable routing resources that have asymmetric input and/or outputs
US7342415B2 (en) * 2004-11-08 2008-03-11 Tabula, Inc. Configurable IC with interconnect circuits that also perform storage operations
US20070244958A1 (en) * 2004-11-08 2007-10-18 Jason Redgrave Configurable IC's with carry bypass circuitry
US7301368B2 (en) * 2005-03-15 2007-11-27 Tabula, Inc. Embedding memory within tile arrangement of a configurable IC
US7242216B1 (en) 2004-11-08 2007-07-10 Herman Schmit Embedding memory between tile arrangement of a configurable IC
US7236009B1 (en) * 2004-12-01 2007-06-26 Andre Rohe Operational time extension
US20070244959A1 (en) * 2005-03-15 2007-10-18 Steven Teig Configurable IC's with dual carry chains
US7825684B2 (en) * 2005-03-15 2010-11-02 Tabula, Inc. Variable width management for a memory of a configurable IC
US7298169B2 (en) * 2005-03-15 2007-11-20 Tabula, Inc Hybrid logic/interconnect circuit in a configurable IC
US7230869B1 (en) 2005-03-15 2007-06-12 Jason Redgrave Method and apparatus for accessing contents of memory cells
JP4664724B2 (ja) * 2005-04-18 2011-04-06 三菱電機株式会社 半導体集積回路装置および半導体集積回路装置の設計装置
US7443196B2 (en) 2005-07-15 2008-10-28 Tabula, Inc. Configuration network for a configurable IC
US8463836B1 (en) 2005-11-07 2013-06-11 Tabula, Inc. Performing mathematical and logical operations in multiple sub-cycles
US7372297B1 (en) 2005-11-07 2008-05-13 Tabula Inc. Hybrid interconnect/logic circuits enabling efficient replication of a function in several sub-cycles to save logic and routing resources
US7765249B1 (en) 2005-11-07 2010-07-27 Tabula, Inc. Use of hybrid interconnect/logic circuits for multiplication
US7818361B1 (en) 2005-11-07 2010-10-19 Tabula, Inc. Method and apparatus for performing two's complement multiplication
JP2007142591A (ja) * 2005-11-15 2007-06-07 Matsushita Electric Ind Co Ltd 暗号管理方法
US7489162B1 (en) 2005-12-01 2009-02-10 Tabula, Inc. Users registers in a reconfigurable IC
US7679401B1 (en) * 2005-12-01 2010-03-16 Tabula, Inc. User registers implemented with routing circuits in a configurable IC
US7461362B1 (en) 2005-12-01 2008-12-02 Tabula, Inc. Replacing circuit design elements with their equivalents
US7797497B1 (en) 2006-03-08 2010-09-14 Tabula, Inc. System and method for providing more logical memory ports than physical memory ports
US7518400B1 (en) 2006-03-08 2009-04-14 Tabula, Inc. Barrel shifter implemented on a configurable integrated circuit
US7504858B1 (en) 2006-03-08 2009-03-17 Tabula, Inc. Configurable integrated circuit with parallel non-neighboring offset connections
US7694083B1 (en) 2006-03-08 2010-04-06 Tabula, Inc. System and method for providing a virtual memory architecture narrower and deeper than a physical memory architecture
JP2007251329A (ja) * 2006-03-14 2007-09-27 Matsushita Electric Ind Co Ltd プログラマブルロジックデバイス
US7669097B1 (en) 2006-03-27 2010-02-23 Tabula, Inc. Configurable IC with error detection and correction circuitry
US7529992B1 (en) 2006-03-27 2009-05-05 Tabula, Inc. Configurable integrated circuit with error correcting circuitry
JP4191218B2 (ja) 2006-10-12 2008-12-03 エルピーダメモリ株式会社 メモリ回路及び半導体装置
US7587697B1 (en) 2006-12-12 2009-09-08 Tabula, Inc. System and method of mapping memory blocks in a configurable integrated circuit
US7930666B1 (en) 2006-12-12 2011-04-19 Tabula, Inc. System and method of providing a memory hierarchy
US8041529B2 (en) * 2007-02-09 2011-10-18 Robert Bosch Gmbh Changing parameters in a tested system using virtual working pages
EP2140548A4 (en) * 2007-03-20 2010-06-09 Tabula Inc CONFIGURABLE IC WITH A COUPLING AREA WITH MEMORY ELEMENTS
US8112468B1 (en) 2007-03-22 2012-02-07 Tabula, Inc. Method and apparatus for performing an operation with a plurality of sub-operations in a configurable IC
US7839162B2 (en) 2007-06-27 2010-11-23 Tabula, Inc. Configurable IC with deskewing circuits
US8412990B2 (en) * 2007-06-27 2013-04-02 Tabula, Inc. Dynamically tracking data values in a configurable IC
US8069425B2 (en) 2007-06-27 2011-11-29 Tabula, Inc. Translating a user design in a configurable IC for debugging the user design
EP2201569A4 (en) 2007-09-06 2011-07-13 Tabula Inc CONFIGURATION CONTEXT SWITCH
WO2009039462A1 (en) * 2007-09-19 2009-03-26 Tabula, Inc. Method and system for reporting on a primary circuit structure of an integrated circuit (ic) using a secondary circuit structure of the ic
US7810059B1 (en) 2007-10-11 2010-10-05 Xilinx, Inc. Methods of enabling the validation of an integrated circuit adapted to receive one of a plurality of configuration bitstreams
US7853916B1 (en) 2007-10-11 2010-12-14 Xilinx, Inc. Methods of using one of a plurality of configuration bitstreams for an integrated circuit
US7863930B2 (en) * 2007-11-13 2011-01-04 Panasonic Corporation Programmable device, control method of device and information processing system
US8863067B1 (en) 2008-02-06 2014-10-14 Tabula, Inc. Sequential delay analysis by placement engines
US8166435B2 (en) * 2008-06-26 2012-04-24 Tabula, Inc. Timing operations in an IC with configurable circuits
US8525548B2 (en) * 2008-08-04 2013-09-03 Tabula, Inc. Trigger circuits and event counters for an IC
JP2010177897A (ja) * 2009-01-28 2010-08-12 Yokogawa Electric Corp Ｆｐｇａのコンフィギュレーション回路
US8072234B2 (en) 2009-09-21 2011-12-06 Tabula, Inc. Micro-granular delay testing of configurable ICs
IN2012DN05920A (ko) 2010-01-20 2015-09-18 Semiconductor Energy Lab
WO2011123151A1 (en) 2010-04-02 2011-10-06 Tabula Inc. System and method for reducing reconfiguration power usage
KR101899880B1 (ko) 2011-02-17 2018-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 ｌｓｉ
JP5883699B2 (ja) * 2011-04-13 2016-03-15 株式会社半導体エネルギー研究所 プログラマブルｌｓｉ
US8476927B2 (en) 2011-04-29 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
CN103534950B (zh) 2011-05-16 2017-07-04 株式会社半导体能源研究所 可编程逻辑装置
TWI571058B (zh) 2011-05-18 2017-02-11 半導體能源研究所股份有限公司 半導體裝置與驅動半導體裝置之方法
US8581625B2 (en) 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US8779799B2 (en) 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
JP5892852B2 (ja) 2011-05-20 2016-03-23 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
US8669781B2 (en) 2011-05-31 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5912844B2 (ja) 2011-05-31 2016-04-27 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
US8941409B2 (en) 2011-07-01 2015-01-27 Tabula, Inc. Configurable storage elements
US9583190B2 (en) 2011-11-11 2017-02-28 Altera Corporation Content addressable memory in integrated circuit
US8975917B2 (en) 2012-03-01 2015-03-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US9654107B2 (en) 2012-04-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Programmable LSI
DE112013002281T5 (de) 2012-05-02 2015-03-05 Semiconductor Energy Laboratory Co., Ltd. Programmierbare Logikvorrichtung
KR102059218B1 (ko) 2012-05-25 2019-12-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스 및 반도체 장치
JP6377317B2 (ja) 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
US8519741B1 (en) * 2012-07-06 2013-08-27 Xilinx, Inc. Operating a programmable integrated circuit with functionally equivalent configuration bitstreams
WO2014061567A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
TWI591966B (zh) 2012-10-17 2017-07-11 半導體能源研究所股份有限公司 可編程邏輯裝置及可編程邏輯裝置的驅動方法
JP6254834B2 (ja) 2012-12-06 2017-12-27 株式会社半導体エネルギー研究所 半導体装置
TWI611419B (zh) 2012-12-24 2018-01-11 半導體能源研究所股份有限公司 可程式邏輯裝置及半導體裝置
JP6272713B2 (ja) 2013-03-25 2018-01-31 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス及び半導体装置
JP6473626B2 (ja) 2014-02-06 2019-02-20 株式会社半導体エネルギー研究所 半導体装置
JP6282482B2 (ja) * 2014-02-18 2018-02-21 株式会社日立製作所 プログラマブル回路装置、コンフィギュレーション情報修復方法
US9294096B2 (en) 2014-02-28 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6541376B2 (ja) * 2014-03-13 2019-07-10 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法
TWI643457B (zh) 2014-04-25 2018-12-01 日商半導體能源研究所股份有限公司 半導體裝置
CN107078740A (zh) * 2014-10-22 2017-08-18 太阳诱电株式会社 可重构设备
US9954533B2 (en) * 2014-12-16 2018-04-24 Samsung Electronics Co., Ltd. DRAM-based reconfigurable logic
CN108352837A (zh) 2015-11-13 2018-07-31 株式会社半导体能源研究所 半导体装置、电子构件及电子设备
US10013212B2 (en) * 2015-11-30 2018-07-03 Samsung Electronics Co., Ltd. System architecture with memory channel DRAM FPGA module
JP2017135698A (ja) 2015-12-29 2017-08-03 株式会社半導体エネルギー研究所 半導体装置、コンピュータ及び電子機器
US20190013811A1 (en) * 2016-01-20 2019-01-10 Nec Corporation Reconfigurable circuit, reconfigurable circuit system, and method for operating reconfigurable circuit
DE112017004148T5 (de) 2016-08-19 2019-05-23 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Steuern der Stromzufuhr in einer Halbleitervorrichtung

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0230217A (ja) 1988-07-20 1990-01-31 Fujitsu Ltd プログラム可能な論理アレイ
US4940909A (en) * 1989-05-12 1990-07-10 Plus Logic, Inc. Configuration control circuit for programmable logic devices
JPH04286213A (ja) 1991-03-14 1992-10-12 Kawasaki Steel Corp コンフィグレーション容易なプログラマブルロジックデバイス
JPH0563551A (ja) 1991-08-29 1993-03-12 Kawasaki Steel Corp プログラマブル論理回路装置
US5426378A (en) * 1994-04-20 1995-06-20 Xilinx, Inc. Programmable logic device which stores more than one configuration and means for switching configurations
JPH08307246A (ja) 1995-05-08 1996-11-22 Nec Eng Ltd 集積回路装置および論理回路の構成方法
US5646544A (en) 1995-06-05 1997-07-08 International Business Machines Corporation System and method for dynamically reconfiguring a programmable gate array
JPH09231788A (ja) * 1995-12-19 1997-09-05 Fujitsu Ltd シフトレジスタ及びプログラマブル論理回路並びにプログラマブル論理回路システム
US5760602A (en) * 1996-01-17 1998-06-02 Hewlett-Packard Company Time multiplexing a plurality of configuration settings of a programmable switch element in a FPGA
JPH09307428A (ja) 1996-05-14 1997-11-28 Hitachi Ltd 可変論理集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120019304A (ko) * 2010-08-25 2012-03-06 삼성전자주식회사 재구성 가능한 논리 장치

Also Published As

Publication number Publication date
JP3106998B2 (ja) 2000-11-06
US6172521B1 (en) 2001-01-09
KR100334142B1 (ko) 2002-06-20
JPH10285014A (ja) 1998-10-23

Similar Documents

Publication Publication Date Title
KR100334142B1 (ko) 복수의구성데이터를미리저장하기위한메모리를갖는프로그램가능논리ic및이러한프로그램가능논리ic를재구성하는방법
US5717901A (en) Variable depth and width memory device
US6052327A (en) Dual-port programmable logic device variable depth and width memory array
US6191998B1 (en) Programmable logic device memory array circuit having combinable single-port memory arrays
US5867422A (en) Computer memory chip with field programmable memory cell arrays (fpmcas), and method of configuring
KR102353068B1 (ko) Sram 메모리
US3967251A (en) User variable computer memory module
JPH0378720B2 (ko)
US5267212A (en) Random access memory with rapid test pattern writing
US6288970B1 (en) Programmable logic device memory array circuit having combinable single-port memory arrays
US10431296B2 (en) Serialized SRAM access to reduce congestion
US5309045A (en) Configurable logic element with independently clocked outputs and node observation circuitry
TW202341149A (zh) 記憶體內計算裝置及在積體電路記憶體中進行相乘之方法
US5873126A (en) Memory array based data reorganizer
KR100762597B1 (ko) 반도체 메모리를 위한 칩 상의 프로그램가능 데이터 패턴발생기
KR0164879B1 (ko) 반도체 기억 장치
US6072332A (en) Variable depth memories for programmable logic devices
USRE38651E1 (en) Variable depth and width memory device
JPH0823996B2 (ja) ２個以上の集積半導体回路の集合体
CN111128286B (zh) 存储器装置及其操作方法
US5485588A (en) Memory array based data reorganizer
KR100443355B1 (ko) 테스트모드와 정상모드에서 공통버스를 사용하는 반도체 메모리 소자
KR100322718B1 (ko) 동시에다중기록액세스가가능한기억장치어레이
JPH06223597A (ja) 半導体装置
CN116521126A (zh) 集成电路器件及在其中的存储器中进行乘法的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120322

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee