JPH01143095A - デユアルポートメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕　　′ 本発明は、演算回路を搭載した半導体メモリに関するも
のであ少、特にＲＡＭ部とＳＡＭ部を有しランダムアク
セスポートおよびシリアルアクセスポートから独立にア
クセス可能なデュアルポートメモリに関する。

〔従来の技術〕

第１０図は従来の画像処理システムの構成図を示す。図
において１０１はプロセッサ、１０２はフレームメモリ
、ｌｏａＡｇ回路である。画像処理システム、画像表示
システム等では、画像データ蓄積用に半導体メモリで構
成されたフレームメモリが用いられる。プロセッサ１０
１とフレームメモリ１０２から構成された基本的な画像
処理システムを第１Ｏ図（ａ）に示す。さて、別画像を
重ね合わせて表示する場合等では、表示に先立ち画像デ
ータ間でＡＮＤ（論理積）、ＯＲ（論理和）等の論理演
算を行うことが必要になる。従来これらの処理はソフト
ウェアを用いて、フレームメモリ１０２からソースデー
タとデスティネーションデータを読み出し、プロセッサ
１０１で演算を行い、デスティネーションデータが記憶
されていたアドレスを指定してフレームメモリ１０２に
演算結果を書き込むという手順で行われてｂた。すなわ
ち、論理演算を実行することによりフレームメモリ１０
２　Ｋ記憶されたデスティネーションデータは演算結果
の値に置き換えられる。一方、フレームメそり１０２に
記憶されたソースデータは、論理演算の前後で不変であ
る。

換言すればデスティネーションデータは成るアドレスの
データを読み出して、これに演算を実施して、その結果
釜再び元のアドレスに書き込まれるデータであシ、ソー
スデータは演算に使用するデータである。通常のプロセ
ッサでは、同時に処理可能なデータ幅が数ビットに限定
される為、フレームメモリ１０２からのデータ読出しお
よびデータ書込みの回数で決まるメモリアクセス回数、
およびプロセッサ１０１のスループットに起因する膨大
な処理時間が問題になっている。

処理時間の短縮には、プロセッサ１０１とフレームメモ
リ１０２の中間に専用の論理演算回路を設置すると有効
である。その構成を第１０図（ｂ）に示す。

演ｇＫ先立ちフレームメモリ１０２がらソースデータト
テスティネーションデータを読み出す必要があるが、デ
スティネジジョンデータの読出しステップと後続の演算
結果の書込みステップでは、メモリアドレスを変化させ
る必要がない。その為、後述のように、プロセッサ１０
１はフレームメモリ１０２からソースデータを読み出し
、主演算回路１０３を介してデスティネーションデータ
が記憶されたアドレスにソースデータをリード・モディ
ファイ・ライトするだけで演算を実行できる。すなわち
、デスティネーションデータの読出し回数または演算結
果の書込み回数だけメモリのアクセス回数を低減できる
。上述のような処理向けには、第１０図（ｂ）中に破線
で示すように、演算回路１０３と半導体フレームメモリ
１０２を同一チップに集積したほうが、外付は回路が少
なくなるうえに、リード・モディファイ・ライトを内部
で行うので処理時間も早くなる。

上記の原理に基づいた従来メモリの一例を第１１図に示
す（例えば、日経エレクトロニクス１９８６゜３、２４
．　ＰＰ２４３〜ＰＰ２６４に記載）。第１１図は従来
の演算回路を搭載したデュアルポートメモリの構成図で
ある。図において工はＲＡＭ部、■はシリアルアクセス
メモリ（８ｅｒｉａｌ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）
　（以下軸１部と称す）、ｆｆｌはトランスファ・ゲー
ト部、■はランダムアクセスポート、■はシリアルアク
セスポートである。図は、メモリ外部から同時に入力ま
たは出力可能なデータ幅が１ビツトの場合の構成を示し
ておシ、またデュアルポートメモリへの適用例として、
通常のメモリに相当するＲａｎ−ｄｏｍ　Ａｃｃｅｓｓ
　Ｍｅｍｏｒｙ　（ＲＡＭ）部■の他に、データレジス
タから構成される５ｅｒｉａｌ　Ａｃｃｅｓｓ　Ｍｅｍ
ｏｒｙ　（ＳＡＭ）部■、そして両者間のデータ転送を
制御するトランスファ・ゲート部■も付記して込る。

また図のＲＡＭ部Ｉにおいて、５はメモリセルアレイ、
２はＲＡＭ部ロクロウ選択回路はＲＡＭ部コテコラム選
択回路はＲＡＭ部人出カバッファ、４′はＲＡＭ部デー
タバス、ワード線ＷＬ（ｑ）フ（ｑ＝１．・・・。

Ｑ）はＲＡＭ部ロクロウ選択回路２出力されるメモリセ
ル選択信号を伝送する線路、ビット線ＢＬ　（ｐ）；（
ｐ＝１．・・・、ｐ）はメモリセルＭ（ｐＩｑ）；（ｐ
：ＩＩ・・・、ｐ）、（ｑ＝ｔ、・・・、Ｑ）　　から
の読出しデータまたはメモリセルへの書込みデータに対
応した信号を伝送する線路である。メモリセルアレイ５
は、上記ワード線ＷＬ（ｑ）とビット線ＢＬ（ｐ）の交
点毎にメモリセルＭ（ｐ、ｑ）を配置することによって
構成される。几ＡＭ部ロウ選択回路２は、ランダムアク
セスポート■よシ外部入力されたＸアドレスに基づいて
複数のワード線ＷＬ　（ｑ）　；　（ｑ＝１．・・・、
Ｑ）の中から１本を選択すを回路である。ＲＡＭ部コテ
コラム選択回路１ランダムアクセスポート■よシ外部入
力されたＸアドレスに基づいて複数のビット線ＢＬ（ｐ
）　；　（ｐ＝１．・・・、ｐ）　　の中から１本を選
択し、ＲＡＭ部データバス４′に接続する回路である。

すなわち、半導体メモリの外部から同時にデータ読出し
またはデータ書込みが可能なメモリセルは、ランダムア
クセスポート■よシ外部入力されたＸアドレスとＸアド
レスで決、９　ＲＡＭ部ロクロウ選択回路２ＡＭ部コラ
ム違択回路１で共に選択されたメモリセルＭ（ｐ、ｑ）
だけである。

また、図のＲＡＭ部Ｉに付加された１５は論理演算回路
、６′は演算コードデコーダである。演算コードデコー
ダ６′はランダムアクセスポート■よシ外部入力された
演算コードをデコードし、ＡＮＤ、ＯＲ。

等論理演算の別を示す信号として出力する。演算回路１
５は、ＲＡＭ部人カバツファ３を介して外部入力された
ソースデータと、ＲＡＭ部データバス４′を介して選択
メモリセルＭ（ｐ、ｑ）から入力されたデスティネーシ
ョンデータに対して論理演算を実行する。演算結果は、
演算回路１５よｐ　ＲＡＭ部データバス４′上に出力さ
れ、デスティネーションデータが記憶されていた上記選
択メモリセルＭ　（ｐ、ｑ）に書き込まれる。演算回路
１５の動作は、ランダムアクセスポート■より外部入力
される演算制御信号によって制御される。すなわち、制
御信号の与え方によ）、演算回路１５に上述の論理演算
を実行させることも、また論理演算とは別にＴＬＡＭ部
テータバス４′とＲＡＭ部入出入出力バッファ３気的す
接続状態または切シ離し状態に切換え制御することも可
能である。

ａＡＭ部■において、１０はデータレジスタアレイ、８
はアドレスポインタ、９はＳＡＭ部コテコラム選択回路
１はＳＡＭ部入出入出力バッファはＳＡＭ部データバス
である。データレジスタアレイ１０は、データレジスタ
ＤＲ（ｐ）　；　（ｐ＝ｌ、・・・、“Ｐ）をビット線
ＢＬ（ｐ）；（ｐ＝１．・・・、ｐ）に対応させてワー
ド線ＷＬ方向に平行に配置することによって構成される
。

データレジスタアレイ１０は、第１１図中に示すシリア
ルアクセスポート■からアドレスが連続したデータを高
速に読出しまたは書き込む時に、一連の読出しデータま
たは書込みデータを一時的に蓄える補助メモリとして用
いられる。アドレスポインタ８は、シリアルアクセスポ
ートＶからのシリアルアクセス時に、データ読出しまた
はデータ書込みの対象となるデータレジスタのアドレス
を内部発生する回路である。発生するアドレスは、シリ
アルアクセスポート■よシ外部入力される初期値とシリ
アルクロックφ８ｃのトグル（ＨＩＧＨレベルとＬＯＷ
レベルを繰返し切シ換えること）数で決まる。

ＳＡＭ部選択回路９は、アドレスポインタ８から出力さ
れるアドレスに基づいて複数のデータレジスタＤＲ（ｐ
）の中から１個を選択し、ＳＡＭ部データパスルに接続
する回路である。

ＲＡＭ部■とＳＡＭ部■の中間に配置されたトランスフ
ァゲートアレイ１４は、トランスファゲートをビット線
ＢＬ（ｐ）毎に配置して構成される。トランスファゲー
トアレイ１４が導通状態の時、ＲＡＭ部■とＳＡＭ部■
は電気的に接続された状態にあシ、ロウ選択回路２で選
択されたワード線ＷＬ（ｑ）上の各メモリセルＭ（ｐ、
ｑ）；　（ｐ＝１．・・・、ｐ）は、対応するデータレ
ジスタＤＲ（ｐ）　；　（ｐ＝１．・・・、ｐ）との間
で一括してデータ転送が可能である。

次に、この従来のデュアルポートメモリについて、論理
演算時の動作説明を行う。−例としてメモリセルＭ（２
，３）にはソースデータが記憶されており、メモリセル
Ｍ（３，１）にはデスティネーションデータが記憶され
ているものとする。ここで、ソースデータが記憶されて
いるメモリセルのＸおよびＸアドレスをソースアドレス
、デスティネーションデータが記憶されているメモリセ
ルのアドレスをデスティネーションアドレスと呼ぶこと
にする。また、ランダムアクセスポートＮよシ外部入力
された演算コードは、演算コードデコーダ６′によって
デコードされ、ＡＮＤ、　ＯＲ等論理演算の別を示す信
号として、演算回路１５に出力されているとする。

（１−１）ランダムアクセスポート■よシ外部入力また
は内部発生した演算回路制御信号を用いて、ＦＬＡＭ部
データバス４′と入出力バツ７ア３を電気的な接続状態
に設定する。しかる後、ソースアドレスを構成するＸお
よびＸアドレスの内、ＸアドレスをＲＡＭ部ロクロウ選
択回路２部入力し、かつＸアドレスをＲＡＭ部コクコラ
ム選択回路１部入力する。これにより、ソースデータが
記憶されたメモリセルＭ（２，３）が選択され、メモリ
セルＭ（２゜３）に記憶されたソースデータがＲＡＭ部
データバス４′そしてＲＡＭ部入出入出力バッファ３し
てランダムアクセスポート■よシ外部出力される。

（ｓ−２）ランダムアクセスポートｙよシ外部入力また
は内部発生した演算回路制御信号を用いて、几ＡＭ部デ
ータバス４′と人出力バツファ３を電気的な切シ離し状
態に設定する。デスティネーションアドレスを構成する
ＸおよびＸアドレスの内、Ｘアドレスをロウ選択回路２
にランダムアクセスポートｙよシ外部入力し、かつＸア
ドレスをＲＡＭ部コクコラム選択回路１部入力する。こ
れにより、デスティネーションデータが記憶されたメモ
リセルＭ（ａ、１）が選択され、メモリセルＭ（３，１
）に記憶されたデスティネーションデータがＲＡＭ部デ
ータバス４′を介して演算回路１５に入力される。

デスティネーションデータは、外部出力されない。

（１−３）上記（１−１）　　のステップで外部に読み
出したソースデータを、ＲＡＭ部入出入出力バッファ３
して、演算回路１５に外部入力する。

（１−４）演算回路１５を動作させ、演算コードデコー
ダ６′から出力される論理演算の別を示す信号に基づい
て、内部入力されたデスティネーションデータと外部入
力されたソースデータに対して論理演算を実行する。演
算結果は、ＲＡＭ部データバス４′上に出力される。

（１−ｓ）演算結果の出力時において、デスティネーシ
ョンアドレスを構成するＸおよびＸアドレスの内、Ｘア
ドレスをＲＡＭ部ロクロウ選択回路２部入力し、かつＸ
アドレスをＲＡＭ部コラム選択回路ｌに外部入力する。

これにより、デスティネーションデータが記憶されてい
たメモリセルＭ（３゜１）に演算結果を書き込むことが
できる。

上述の動作説明から明らかなように、この従来のデュア
ルポートメモリではデスティネーションデータの読出し
ステップ（１−２）と演算結果の書込みステップ（１−
ｓ）で外部入力されるアドレス本例ではＭ（３，１）を
変化させる必要がない。すなわち、リード・モディファ
イ・ライトという一連のメモリ動作で実行可能でおる。

そのため、ソースデータの読出し、デスティネーション
データの読出し、演算結果の書込みという３ステツプで
構成された論理演算を、デュアルポートメモリの外部か
らはソースデータの外部読出しステップとリード・モデ
ィファイ・ライトという２ステツプだけで実行できる。

これにより、１回の論理演算に伴うメモリアクセス回数
の低減が図られ、論理演算のスループット向上に寄与で
きた。

〔発明が解決しようとする問題点〕

しかし、この従来の演算回路を搭載したデュアルポート
メモリの示す例ではメモリ外部から同時に入出力可能な
データ幅は１ピツトである為に、１ビツトずつしか論理
演算を実行できない。その為、論理演算のスループット
を大幅に改善するには至らなかった。なお、上記データ
幅を複数ピットに拡張することにより、演算の並列度を
向上させることも可能である。しかし、半導体メモリの
入出力ビン数の制限からデータ幅を極端に増大させるこ
とは難しく、従来の方法で演算の並列性を大幅に向上さ
せることには限界がある。

表示画像は、高精細化の傾向がちシ、高精細化と共に必
要なデータ量が増大する。従って、上述の画像データ間
の論理演算に伴う処理時間は、今後益々増大することに
なシ問題である。

〔問題点を解決するための手段〕

本発明の目的は、上述の問題点を解決するべく、複数搭
載された演算回路を８ＡＭ部データレジスタに対応させ
て配置し並列動作させることにより、論理演算のスルー
プット向上を図ったデュアルポートメモリを提供するこ
とにある。

このためメそリセル選択信号を伝送するワード線と、読
出しデータまたは書込みデータ信号を伝送するビット線
との叉点にメモリセルを配置したメモリアレイを含むＲ
ＡＭ部と、ワード線方向にビット線に対応して設けたデ
ータレジスタを配置したデータレジスタアレイを含むＳ
ＡＭ部と、該ＲＡＭ部と該ＳＡＭ部の間に、該ビット線
に対応して配置した演算回路系とを含む演算部と、デス
ティネーションデータを該メモリセルの指定のメモリセ
ル選択信号でワード線の単位で並列に読出す手段と、前
記演算回路系において前記データレジスタから入力した
ソースデータと、並列に読出した前記デスティネーショ
ンデータを一括して並列演算処理をする手段と、並列演
算処理されたデータを、前記デスティネーションデータ
が在った元の読出し位置に書込む手段とを設け、前記演
算回路系にフラグレジスタまたはフラグデータ記憶用メ
モリアレイを設け、フラグデータにより演算の実行また
は禁止を設定する手段とを設け、前記演算回路系に含ま
れる演算回路を複数の演算回路系で共用している。

〔実施例〕

〔１〕第１の実施例の説明 第１図は、本発明の第１の実施例におけるデュアルポー
トメモリの構成図である。図において７は演算部、０Ｐ
（ｐ）；（ｐ＝１・・・・・・Ｐ）は演算回路系で６る
。１組の８ＡＭ部■を有するデュアルポートメモリに本
発明を適用した例を示している。ここに示す実施例は、
メモリ外部から同時に入力または出力可能なデータ幅が
１ビツトの場合の構成を示しておシ、第１１図に示す従
来例においてトランスファ・ゲート部■を演算部７に置
き換えた構成に相当する。なお、第１の実施例において
、演算部７は後述のように従来例におけるトランス７ア
ゲートアレイ１４の機能を兼ね備えておシ、ＲＡＭ部Ｉ
とＳＡＭ部■を電気的な接続状態または切シ離し状態に
切シ換え制御することもできる。

第１の実施例においてＲＡＭ部ＩおよびＳＡＭ部■の構
成は、第１１図に示す従来例のＲＡＭ部！およびＳＡＭ
部■の構成と同様であシ、演算回路層シの構成が異なる
。第１１図中ＲＡＭ部ＩとＳＡＭ部■の中間に配置され
た演算部７は、ワード線方向に複数配置された演算回路
系０Ｆ（ｐ）とこれらの演算回路系間で共通化された演
算コードデコーダ６とから構成される。演算コードデコ
ーダ６は、外部入力された演算コードをデコードし、Ａ
ＮＤ、　ＯＲ等論理演算の別を示す信号として各演算回
路系０Ｐ（ｐ）に供給する回路である。演算回路系０Ｆ
（ｐ）は、論理演算を実行する演算回路と、ＲＡＭ部選
択メモリセルＭ（ｐ、ｑ）と８ＡＭ部データレジスタＤ
Ｒ（ｐ）間のデータ転送を制御するトランスファ・ゲー
ト等から構成される。

第２図は演算回路系ＯＰ　（ｐ）の構成図を示す。図に
おいて１６は演算回路ＩＣ：（ｐ）　；　（ｐ＝ｌ・・
曲Ｐ）、１７はトランスファ・ゲートＴＧｔ（ｐ）　；
　（ｐ＝１・・・・・・Ｐ）である。第１のトランスフ
ァ・ゲー）　ＴＧＩ（ｐ）　　１７ハ制御クロック信号
φ１によって導通状態または非導通状態に切シ換え制御
される。ＴＧＩ（＋））が導通状態の時、選択ワード線
上の選択メモリセルＭ　（ｐ＋ｑ）は対応するａＡＭ部
データレジスタＤＲ（ｐ）　ト！気的に接続された状撃
にあシ、これらの間でデータ転送が可能である。論理演
算を行う演算回路ＬＣ（ｐ）　１６はＲＡＭ部選択メモ
リセルＭ（ｐ、ｑ）の出力データ、ＳＡＭ部データレジ
スタＤＲ（ｐ）の出力ブタ、および演算コードデコーダ
６から出力される論理演算の別を示す信号を入力し、演
算結果をビット線ＢＬ（ｐ）を介して上記選択メモリセ
ルＭ　（ｐ。

ｑ）に出力する。なお、第１図に示すように、制御クロ
ック信号φ１は各演算回路系０Ｐ（ｐ）で共通化されて
いることから、ＲＡＭ部ロクロウ選択回路２択された同
一ワード線ＷＬ上のメモリセルＭ（ｐ。

ｑ）とＳＡＭ部データレジスタアレイＤＲ間のデータ転
送は一括して行われる。また、演算動作についても以下
に述べるように、ＲＡＭ部ロクロウ選択回路２択された
同一ワード線ＷＬ上のメモリセルＭ（ｐ、ｑ）に対して
一括して行われる。

ＲＡＭ部メモリセルＭ（ｐ、ｑ）に記憶されたデスティ
ネーションデータと８ＡＭ部データレジスタＤＲ（ｐ）
にセットされたソースデータとの論理演算は、以下の手
順で行う。なお、以下の動作説明では、デスティネーシ
ョンデータがワード線ＷＬ　（２）上の全メモリセルＭ
（ｐ、２）；（ｐ＝１．・・・、Ｐ）に記憶されている
とする。

（２−１）演算コードを演算コードデコーダ６に外部入
力し、その出力をＡＮＤ、ＯＲ等論理演算の別を示す信
号として、各演算回路系０Ｐ（ｐ）　；　（ｐ＝ｌ。

・・・、ｐ）に分配する。

（２−２）ＳＡＭ部■からＲＡＭ部■へのデータ転送ま
たは第１図中に示すシリアルアクセスポートｖからの外
部データ入力により、ＳＡＭ部■の各データレジスタＤ
Ｒ（ｐ）にソースデータをセットする。

しかる後、制御クロック信号φ１を操作して、各演算回
路系０Ｐ（ｐ）内のトランスファ・ゲー）　ＴＧＩ（ｐ
）を非導通状態に設定する。その結果、ＲＡＭ部■とＳ
ＡＭ部■は電気的に切シ離された状態になる。−方、演
算回路系０Ｐ（ｐ）を構成する演算回路ＬＣ（ｐ）の２
個のデータ入力節点は、メモリセルＭ（ｐ、ｑ）が接続
されたＲＡＭ部ビット線ｎＬ（ｐ）とＳＡＭ部データレ
ンスタＤＲ（ｐ）の出力節点にそれぞれ接続されている
。すなわち、演算回路ＬＣ（ｐ）はセットされたソース
データに対応した信号をデータレジスタＤＲ（ｐ）から
入力している状態にある。

（２−３）ＸアドレスをＲＡＭ部ロクロウ選択回路２部
入力し、デスティネーションデータが記憶された同一ワ
ード線上のメモリセルＭ（ｐ、ｑ）を全て選択状態にす
る。−例として、ワード線ＷＬ（Ｑ）のｑ＝２を考え、
第１図中の選択メモリセルＭ（ｐ、２）に斜線を付して
示す。選択メモリセルＭ（ｐ、２）；（ｐ−１，・・・
、Ｐ）は、データ読出しまたはデータ書込みが可能な状
態となシ、記憶データに対応した信号が各ビット線ＢＬ
（ｐ）を介してそれぞれの演算回路系ｏＰ（ｐ）、すな
わち０Ｆ（ｐ）を構成する演算回路ＬＣ（ｐ）に出力さ
れる。

（２−４）外部入力または内部発生した演算回路制御信
号を用いて演算回路ＬＣ（ｐ）　；　（ｐ＝１．・・・
、Ｐ）を全て並列動作させ、選択メモリセルＭ（ｐ、２
）；（ｐ＝１．・・・、Ｐ）から出力されるデスティネ
ーションデータとＳＡＭ部データレジスタＤＲ（ｐ）　
；　（ｐ＝１、・・・、Ｐ）にセットされたソースデー
タとの一括論理演算を実行させる。各演算回路ＬＣ（ｐ
）　；　（ｐ＝１、・・・、Ｐ）　　から出力される演
算結果は、それぞれビット線ＢＬ（ｐ）　；　（ｐ＝１
．・・・、Ｐ）　　を介して選択ワード線上ＷＬ（ｑ）
上の対応するメモリセルＭ　（ｐ、２）；（ｐ＝１’、
・・・、Ｐ）に−括して書き込まれる。

（２−５）ＲＡＭ部！および各演算回路を待機状態に移
す。

（２−６）論理演算内容に変更がない場合は（２−１）
の操作を省略でき、（２−２）から上記操作を繰返す。

上記動作説明から明らかなように、演算回路ＬＣ（ｐ）
へのデスティネーションデータの耽出しステップ（２−
３）と選択メモリセルＭ（ｐ、２）；（ｐ＝１．・・・
、Ｐ）への演算結果の書込みステップ（２−４）におい
て、外部入力するＸアドレスを変化させる必要がなく、
これらの動作を一回のメモリ動作で実行可能である。こ
れは、第１１図に示す従来例のリード・モディファイ・
ライト動作と同様である。しかし、論理演算に先立ちソ
ースデータを一旦半導体メモリの外部に読み出さなけれ
ばならないという従来メモリの制約がなく、ｑが同一の
ワード線ＷＬ（Ｑ）上のメモリセルＭ（ｐ、ｑ）；　（
ｐ＝１．・・・、Ｐ）に対して一括して論理演算が可能
である。数Ｍｂ　（メガビット）級の集積度を有するメ
モリＬＳＩでは、同一ワード線には５００〜２０００個
程度のメモリセルが配置される。従って、本発明の構成
を用いることにより、論理演算のスループットを数百〜
数千倍に高めることが可能である。なお、論理演算に先
立ちＲＡＭ部メモリセルＭ（ｐ、ｑ）にソースデータお
よびデスティネーションデータを書き込む場合、通常の
デュアルポートメモリの使用法と同じくランダムアクセ
スポート■またはシリアルアクセスポートＶから行う。

〔２〕シリアルアクセスポートよシの出力の説明ことで
、用途によっては、シリアルアクセスボートｖから演算
結果を高速に外部へ読み出したいという要求があると考
えられる。このような場合は、演算結果が書き込まれた
同一ワード線ＷＬ（ｑ）上のメモリセルＭ（ｐ、ｑ）を
選択し、ＳＡＭ部データレジスタＤＲ（ｐ）にデータ転
送を行う。しかる後、通常のシリアルポート■からの読
出し動作と同様の動作を行って、演算結果のデータをシ
リアルアクセスポートｖよシ外部出力する。また、上記
操作（１−４）と（１−ｓ）の中間に制御クロック信号
φ１を操作し、各演算回路系０Ｐ（ｐ）内のトランスフ
ァ・ゲー）ＴＧＩ（１））を導通状態に切シ換え、各演
算回路系０Ｆ（ｐ）を構成する演算回路ＬＣ（ｐ）から
対応するデータレジスタＤＲ（ｐ）に演算結果を出力す
る。ＳＡＭ部■の各データレジスタＤＲ（ｐ）に演算結
果がセットされた後、制御クロック信号φ１を操作し、
再び前記トランスファ・ゲー）　ＴＧＩ（ｐ）を非導通
状態に切シ換え、演算結果を直接ＳＡＭ部データレジス
タＤＲ（ｐ）にセットすることも可能である。

この場合、ＲＡＭ部ＩからＳＡＭ部■へのデータ転送に
要する時間だけオーバーヘッド時間を短縮できる利点が
ある。

〔３〕画像処理の説明 ところで、画像処理装置、画像表示端末等に用いられる
表示用フレームメモリでは、特にラスク方向に甚んだデ
ータを順次アクセスする時に高速性が要求される。その
為、デュアルポートメモリを用いてフレームメモリを構
成する場合、ラスク方向のデータはシリアルポートｖか
ら頴次読出しまたは順次書込みができるようにアドレス
が割付けられる。これより明らかなように、本発明のデ
ュアルポートメモリを画像表示用フレームメモリに適用
することにより、ラスク方向に並んだ一連のデータに対
して一括して論理演算が可能になる。

従って、表示フレームが異なる画像データを重ね合わせ
表示する場合等において、フレーム画像データ間の論理
演算に要する時間を著しく短縮できる。さて、画像処理
装置、画像表示端末等でなされる論理演算の特徴は、上
記のように１７レ一ム分の画像データが全て演算対象に
なる場合に代表されるが、一部分だけが演算の対象にな
る場合も少なくない。その例を以下に列挙する。

最近は画像表示端末は、高機能化と共にマルチスクリー
ン機能を備える傾向にある。第３図（ａ）。

（ｂ）は画像演算における半導体メモリ上のデータ並び
の説明図である。図においてＤ　、　Ｄ’はデスティネ
ーションデータ、ｓ　、　ｓ’はソースデータ、Ｒ１蓼
ラスタ方向である。図は半導体メモリを用いてフレーム
メモリを構成する場合を想定し、半導体メモリ内のメモ
リセルアレイ５に記憶されるデータ並びを表示したもの
である。まず、図（ａ）は画像の局所置換で表示画面ｔ
−４分割してフレームが異なる２値画像データを同時に
最大４種類表示する場合のデータ並びに相当する。デス
ティネーションデータＤは部分画像データＤ、、　Ｄ、
、　Ｄｅ、Ｄ、から構成され、ソースデータＳは部分画
像データＳ、、　Ｓｂ、　Ｓ、。

Ｓ、から構成されている。初期状態として、表示用フレ
ームメモリにはデスティネーションデータＤがセットさ
れておシ、画像表示端末にデータを表示中であるとする
。マルチスクリーン機能を用いて、表示画面の一部を別
フレームの画像と置き換える時は、４分割構成されたフ
レームメモリ上のデータを一部曹き換える。例えば、ソ
ーステータＳを構成する部分画像データＳ、を外部入力
し表示用フレームメモリに書き込むことによって、デス
ティネーションデータＤ中の部分画傳データＤｂを８、
に置き換える。なお、ソースデータＳとデスティネーシ
ョンデータＤが同一の半導体メモリに記憶されておシ、
半導体メモリの一部を表示用フレームメモリとして用い
る場合も、同様の置換え操作が必要である。− 次に、幾何学図形間の演算機能を有する表示端末の例を
挙げる。図（ｂ）は画像の局所演算で表示用フレームメ
モリに用いる半導体メモリ上のデータ並びを示したもの
であシ、表示時における幾何学図形と背景は２値データ
（０″および”１”）の違いで区別される。デスティネ
ーションデータグ中には、３個の三角形が表現されてお
シ、ソースデータＳ′中には３個の円形が表現されてい
る。初期状態として、表示用フレームメモリにはデステ
ィネーションデータＤ′がセットされておシ、データを
画像表示端末に表示中であるとする。中央の三角形に円
形を重ねて表示する時は、デスティネーションデータＤ
′とソースデータＳ′でＯＲ演算を実行し、図（ｂ）中
に破線で示す領域のデータを演算結果のデータで置き換
える′。なお、ソースデーを嗅ボデステイネージョンデ
ータＤ′が同一の半導体メモリに記憶されておシ、半導
体メモリの一部を表示用フレームメモリとして用いる場
合も、同様の置換え操作が必要である。

上記例のように、演算対象領域を表示画面の特定範囲に
限定する場合、さらに演算対象領域を可変とする場合等
では、ラスタ方向に並んだ一連のデータの内で特定デー
タだけが論理演算の実行対象になる。従って、第１の実
施例を用いて、ラスタ方向のデータに対して一括して論
理演算を施すことは不可能であシ問題である。しかし、
この問題は以下に述べるように、論理演算の実行または
禁止を示すフラグをセットするレジスタを第２図中の演
算回路ＬＣ（ｐ）　；　（ｐ＝１．・・・、Ｐ）に付加
し、さらに上記レジスタにセットされた値に従って論理
演算を実行するように演算回路ＬＣ′（ｐ）を構成する
ことにより対処可能である。

〔４〕第２の実施例の説明 第４図は本発明の第２の実施例におけるデュアルポート
メモリの構成図、第５図は第２の実施例で用いる演算回
路系の構成図である。

上記原理に基づいたデュアルポートメモリの構成は、基
本的に第１の実施例と同様であるが、外部入力された制
御クロック信号φ２を各演算回路系に分配する伝送線路
が追加されていることが異なる。図において、１６′は
演算回路ＬＣ’（ｐ）　；　（ｐ＝１゜・・・、Ｐ）、
１７は第１のトランスファ・ゲートＴＧＩ（ｐ）；　（
ｐ＝１．・・・、Ｐ）、１８は第２のトランスファ・ゲ
ートＴＧ２（ｐ）、１９はフラグレジスタＦＲ（ｐ）　
；　（ｐ＝４゜・・・、Ｐ）である。トランスファ・ゲ
ートＴＧ２（ｐ）は、制御クロック信号φ２を用いて、
導通状態または非導通状態に切シ換え制御される。フラ
グレジスタＰＲ（ｐ）は、論理演算の実行、禁止に対応
したフラグデータをセットするレジスタである。フラグ
レジスタＰＲ（ｐ）は演算回路ＬＣ’　（ｐ）毎に付加
され演算部７′内をワード線方向に配置される。フラグ
レジスタアレイＰＲ（ｐ）にセットされた一連のデータ
並びはフラグパターンを形成しておシ、これは演算回路
アレイＬＣ’（ｐ）中、−括論理演算時に並列動作する
演算回路：ｔ、ｃ’　（ｐ）に対応している。従って論
理演算に先立ち各フラグレジスタＦＲ（ｐ）にフラグデ
ータをセットすることにより、同一ワード線ＷＬ（１）
）上のメモリセルＭ（ｐ、ｑ）に記憶されたデスティネ
ーションデータに対して一括して行われる論理演算にお
いて、特定のメモリセルＭ　（ｐ、ｑ）に記憶されたデ
スティネーションデータを論理演算の実行対象から除外
し、記憶データの内容を一括論理演算前の値に保存でき
る。

第２の実施例において、各演算回路系ＯＰ’（ｐ）内の
７ラグレジスタＦＲ（ｐ）には、例えば以下の手順で一
括してフラグデータをセットする。まず、ＲＡＭ部■か
らＳＡＭ部■へのデータ転送またはシリアルアクセスポ
ー）Ｖからの外部データ入力によ、９、ＳＡＭ部■の各
データレジスタＤＲ（ｐ）　Ｋ　７　ラフデータをセッ
トする。次に、各演算回路系ＯＰ′（ｐ）内のトランス
ファ・デー）　ＴＧ２（ｐ）を導通状態に切シ換え、各
演算回路系ＯＦ’　（ｐ）　；　（ｐ＝１．・・・、ｐ
）内のフラグレジスタＰＲ（ｐ）に−括してフラグデー
タをセットする。ここで、ＲＡＭ部Ｉ←！からＳＡＭ部
■へのデータ転送を用いる場合は、各演算回路系ＯＰ′
（ｐ）；（ｐ＝１．・・・、Ｐ）内のトランスファ・デ
ー）　ＴＧＩ（ｐ）　、　ＴＧ２（ｐ）を共に導通状態
に制御してもよい。これにより、ｑが特定値のＲＡＭ部
メモリセルＭ（ｐ、ｑ）；　（ｐ＝１．・・・、Ｐ）Ｋ
記憶されたフラグデータを各フラグレジスタＦＲ（ｐ）
に直接セットできる。上記操作により、演算部７′内に
配置されたフラグレジスタＰＲ（ｐ）のアレイには、演
算回路アレイＬＣ（ｐ）　；　（ｐ＝　１．・・・、ｐ
）中で−括論理演算時に並列動作する演算回路ＬＣ（ｐ
）に対応したフラグパターンがセットされる。次に、外
部入力または内部発生した演算回路制御信号を用いて、
−括論理演算を行う。この時、フラグレジスタＦＤ　（
ｐ）にセットされたデータに基づいて、複数の演算回路
ＬＣ（ｐ）が並列動作し論理演算を実行する。

なお、フラグパターンを変更する必要が生じた場合は、
再びＲＡＭ部メセメモリセルのデータ転送またはシリア
ルアクセスポートｖからの外部データ入力によ〕、新し
いフラグパターンを各フラグレジスタＰＲ（ｐ）　；　
（ｐ＝１．・・・、ｐ）にセットする。

〔５〕第３の実施例の説明 第６図は本発明の第３の実施例におけるデュアルポート
メモリの構成図、第７図は第３の実施例で用いる演算回
路系の構成図である。

さて、同一ワード線ＷＬ（ｑ）上のメモリセルＭ（ｐ、
ｑ）に記憶されたデスティネーションデータに対して一
括してａＡＭ部データレジスタＤＲ（ｐ）　；　（ｐ＝
ｌ、・・・、ｐ）Ｋセットされたソースデータとの論理
演算が可能なデュアルポートメモリにおいて、複数のフ
ラグパターンを演算部７内に記憶し選択使用できると、
フラグパターン変更に伴う凡人Ｍ部■からのフラグデー
タの転送、または外部からのフラグデータの入力に要す
る時間だけオーバヘッド時間を短縮でき有効である。

図において、１３は演算部ロウ選択回路であシ、外部入
力されたフラグパターンコードに基づいて複数のワード
線ＷＬ’　（ｋ）の中から１本を選択する。

この実施例は、演算回路系ＯＦ’　（ｐ）の構成を除き
演算部ロウ選択回路１３が付加されていることが第４図
に示す第２の実施例と異なる。また、第７図に示す演算
回路系ＯＦ’　（ｐ）の構成については、第５図に示す
演算回路系ＯＦ’　（ｐ）内の７ラグレジスタＰＲ（ｐ
）　ｔ−７ラグデ一タ記憶用メモリセルＭ’（ｐｋ）　
：　（ｌ（＝ｌ、・・・、Ｋ）　　に置き換えた構成に
相当する。第６および第７図の第３の実施例において、
ＷＬ’　（ｓｃ）は、フラグデータ記憶用メモリセルＭ
′（ｐ、ｋ）に選択信号を伝送するワード線であシ、そ
の一端は演算部ロウ選択回路１３に接続される。

各ワード線ＷＬ’　（ｋ）には、演算回路系ＯＰ’　（
ｐ）毎に１個のメモリセルが配量され、同一ワード線Ｗ
Ｌ’　（ｋ）上の全メモリセルＭ’（ｐ、ｋ）；　（ｐ
＝ｌ、・・・。

Ｐ）は演算部ロウ選択回路１３によりー括して選択状態
または非選択状態に制御される。

フラグデータ記憶用メモリセルＭ’　（ｐ　＃　ｋ　）
には、例えば以下の手順でフラグデータをセットする。

まず、フラグパターンコードを演算部ロウ選択回路１３
に外部入力し、複数のワード線ＷＬ’　（ｋ）の中から
一本のｋを選択する。この時、選択ワード線ＷＬ’　（
ｋ）上のメモリセルＭ’　（ｐ　、ｋ）　：　（ｐ＝ｌ
、・・・。

Ｐ）は、いずれも選択状態すなわちデータの書込みまた
は読出しが可能な状態になる。次に、第２の実施例で述
べたフラグレジスタＦＲ（ｐ）にフラグデータをセット
する手順と同様にして、選択ワード線ＷＬ’　（ｋ）上
の全メモリセルＭ’（ｐ、ｋ）：　（ｐ＝１゜・・・、
Ｐ）Ｋ対して一括してデータを書き込む。以上の操作を
繰返し、演算回路系ｏｐ’　（ｐ）内のメモリセルＭ′
（ｐ、ｋ）；（ｋ＝１．・・・、Ｋ）　　に順次フラグ
データを書き込む。

ＲＡＭ部メモリセルＭ（ｐ、ｑ）に記憶されたデスティ
ネーションデータと８ＡＭ部■の各データレジスタＤＲ
（ｐ）にセットされたソースデータとの一括論理演算は
、以下の手順で行う。まず、フラグパターンコードを演
算部ロウ選択回路１３に外部入力し、−組の７ラグパタ
ーンが記憶されたメモリセルＭ’　（ｐ、ｋ）；（ｐ＝
１．・・・、Ｐ）ｔ−選択する。選択された各メモリセ
ルＭ’（ｐ、ｋ）からは、フラグデータが対応する演算
回路ＬＣ１（ｐ）に出力される。

次に、外部入力または内部発生した演算回路制御信号を
用いて、−括論理演算を実行する。この時、上述の７ラ
グパターンに基づいて複数の演算回路ＬＣ’　（ｐ）が
並列動作し、ＲＡＭ部選択ワード線上のメモリセルＭ（
’ｐ　＋　ｑ　）　：　（ｐ＝１．・・・、Ｐ）に記憶
されたデスティネーションデータとＳＡＭ部データレジ
スタＤｍ（？）；（ｐ　＝　ｔ　、−、ｐ　）　　にセ
ットされたソースデータに対して一括して論理演算を実
行する。

なお、−括論理演算を繰返し実行中にフラグパタ−ンを
変更する必要が生じた場合は、新しいフラグパターンコ
ードを演算部ロウ選択回路１３に外部入力する。

〔６〕第４の実施例の説明 また先の第４図および第５図に示す第２の実施例におい
て、用途によってはａＡＭ部データレジスタにソースデ
ータをセットした状態でフラグパターンを変更する必要
が生ずると予想される。第２の実施例では、ＲＡＭ部メ
モリセルＭ（ｐ、ｑ）に記憶されたフラグデータを用い
ＲＡＭ部■から７ラグレジスタアレイＰ　Ｒ（ｐ）にフ
ラグデータを転送する時にＳＡＭ部データレジスタＤＲ
（ｐ）にセットされたソースデータの破壊が生ずる。従
って、このような用途では問題になる。第４の実施例と
して、ＳＡＭ部データレジスタＤＲ（ｐ）にセットされ
たソースデータを破壊することなく、ＲＡＭ部選択メモ
リセルＭ（ｐ、ｑ）とフラグレジスタアレイＦＲ（ｐ）
の間でフラグデータの転送が可能なデュアルポートメモ
リの構成例を挙げる。第２の実施例と異なる処は演算回
路系の構成にあシ、第８図は第４の実施例の演算回路系
の構成図である。いずれも、第５図に示す演算回路系Ｏ
Ｐ’　（ｐ）に第３のトランスファ・グー）　Ｔｅ３（
ｐ）　；　（ｐ＝１−・・・、Ｐ）を付加した構成にな
っている。第８図（ａ）と（ｂ）ではＴｅ３（ｐ）　；
（ｐ＝１．・・・、Ｐ）の接続位置が異なる。第８図（
ａｌ。

（ｂ）に示すトランスファ・ゲートＴＧ３（ｐ）は、い
ずれも外部入力される制御クロック信号φ８を用いて導
通状態または非導通状態に切換え制御される。

第８図（ａ）の構成において、ＲＡＭ部選択メモリセル
Ｍ（ｐ、ｑ）とフラグレジスタＦＲ（ｐ）の間でデータ
転送を行う時には以下の手順でトランスファ・ゲ−）　
ＴＧＩ　（ｐ）〜ＴＧ３　（ｐ）を制御する。まず、・
“トランスファ・グー）ＴＧＩ（ｐ）およびＴ０２″Ｉ
Ｉ：非導通状態にする。次に、トランスファ・グー）Ｔ
ｅ３（ｐ）を導通状態に切シ換える。また、第８図（ｂ
）の構成を用いる場合は、まずトランスファ・グー）　
Ｔｅ３（ｐ）を非導通状態に切シ換える。次に、トラン
スファ・グー）ＴＧＩ（ｐ）およびＴｅ３　（ｐ）を導
通状態に切シ換える。上記操作手順から明らかなように
いずれの構成を用いる場合も、ＳＡＭ部データレジスタ
ＤＲ（ｐ）にセットされたデータを破壊することなく、
ＲＡＭ部メモリセルＭ（ｐ、ｑ）と演算部フラグレジス
タＦＲ（ｐ）の間でデータ転送が可能である。

さらに、トランスファ・グー）　ＴＧｌ（ｐ）　ｆ制御
するクロック信号φ１はＴＧｌ（ｐ）；（ｐ＝１．・・
・、Ｐ）間で、Ｔｅ３（ｐ）を制御するクロック信号φ
２はＴｅ３（１））　：（ｐ＝１．・・・、Ｐ）間で、
またＴｅ３（ｐ）　ｔ−制御するクロック信号φ８はＴ
ｅ３（ｐ）　；　（ｐ＝ｌ、・・・、ｐ）　　間で共通
化されていることから、ＲＡＭ部選択メモリセルＭ　（
ｐ、ｑ）　；　（１）＝１．・・・、ｐ）　　からフラ
グレジスタアレイＦＲ（ｐ）；（ｐ＝１．・・・、Ｐ）
　　へのフラグデータの転送を一括して行える。

〔７〕第５の実施例の説明 第５の実施例として、第４の実施例におけるフラグレジ
スタＰＲ（Ｉｌｌ）　を第７図中に示す７ラグデ一！記
憶用メモリセルＭ’（ｐ、ｋ）；（ｋ＝ｘ、・・・、Ｋ
）に置き換えた構成も可能であシ、同等の効果を得る。

また、第３の実施例において、フラグデータ記憶用メモ
リセルＭ′（ｐ、ｋ）；（ｋ＝１．・・・、Ｋ）　をＲ
ＯＭセルに置き換える構成も可能である。ＲＯＭセルを
用いた場合、ＲＡＭ部Ｉまたは８ＡＭ部■からフラグデ
ータ記憶用メモリセルアレイ２０にフラグデータを転送
する必要がないことからトランスファ・ゲ−）　Ｔｅ３
（ｐ）は不要である。

〔８〕変形演算回路の説明 上述の実施例では、いずれも演算回路１６′または１６
’ｔ−１Ｍ部データレジスタに１対１対応させて配置す
る構成を示したが、上記演算回路を複数のデータレジス
タＤＲに１個の割合で配置する構成、すなわち上記演算
回路を複数の演算回路系ＯＰ　’（ｐ）またはＯＦ２（
ｐ）で共通化する構成も可能である。

その−例として、第９２の実施例において、隣接する２
組の演算回路系ＯＰ’　（ｐ）とＯＦ２（ｐ＋１）で演
算回路１６′ヲ共有させる変形演算回路の構成法を第９
図に示す。第２の実施例で述べたａＡＭ部データレジス
タ毎に第５図に示す演算回路系ＯＦ’　（ｐ）　ｋ配置
する構成とは、演算回路１６′の入力に第１の切シ換え
回路２３が付加され、出力に第２の切換え回路２２が付
加されている点が異なる。切換え回路２２および２３は
、外部入力または内部発生した制御クロック信号φ４に
よって切換え制御される。第９図中の切換え回路２２お
よび２３は、制御クロック信号φ４によ、シ演算回路１
６がｐ番目の演算回路系ＯＰ’（ｐ）に割当てられてい
る状態を示している。一般に演算回路の占有面積は大き
く演算回路系の占有面積の大部分を占めてしまう。従っ
て、本構成を用いることにより、演算部の占有面積を１
／２程度に低減できると共にレイアウトが容易になると
いう利点がある。また、図に示す構成を用いる場合、−
回の一括論理演算につき演算回路１６′を２回動作させ
ることになる。従って、論理演算のスループットはＳＡ
Ｍ部データレジスタ毎に演算回路を配置する場合の１／
２程度に止どまるが、従来例に比べて数百〜数千倍のス
ループット改善効果がある。また、２個以上の演算回路
系ＯＰ’　（ｐ）において、演算回路１６′を共通化す
る構成も同様に可能である。

最後に、第１．第３〜第５の実施例においても、それぞ
れ演算回路を複数の演算回路系で共通化する構成が可能
であシ、同様の効果を得る。

〔発明の効果〕

以上説明したように、本発明のテ゛ユアルポートメモリ
では、並列動作が可能な演算回路を複数搭載し、ＳＡＭ
部データレジスタに対応させて一定の規則で配置してい
る。本構成を用いることにより、ＳＡＭ部データレジス
タをソースデータをセットするレジスタとして用い、同
一ワード線上の選択メモリセルに記憶されたデスティネ
ーションデータに対して一括して論理演算を実行するこ
と、さらに演算結果を一括して上記メモリセルに書き込
むことが可能になるといり利点がある。また、論理演算
の実行、禁止に対応したフラグデータをセットするレジ
スタまたはメモリセルを演算回路に付加し、フラグデー
タに基づいて論理演算を実行するように演算回路を構成
することにより、以下の利点が得られる、すなわち、−
括論理演算の対象となる同一ワード線上の選択メモリセ
ルにおいて特定のメモリセルに記憶されたデスティネー
ションデータを論理演算の実行対象から除外し、−括論
理演算前の値にデータを保存させることが可能である。

ところで、画像処理システム、画像表示システム等では
、画像データ蓄積用フレームメモリに半導体メモリが多
用されている。上記システムで行われる処理において、
フレームメモリからデータを読み出し、プロセッサ上で
データ間の論理演算を行い、演算結果を再びフレームメ
モリに書き込む操作は、かなシの量を占めている。従っ
て、フレームメモリに本発明のデュアルポートメモリを
適用すれば、画像データ間の膨大な論理演算を全てデュ
アルポートメモリ内で実行できるので、プロセッサの負
担を低減できるだけでなく、搭載された複数の演算回路
を並列動作させるので、著しく論理演算のスループット
向上を図ることができ効果大である。

【図面の簡単な説明】

第１．第４．第６図は本発明の第１．第２．第３の実施
例におけるデュアルポートメモリの構成図、 第２．第５．第７図、第８図は、それぞれ本発明の第１
．第２．第３．第４の実施例で用いる演算回路系の構成
図、 第３図は画像演算における半導体メモリ上のデータ並び
の説明図、 第９図は隣接する演算回路系で演算回路を共用化する場
合の変形演算回路系構成図、 第１０図は従来の画像処理システムのブロック図、第１
１図は従来の演算回路を搭載したデュアルポートメモリ
の構成図である。 １・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・　ＲＡＭ部コテコラム選択回路２・・・・
・・・・・・・・・・・・・・・・・・・・・・・・　
ＲＡＭ部ロクロウ選択回路３・・・・・・・・・・・・
・・・・・・・・・・・・・・・・　ＲＡＭ部人出力パ
ッファ４・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・　ＲＡＭ　ｍ　ｆ−タバス５・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・　ＲＡＭ部メモリセルアレイ６．６′　・・・・・
・・・・・・・・・・・・・・・・　演算コードデコー
ダ７・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・　演算部８・・・川・・・・・・・・・
・・・・・・・・・・・・・・・　アドレスポインタ９
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・　ＳＡＭ部コテコラム選択回路１０・・・・
・・・・・・・・・・・・・・・・・・・・・・・・　
８ＡＭ部データレジスタアレイ１１・・・・・・・・・
・・・・・・・・曲・・・・・・・・・　ＳＡＭ部人出
力バッファν・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・　ＳＡＭ部テータパス１３・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・　演算部ロウ選択回路１４・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・　トランス
ファゲートアレイ１５・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・　従来例に搭載された
演算回路１６　、１６’、　１６’・・・・・・・・・
・・・・・・　実施例に搭載された演算回路１７　、１
８　、２１　・・・・・・・・・・・・・・・　トラン
スファゲート１９・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・　フラグレジスタ加・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・　フラグデータ記憶用メモリセルアレイｎ、２３・
・・・・・・・・・・・・・・・・・・・・　切換え回
路１０１・・・・・・・・・・・・・・・・・・・・・
・・・・・　プロセッサ１０２・−・・・・・・・・・
・・川・・・・・・・・　フレームメモリ１０３・・・
・・・・・・・・・・・・・・・・・・・・・・・　主
演算回路ＢＬ（ｐ）；（戸１．・・・、ｐ）・・・ＲＡ
Ｍ部ビット線ＷＬ（ｑ）；（ｑ＝ｔ　、・・・、Ｑ）・
・・　ＲＡＭ部ワード線ＷＬ′（ｋ）；（ｋ＝１．・・
・、Ｋ）・・・演算部ワード線φ１．φ２．φ８．φ、
・・・・・・・・・制御クロック信号φ８ｃ・・・・・
・・・・・・・・・・・・・・・・・・・・・・シリア
ルクロック信号■　・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・ＲＡＭ部■　・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
　ＳＡＭ部■　・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・　トランスアゲートを部■　
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・ランダムアクセスポート■　・・・・・・・
・・・・・・・・・・・・・・川・・・・・・シリアル
アクセスポートＤ　、　Ｄ’・・・・・・・・・・・・
・・曲・・・・・・デスティネーション、−ｙ−ｐｓ　
、　ｓ’・・・・・・・・・・・・・・・・・・・・・
・・・ソースデータＲ・・・・・・・・・・・・・・・
・・・・・・・川・・・・・ラスク方向特許出願人　日
本電信電話株式会社 代　理　人　弁理士　玉蟲久五部 （外２名） 第２図 Ｍ　Ｓ　図 本発明の第３の実射で用い４演算回路系の構成凹部　　
７　　図 ｌＡ　　　　　　　　　　　　　　　　　　　　　　　
　番第４の実施例の演算回路系の構成凹 部　８　図 従来の！！ｉＪ像処理システムのブロック図第１０図

Claims (4)

【特許請求の範囲】
1. （１）メモリセル選択信号を伝送するワード線と、読出
   しデータまたは書込みデータ信号を伝送するビット線と
   の交点にメモリセルを配置したメモリアレイを含むＲＡ
   Ｍ部と、ワード線方向にビット線に対応して設けたデー
   タレジスタを配置したデータレジスタアレイを含むＳＡ
   Ｍ部と、該ＲＡＭ部と該ＳＡＭ部の間に、該ビット線に
   対応して配置した演算回路系とを含む演算部と、 デステイネーシヨンデータを該メモリセルの指定のメモ
   リセル選択信号でワード線の単位で並列に読出す手段と
   、 前記演算回路系において前記データレジスタから入力し
   たソースデータと、並列に読出した前記デステイネーシ
   ヨンデータを一括して並列演算処理をする手段と、 並列演算処理されたデータを、前記デステイネーシヨン
   データが在つた元の読出し位置に書込む手段とを設けた
   ことを特徴とするデュアルポートメモリ。
2. （２）前記演算回路系にフラグレジスタを設け、フラグ
   データにより演算の実行または禁止を設定する手段とを
   設けたことを特徴とする特許請求の範囲第１項記載のデ
   ュアルポートメモリ。
3. （３）前記演算回路系にフラグデータ記憶用メモリアレ
   イを設け、フラグデータにより演算の実行または禁止を
   設定する手段とを設けたことを特徴とする特許請求の範
   囲第１項記載のデュアルポートメモリ。
4. （４）前記演算回路系に含まれる演算回路を複数の演算
   回路系で共用する手段とを設けたことを特徴とする特許
   請求の範囲第１項記載のデュアルポートメモリ。