KR20150119857A

KR20150119857A - 프로그램가능한 로직 디바이스 및 반도체 장치

Info

Publication number: KR20150119857A
Application number: KR1020157021660A
Authority: KR
Inventors: 다케시 아오키; 다카유키 이케다; 요시유키 구로카와; 무네히로 고즈마
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2013-02-13
Filing date: 2014-02-03
Publication date: 2015-10-26
Also published as: TW201444285A; US20150116000A1; JP2018142992A; KR102071750B1; WO2014126001A1; US20140225644A1; JP6336770B2; JP2015065692A; US9225336B2; JP5700891B2; JP2020115658A; JP2014179976A; DE112014000798T5; TWI622271B; US8952723B2; DE112014005151B3

Abstract

본 발명은 축소된 회로 면적 및 증가된 동작 속도를 갖는 PLD를 제공하기 위한 것이다. 회로 구조에서, 프로그램가능한 스위치 엘리먼트의 입력 단자와 출력 단자간에 제공되는 트랜지스터의 게이트는 프로그램가능한 스위치 엘리먼트에 신호가 입력되는 기간에, 전기적으로 부유 상태로 된다. 이 구조는 프로그램가능한 로직 엘리먼트로부터 공급되는 신호에 응답하여 부스팅 효과에 의해 게이트의 전압을 승압하여, 진폭 전압의 감소를 억제할 수 있다. 이는 풀업 회로 등의 승압 회로가 차지하는 영역만큼 회로 면적을 감소시킬 수 있고 동작 속도를 증가시킬 수 있다.

Description

프로그램가능한 로직 디바이스 및 반도체 장치{PROGRAMMABLE LOGIC DEVICE AND SEMICONDUCTOR DEVICE}

본 발명은 물건, 방법, 또는, 제조 방법에 관한 것이다. 본 발명은 프로세스, 머신, 제조, 또는 조성물에 관한 것이다. 특히, 본 발명은 예를 들어, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 실시형태는, 회로 구조를 변경할 수 있는 프로그램가능한 로직 디바이스와, 상기 프로그램가능한 로직 디바이스를 포함하는 반도체 장치 등에 관한 것이다.

프로그램가능한 로직 디바이스(PLD)는 복수의 프로그램가능한 로직 엘리먼트 및 프로그램가능한 스위치 엘리먼트를 포함한다. PLD의 회로 구조 및 기능은 각각의 프로그램가능한 로직 엘리먼트의 기능 또는 프로그램가능한 스위치 엘리먼트로 구축된 프로그램가능한 로직 엘리먼트간의 접속을 제조 후에 유저가 프로그래밍에 의해 변경함으로써, 변경된다.

프로그램가능한 로직 엘리먼트의 기능 및 프로그램가능한 스위치 엘리먼트로 구축된 접속을 설정하는 데이터(컨피규레이션(configuration) 데이터)는 플래시 메모리 등의 메모리 장치에 저장되어 있다. 메모리 장치에 저장되어 있는 컨피규레이션 데이터를, 프로그램가능한 로직 엘리먼트 및 프로그램가능한 스위치 엘리먼트에 기입하는 것을 컨피규레이션(configuration)이라고 칭한다.

PLD를 포함하는 시스템의 가동중에, 컨피규레이션된 PLD의 회로 구성을, 동적으로 전환하는 동적 재구성 기술이 알려져 있다.

동적 재구성 방식으로서, 멀티 컨텍스트 방식이 알려져 있다. 멀티 컨텍스트 방식이란, 복수의 회로 구조에 대응하는 컨피규레이션 데이터의 세트를 저장하고, 사용하는 컨피규레이션 데이터의 세트를 선택함으로써 PLD의 회로 구성을 변경하는 방식이다. 회로 구조 데이터를 나타내는 컨피규레이션 데이터의 세트는 컨텍스트라고 칭한다. 회로 구조 데이터를 전환하는 신호는 컨텍스트 선택 신호라고 칭한다.

멀티 컨텍스트 방식을 위한 프로그램가능한 스위치 엘리먼트의 회로의 예들로는 논리 게이트를 포함하는 회로, 트랜스미션 게이트를 포함하는 회로, 및 패스 트랜지스터를 포함하는 회로가 있다(예를 들어, 특허문헌 1을 참조).

트랜스미션 게이트는 ｎ채널형 트랜지스터 및 p채널형 트랜지스터의 소스 및 드레인으로서 기능하는 단자들을 접속하고, 각각의 게이트에 서로 논리적으로 반전된 신호를 인가함으로써 스위치로서 사용되는 회로인 것에 유의해야 한다. 패스 트랜지스터는 게이트에 인가된 신호에 응답하여, 소스와 드레인간의 도통 상태 또는 비도통 상태를 선택하는 회로이다.

일본 특허 공개 제2008-283526호 공보

프로그램가능한 스위치 엘리먼트로서 패스 트랜지스터를 사용한 경우, 프로그램가능한 스위치 엘리먼트를 통해 프로그램가능한 로직 엘리먼트 사이에 인가되는 신호의 진폭 전압은 패스 트랜지스터의 임계 전압만큼 감소된다. 감소된 진폭 전압을 오리지널 진폭 전압으로 복구시키기 위한 풀업(pull-up) 회로 등의 승압 회로(booster circuit)를 출력 단자측에 제공하는 것은, 진폭 전압의 감소에 대한 대책으로서 효과적이다.

그러나, 프로그램가능한 스위치 엘리먼트의 출력 단자측에 풀업 회로 등을 추가적으로 제공하여, 감소된 진폭 전압을 오리지널 진폭 전압으로 복구시키는 구조는, 회로 면적의 증대 및 PLD의 고속 동작의 저해를 일으킨다.

프로그램가능한 스위치 엘리먼트가 조합된 논리 게이트를 포함하고, 프로그램가능한 스위치 엘리먼트로서 트랜스미션 게이트가 사용되는 다른 구조들에서, 프로그램가능한 스위치 엘리먼트를 통해 프로그램가능한 로직 엘리먼트 사이를 흐르는 신호의 진폭 전압의 감소의 문제는 해소되지만, 게이트의 단의 수 및 회로 면적이 증가하게 되어, PLD의 회로 규모가 커진다.

상술한 관점에서, 본 발명의 일 실시형태의 목적은 감소된 회로 면적을 갖는 신규 구조를 갖는 프로그램가능한 로직 디바이스 등을 제공하는 것이다. 본 발명의 일 실시형태의 다른 목적은 고속으로 동작할 수 있는 신규 구조를 갖는 프로그램가능한 로직 디바이스 등을 제공하는 것이다. 본 발명의 일 실시형태의 다른 목적은 더 낮은 소비 전력을 달성할 수 있는 신규 구조를 갖는 프로그램가능한 로직 디바이스 등을 제공하는 것이다. 본 발명의 일 실시형태의 다른 목적은 신뢰성이 높은, 신규 구조를 갖는 프로그램가능한 로직 디바이스 등을 제공하는 것이다. 본 발명의 일 실시형태의 다른 목적은 신규의 반도체 장치 등을 제공하는 것이다.

이들 목적의 기재는 다른 목적들의 존재를 방해하는 것이 아닌 것에 유의해야 한다. 본 발명의 일 실시형태는 이들 목적 모두를 반드시 달성하지 않는다는 것에 유의해야 한다. 상술한 목적 이외의 목적들은 명세서, 도면, 청구항 등의 기재로부터, 명확해질 것이며, 또한 도출될 수 있다.

본 발명의 일 실시 형태는, 프로그램가능한 스위치 엘리먼트의 입력 단자와 출력 단자간에 제공되는 트랜지스터의 게이트를, 프로그램가능한 스위치 엘리먼트에 신호가 입력되는 기간에, 전기적으로 부유 상태로 되는 회로 구조이다. 이 구조에 의해, 게이트의 전압은 프로그램가능한 로직 엘리먼트로부터 프로그램가능한 스위치 엘리먼트로 공급되는 신호에 응답하여 부스팅 효과에 의해 상승하여, 진폭 전압의 감소를 억제한다.

구체적으로, 신호를 전송하는 프로그램가능한 로직 엘리먼트간의 전기적 연속성을 제어하는 트랜지스터의 게이트는 프로그램가능한 스위치 엘리먼트의 입력 단자와 출력 단자간에 신호가 인가되는 기간에 오프되는 다른 트랜지스터에 접속된다. 신호를 전송하는 프로그램가능한 로직 엘리먼트간의 전기적 연속성을 제어하는 트랜지스터의 게이트는 전기적으로 부유 상태로 되어, 부스팅 효과를 발현시킨다.

본 발명의 일 실시 형태는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하는 프로그램가능한 스위치 엘리먼트를 포함하는 프로그램가능한 로직 디바이스이다. 제1 트랜지스터의 게이트는 워드선에 전기적으로 접속되고, 제1 트랜지스터의 소스 및 드레인 중 한쪽이 컨피규레이션 데이터를 공급하는 배선에 전기적으로 접속된다. 제2 트랜지스터의 게이트는 기억부에 전기적으로 접속되고, 제2 트랜지스터의 소스 및 드레인 중 한쪽이 입력 단자에 전기적으로 접속된다. 제3 트랜지스터의 게이트는 고전원 전위를 공급하는 배선에 전기적으로 접속되고, 제3 트랜지스터의 소스 및 드레인 중 한쪽이 컨텍스트 선택 신호를 인가하는 배선에 전기적으로 접속된다. 제4 트랜지스터의 게이트는 제3 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 제4 트랜지스터의 소스 및 드레인 중 한쪽이 제2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 제4 트랜지스터의 소스 및 드레인 중 다른 쪽이 출력 단자에 전기적으로 접속된다. 제2 트랜지스터의 게이트 및 제4 트랜지스터 게이트는 입력 단자와 출력 단자간에 전기적 연속성이 있는 기간에, 전기적으로 부유 상태로 된다.

본 발명의 일 실시 형태에서, 제1 트랜지스터 및 제3 트랜지스터는 각각 산화물 반도체막에 채널 형성 영역이 포함되어 있는 트랜지스터인 것이 바람직하다.

본 발명의 일 실시 형태에서, 산화물 반도체막은 In, Ga 및 Zn을 포함하는 것이 바람직하다.

본 발명의 일 실시 형태에 따르면, 프로그램가능한 로직 엘리먼트간에 인가되는 신호의 진폭 전압의 감소를 억제할 수 있고, 풀업 회로 등의 승압 회로가 차지하는 영역만큼 축소된 회로 면적 및 상승된 동작 속도를 가질 수 있는 프로그램가능한 로직 디바이스가 제공될 수 있다.

첨부된 도면들에서,
도 1은 프로그램가능한 스위치 엘리먼트의 회로 구조를 도시하는 회로도이다.
도 2의 (a) 내지 (c)는 PLD의 구조를 도시하는 회로도이다.
도 3은 스위치 회로의 회로도이다.
도 4는 프로그램가능한 스위치 엘리먼트의 회로 구성를 나타낸다.
도 5의 (a) 및 (b)는 프로그램가능한 스위치 엘리먼트의 구조를 나타낸다.
도 6의 (a) 내지 (c)는 LUT의 구조를 나타낸다.
도 7의 (a) 및 (b)는 프로그램가능한 스위치 엘리먼트의 회로 구조를 나타낸다.
도 8은 프로그램가능한 로직 엘리먼트 및 프로그램가능한 스위치 엘리먼트의 회로 구조를 나타낸다.
도 9는 프로그램가능한 스위치 엘리먼트의 회로 구조를 나타낸다.
도 10은 프로그램가능한 스위치 엘리먼트의 타이밍 차트이다.
도 11의 (a) 및 (b)는 프로그램가능한 스위치 엘리먼트의 동작을 나타낸다.
도 12의 (a) 및 (b)는 프로그램가능한 스위치 엘리먼트의 동작을 나타낸다.
도 13의 (a) 및 (b)는 프로그램가능한 스위치 엘리먼트의 동작을 나타낸다.
도 14는 프로그램가능한 스위치 엘리먼트의 신호 파형을 나타낸다.
도 15는 반도체 장치의 단면을 나타낸다.
도 16의 (a) 및 (b)는 반도체 장치의 단면을 나타낸다.
도 17의 (a)는 반도체 장치의 제조 단계를 나타내는 흐름도이고, 도 17의 (b)는 반도체 장치의 사시 모식도이다.
도 18의 (a) 내지 (e)는 반도체 장치를 사용하는 전자 기기를 나타낸다.

이하, 실시 형태들은 도면들을 참조하여 설명될 것이다. 그러나, 실시 형태들은 다양한 모드로 구현될 수 있다. 본 발명의 사상 및 범위로부터 벗어나지 않고 모드 및 상세를 다양한 방식으로 변경할 수 있다는 것은 본 분야의 숙련된 자라면 바로 이해할 것이다. 따라서, 본 발명은 이하의 실시 형태의 기재 내용에 한정하여 해석되지 않아야 한다. 이하에 설명하는 발명의 구조에서 동일한 부분들은 다른 도면들에서 동일한 참조 부호로 표시되어 있다는 것에 유의해야 한다.

도면들에서, 크기, 층의 두께 및/또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시예들은 그러한 스케일에 한정되지 않는다. 도면들은 이상적인 예를 모식적으로 도시한 것이며, 도면들에 나타낸 형상 또는 값 등에 한정되지 않는다는 것에 유의해야 한다. 예를 들어, 노이즈 또는 타이밍의 차이에 의한 신호, 전압, 또는 전류의 편차가 포함될 수 있다.

본 명세서 등에서, 트랜지스터는 게이트, 드레인 및 소스의 적어도 3개의 단자를 갖는 소자라는 것에 유의해야 한다. 또한, 드레인(드레인 단자, 드레인 영역 또는 드레인 전극)과 소스(소스 단자, 소스 영역 또는 소스 전극) 사이에 채널 영역을 가지며, 드레인, 채널 영역 및 소스를 통해 전류가 흐를 수 있다.

여기서, 트랜지스터의 소스 및 드레인은 트랜지스터의 구조, 동작 조건 등에 따라 변하기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것은 곤란하다. 따라서, 소스로서 기능하는 부분과 드레인으로서 기능하는 부분은 소스 및 드레인이라고 칭하지 않고, 소스 및 드레인 중 한쪽을 제1 전극이라고 칭하고, 다른 쪽을 제2 전극이라고 칭하는 경우가 있다.

본 명세서에서, "제1", "제2", "제3"과 같은 서수사는, 구성 요소의 혼동을 피하기 위하여 사용된 것이며, 이들 용어는 수적으로 구성 요소를 한정하는 것이 아니다는 것에 유의해야 한다.

본 명세서에서, 어구 "A와 B가 접속된다" 또는 "A는 B에 접속된다"는 A와 B가 서로 직접적으로 접속되는 경우 이외에, A와 B가 서로 전기적으로 접속된다는 것을 의미한다는 것에 유의해야 한다. 여기서, 어구 "A와 B가 전기적으로 접속된다" 또는 "A는 B에 전기적으로 접속된다"는 다음과 같은 경우를 의미한다: A와 B 사이에 어떠한 전기적 작용을 갖는 대상물이 존재할 경우와 A와 B 사이에 전기 신호가 송수신될 수 있을 경우.

본 명세서에서, "위에(over)", "상에(above)", "아래에(under)" 및 "하에(below)" 등의 배치를 설명하기 위한 단어는, 도면들을 참조하여 구성 요소들간의 위치 관계를 설명하는데 있어서 편의상 사용하고 있다는 것에 유의해야 한다. 또한, 구성 요소들간의 위치 관계는, 각 구성 요소를 설명하는 방향에 따라 적절하게 변경된다. 따라서, 구성 요소들간의 그러한 위치 관계는 본 명세서에서 사용되는 단어에 한정되지 않고, 상황에 따라 적절하게 설명될 수 있다.

도면에서의 회로 블록도의 레이아웃은, 설명을 위해 위치 관계를 특정하고 있다는 것에 유의해야 한다. 따라서, 도면이 다른 회로 블록에서 상이한 기능들이 달성되는 것을 나타낼 경우에도, 실제의 회로 또는 영역은 동일한 회로 블록 내에서 상이한 기능들이 달성되도록 구성될 수 있다. 또한, 도면에서의 회로 블록도 각각의 기능은, 설명을 위해 특정되어 있다. 따라서, 하나의 회로 블록이 도시되어 있는 경우에도, 실제의 회로 또는 영역은 하나의 회로 블록에서 수행되는 처리를, 복수의 회로 블록에서 행할 수 있도록 구성될 수 있다.

본 명세서 등에서, 용어 "평행(parallel)"은 2개의 직선간에 형성되는 각도가 -10°이상 10°이하인 것을 지칭하기 때문에, 각도가 -5°이상 5°이하인 경우도 포함한다. 또한, 용어 "수직(perpendicular)"은 2개의 직선간에 형성되는 각도가 80°이상 100°이하인 것을 지칭하기 때문에, 각도가 85°이상 95°이하인 경우도 포함한다.

본 명세서 등에서, 삼방정계 및 능면체 결정은 육방정계에 포함된다.

본 명세서에서, 본 발명의 실시 형태는 도면을 참조하여 설명될 것이다. 실시 형태들은 이하의 순서로 설명될 것이다.

1. 실시 형태 1(프로그램가능한 스위치 엘리먼트의 회로 구조)

2. 실시 형태 2(PLD에 포함된 회로의 구조예)

3. 실시 형태 3(회로 동작)

4. 실시 형태 4(본 발명의 일 실시 형태의 효과)

5. 실시 형태 5(산화물 반도체)

6. 실시 형태 6(PLD에 포함된 소자들)

7. 실시 형태 7(PLD를 포함하는 전자 부품 및 해당 전자 부품을 구비하는 전자 장치의 구조예)

8. 실시 형태 8(PLD의 응용예)

(실시 형태 1)

본 실시 형태에서는, PLD에 포함되는 프로그램가능한 스위치 엘리먼트의 회로 구조에 대하여 설명할 것이다.

본 명세서에서의 PLD는 복수의 프로그램가능한 로직 엘리먼트와 복수의 프로그램가능한 스위치 엘리먼트를 포함하는 회로이다. 본 명세서에서의 PLD는 또한 각각의 프로그램가능한 로직 엘리먼트의 기능 또는 프로그램가능한 스위치 엘리먼트로 구축된 프로그램가능한 로직 엘리먼트간의 접속을 제조 후에 유저가 프로그래밍에 의해 변경함으로써, 회로 구조가 변경되는 회로이다.

프로그램가능한 스위치 엘리먼트는 프로그램가능한 로직 엘리먼트들간에 제공된다는 것에 유의해야 한다. 본 명세서에서의 프로그램가능한 스위치 엘리먼트는, 컨피규레이션에 의해 기억된 컨피규레이션 데이터에 기초하여 접속을 설정할 수 있는 회로이다. 본 명세서에서, 프로그램가능한 스위치 엘리먼트의 컨피규레이션 데이터의 세트들 중 어느 하나는, 컨텍스트 선택 신호에 응답하여, 선택될 수 있다.

본 명세서에서의 프로그램가능한 로직 엘리먼트는, 컨피규레이션에 의해 기억된 컨피규레이션 데이터에 기초하여 복수의 기능을 설정할 수 있는 회로이다. 본 명세서에서, 프로그램가능한 로직 엘리먼트의 컨피규레이션 데이터의 세트들 중 어느 하나는, 컨텍스트 선택 신호에 응답하여 선택될 수 있다.

본 명세서에서의 컨피규레이션 데이터는, 프로그램가능한 로직 엘리먼트의 기능 및 프로그램가능한 스위치 엘리먼트들로 구축된 접속을 설정하기 위한 데이터를 포함하는 데이터이다. 본 명세서에서의 컨피규레이션은, 프로그램가능한 로직 엘리먼트 및 프로그램가능한 스위치 엘리먼트에 컨피규레이션 데이터를 기입하는 것을 말한다.

본 명세서에서의 컨텍스트 선택 신호는, 미리 PLD에 저장된 복수의 회로 구조에 대응하는 컨피규레이션 데이터의 세트(컨텍스트) 중에서 사용되는 컨피규레이션 데이터의 세트를 선택하기 위한 데이터이다. 본 명세서에서의 컨텍스트는 회로 구조 데이터를 나타내는 컨피규레이션 데이터의 세트를 말한다.

먼저, 프로그램가능한 로직 엘리먼트들간에 제공되는 프로그램가능한 스위치 엘리먼트의 회로 구조예에 대해서, 도 1을 참조하여 설명할 것이다.

도 1에 도시된 프로그램가능한 스위치 엘리먼트(100)는, 복수의 소자의 세트로 구성된다. 이 소자들은 그 기능에 따라, 컨피규레이션 데이터 기억 회로(101_1 내지 101_m)(m은 2 이상의 자연수) 및 컨텍스트 선택 회로(102_1 내지 102_m)로 크게 분류될 수 있다. 프로그램가능한 스위치 엘리먼트(100)는 프로그램가능한 로직 엘리먼트들에 접속되는 입력 단자 IN 및 출력 단자 OUT 사이에 제공된다.

입력 단자 IN는 프로그램가능한 로직 엘리먼트의 출력 신호가 공급되는 단자이다. 출력 단자 OUT는 프로그램가능한 로직 엘리먼트에 공급된 입력 신호를 출력하는 단자이다.

컨피규레이션 데이터 기억 회로(101_1 내지 101_m)는 프로그램가능한 스위치 엘리먼트(100)에서, 컨피규레이션 데이터를 기억하기 위한 회로이다. 컨피규레이션 데이터 기억 회로(101_1 내지 101_m)는 프로그램가능한 스위치 엘리먼트(100)에서, 컨피규레이션 데이터에 따라 입력 단자와 출력 단자 사이의 전기적 연속성을 제어하기 위한 회로이다. 본 명세서에서, 컨피규레이션 데이터 기억 회로는 컨피규레이션 데이터를 기억하는 기능 및 컨피규레이션 데이터에 따라 입력 단자와 출력 단자간의 전기적 연속성을 제어하는 기능을 갖는다.

본 명세서에서, 온 상태(도통)는 예를 들어, 트랜지스터의 소스와 드레인 사이에 다량의 전류가 흐르고, 단자들이 서로 전기적으로 접속되어 있는, 단자들간에 제공되는 트랜지스터의 상태를 말한다는 것에 유의해야 한다. 한편, 오프 상태(비도통)는 예를 들어, 트랜지스터의 소스와 드레인의 사이에 소량의 전류가 흐르고, 단자들이 서로 전기적으로 접속되어 있지 않은, 단자들간에 제공되는 트랜지스터의 상태를 말한다.

컨텍스트 선택 회로(102_1 내지 102_m)는 프로그램가능한 스위치 엘리먼트(100)에서, 컨텍스트 선택 신호에 응답하여 입력 단자와 출력 단자 사이의 전기적 연속성을 제어하기 위한 회로이다. 본 명세서에서, 컨텍스트 선택 회로는 컨텍스트 선택 신호에 응답하여 입력 단자와 출력 단자간의 전기적 연속성을 제어하는 기능을 갖는 회로이다.

도 1에 도시된 컨피규레이션 데이터 기억 회로(101_1 내지 101_m)는 각기 복수의 소자의 세트로 구성된다. 각각의 세트는 컨피규레이션 데이터를 기억할 수 있다. 컨피규레이션 데이터 기억 회로(101_1 내지 101_m)는 각각의 트랜지스터(111_1 내지 111_m), 각각의 트랜지스터(112_1 내지 112_m), 및 각각의 노드(113_1 내지 113_m)의 세트로 구성된다. 예를 들어, 컨피규레이션 데이터 기억 회로(101_1)는 트랜지스터(111_1), 트랜지스터(112_1) 및 노드(113_1)를 포함한다.

트랜지스터(111_1)의 게이트는 워드 신호가 입력되는 워드선 WL_1에 접속되고, 트랜지스터(111_1)의 소스 및 드레인 중 하나는 컨피규레이션 데이터가 입력되는 비트선 BL에 접속된다. 트랜지스터(111_1)의 온/오프는 워드선 WL_1의 워드 신호에 의해 제어된다. 유사한 방식으로, 트랜지스터(111_2 내지 111_m)는 각각의 워드선 WL_2 내지 WL_m 및 비트선 BL에 접속된다. 트랜지스터(111_1 내지 111_m)는 제1 트랜지스터라고도 말할 수 있다.

워드선 WL_1 내지 WL_m은 워드 신호가 입력되는 배선이다. 워드 신호는 H 레벨 전위 및 L 레벨 전위를 가지며, 워드선 WL_1 내지 WL_m에 접속된 트랜지스터의 온/오프를 제어한다. 워드선 WL_1 내지 WL_m은 간단히 배선이라고 말할 수 있다.

비트선 BL은 컨피규레이션 데이터가 입력되는 배선이다. 비트선 BL에 입력되는 컨피규레이션 데이터는 H 레벨 전위 및 L 레벨 전위를 갖는다. 비트선 BL에 접속된 트랜지스터(111_1 내지 111_m) 중 어느 하나가 턴온되면, H 레벨 또는 L 레벨 전위는 노드(113_1 내지 113_m) 중 대응하는 노드에 보유된다. 비트선 BL은 간단히 배선이라고 말할 수 있다.

H 레벨 전위는 L 레벨 전위보다도 높은 전위이며, 예를 들어, 고전원 전위 VDD에 기초하는 전위를 말한다는 것에 유의해야 한다. L 레벨 전위는 H 레벨 전위보다도 낮은 전위이며, 예를 들어, 저전원 전위 VSS에 기초하는 전위를 말한다. H 레벨 또는 L 레벨 전위가 게이트에 인가됨으로써, 트랜지스터의 도통과 비도통간의 전환이 행해지도록, H 레벨 전위와 L 레벨 전위간의 차분이 트랜지스터의 임계 전압 이상이 되도록 하는 것이 바람직하다.

트랜지스터(111_1 내지 111_m)로서는 오프 상태(오프 전류)에서 낮은 누설 전류를 갖는 트랜지스터를 사용하는 것이 바람직하다는 것에 유의해야 한다. 여기에서, 낮은 오프 전류(off-state current)는 실온에서 채널 폭 1 마이크로미터 당 규격화된 오프 전류가 10zA 이하인 것을 의미한다. 오프 전류가 적을수록 바람직하기 때문에, 이 규격화된 오프 전류는 1zA 이하가 바람직하고, 보다 바람직하기로는 10yA 이하이고, 더더욱 바람직하기로는 1yA이하이다. 이 경우의 소스와 드레인간의 전압은, 예를 들어, 약 0.1V, 5V, 또는 10V라는 것에 유의해야 한다. 이러한 낮은 오프 전류를 갖는 트랜지스터의 예로는, 채널에 산화물 반도체를 포함하는 트랜지스터를 들 수 있다.

도 1에 도시된 컨피규레이션 데이터 기억 회로(101_1 내지 101_m)의 구조의 경우에, 노드(113_1 내지 113_m)는 비트선 BL에 트랜지스터(111_1 내지 111_m)에 의해 접속된다. 트랜지스터(111_1 내지 111_m)의 온/오프가 제어됨으로써, 컨피규레이션 데이터는 기입되고 기억된다. 따라서, 컨피규레이션 데이터를 기억하는 기간에, 노드(113_1 내지 113_m)의 전하의 이동을 수반한 전위의 변동을 억제하는 스위치로서, 오프 전류가 적은 트랜지스터를 사용하는 것이 특히 바람직하다.

트랜지스터(111_1 내지 111_m)로서 오프 전류가 적은 트랜지스터를 사용함으로써, 컨피규레이션 데이터 기억 회로(101_1 내지 101_m)를 전원 차단후에 데이터의 기억 기간을 갖는 불휘발성 메모리로 할 수 있다. 따라서, 일단 컨피규레이션 데이터 기억 회로(101_1 내지 101_m)에 기입된 컨피규레이션 데이터는, 다시, 트랜지스터(111_1 내지 111_m)를 턴온시킬 때까지, 노드(113_1 내지 113_m)에 기억할 수 있다. 기동시에 외부의 메모리 장치로부터 컨피규레이션 데이터를 로드하는 처리를 생략할 수 있고, 기동시의 소비 전력의 삭감, 기동 시간의 단축 등을 실현할 수 있다.

트랜지스터(112_1)의 게이트는 노드(113_1)에 접속되고, 트랜지스터(112_1)의 소스 및 드레인 중 하나는 입력 단자 IN에 접속된다. 트랜지스터(112_1)의 온/오프는 노드(113_1)에 보유되는, H 레벨 또는 L 레벨 전위에 의해 제어된다. 유사한 방식으로, 트랜지스터(112_2 내지 112_m)는 각각의 노드(113_2 내지 113_m) 및 입력 단자 IN에 접속된다. 트랜지스터(112_1 내지 112_m)는 제2 트랜지스터라고도 말할 수 있다.

도 1에서는, 트랜지스터(111_1 내지 111_m) 및 트랜지스터(112_1 내지 112_m)가 ｎ채널형 트랜지스터이지만, p채널형 트랜지스터일 수 있다.

노드(113_1)는 트랜지스터(111_1)의 소스 및 드레인 중 다른 쪽과 트랜지스터(112_1)의 게이트가 서로 접속되는 노드에 대응한다. 유사하게, 노드(113_2)는 트랜지스터(111_2)의 소스 및 드레인 중 다른 쪽과 트랜지스터(112_2)의 게이트가 서로 접속되는 노드에 대응하고; 노드(113_m)는 트랜지스터(111_m)의 소스 및 드레인 중 다른 쪽과 트랜지스터(112_m)의 게이트가 서로 접속되는 노드에 대응한다. 트랜지스터(111_1 내지 111_m)가 턴오프될 때, 노드(113_1 내지 113_m)에 전하가 기억될 수 있기 때문에, 컨피규레이션 데이터가 기억될 수 있다.

본 명세서에서의 노드는 소자들을 전기적으로 접속하기 위해 제공되는 배선 상의 접속점을 말하며, 소자들 간의 접속 배선, 배선에 접속되는 용량 소자 등의 일부이다. 도 1에서는 생략했지만, 노드(113_1 내지 113_m)에는, 전하가 바람직하게 기억될 수 있도록, 용량 소자가 접속되는 것이 바람직하다.

도 1에 도시된 컨텍스트 선택 회로(102_1 내지 102_m)는 각각 복수의 소자의 세트로 구성된다. 세트들 중 하나를 선택하는 컨텍스트 선택 신호는 각각의 컨텍스트 선택 회로(102_1 내지 102_m)에 입력된다. 구체적으로, 컨텍스트 선택 회로(102_1 내지 102_m)는 각각의 트랜지스터(116_1 내지 116_m), 각각의 트랜지스터(117_1 내지 117_m), 및 각각의 노드(118_1 내지 118_m)의 세트로 구성된다. 예를 들어, 컨텍스트 선택 회로(102_1)는 트랜지스터(116_1), 트랜지스터(117_2) 및 노드(118_1)를 포함한다.

트랜지스터(116_1)의 게이트는 고전원 전위가 공급되는 전원선 VL에 접속되고, 트랜지스터(116_1)의 소스 및 드레인 중 한쪽은 컨텍스트 선택 신호가 입력되는 선택선 CL_1에 접속된다. 컨텍스트 선택 신호가 H 레벨 전위인 경우에는, 트랜지스터(116_1)가 온될 때 노드(118_1)에 H 레벨 전위가 기입되고, 트랜지스터(116_1)가 턴오프된다. 컨텍스트 선택 신호가 L 레벨 전위인 경우에는, 노드(118_1)의 전위를 L 레벨로 되게 하여 트랜지스터(116_1)의 온 상태를 유지하도록 제어한다. 유사하게, 트랜지스터(116_2 내지 116_m)는 각각의 선택선 CL_2 내지 CL_m 및 전원선 VL에 접속된다. 트랜지스터(116_1 내지 116_m)는 제3 트랜지스터라고도 말할 수 있다.

전원선 VL은 H 레벨 정전위의 신호가 입력되는 배선이다. 전원선 VL은 간단히 배선이라고 말할 수 있다.

선택선 CL_1 내지 CL_m은 컨텍스트 선택 신호가 입력되는 배선이다. 예를 들어, 선택선 CL_1 내지 CL_m에 입력되는 컨텍스트 선택 신호는, 트랜지스터(116_1 내지 116_m)가 턴온될 때 노드(118_1 내지 118_m)에 기입된다. 예를 들어, 컨텍스트 선택 회로(102_1)에서, 선택선 CL_1에 입력되는 컨텍스트 선택 신호가 H 레벨 전위인 경우에는, 노드(118_1)에 H 레벨 전위가 기입되어, 소스와 드레인간의 전위차가 0이 되기 때문에, 트랜지스터(116_1)가 턴오프되게 된다. 선택선 CL_1에 입력되는 컨텍스트 선택 신호가 L 레벨 전위인 경우에는, 노드(118_1)에 L 레벨 전위가 기입된 채, 트랜지스터(116_1)이 온 상태를 유지한다. 선택선 CL_1 내지 CL_m은 간단히 배선이라고 말할 수 있다.

트랜지스터(117_1)의 게이트는 트랜지스터(116_1)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 트랜지스터(117_1)의 소스 및 드레인 중 한쪽은 트랜지스터(112_1)의 소스 및 드레인 중 다른 쪽에 접속되고, 트랜지스터(117_1)의 소스 및 드레인 중 다른 쪽은 출력 단자 OUT에 접속된다. 트랜지스터(117_1)의 온/오프는 노드(118_1)의 전위에 의해 제어된다. 유사한 방식으로, 트랜지스터(117_2)의 게이트는 트랜지스터(116_2)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 트랜지스터(117_2)의 소스 및 드레인 중 한쪽은 트랜지스터(112_2)의 소스 및 드레인 중 다른 쪽에 접속되고, 트랜지스터(117_2)의 소스 및 드레인 중 다른 쪽은 출력 단자 OUT에 접속되고; 트랜지스터(117_m)의 게이트는 트랜지스터(116_m)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 트랜지스터(117_m)의 소스 및 드레인 중 한쪽은 트랜지스터(112_m)의 소스 및 드레인 중 다른 쪽에 접속되고, 트랜지스터(117_m)의 소스 및 드레인 중 다른 쪽은 출력 단자 OUT에 접속된다. 트랜지스터(117_1 내지 117_m)는 제4 트랜지스터라고도 말할 수 있다.

트랜지스터(116_1 내지 116_m)는 트랜지스터(111_1 내지 111_m)와 같이, 오프 상태(오프 전류)에서의 누설 전류가 적은 트랜지스터인 것이 바람직하다.

도 1에 도시된 컨텍스트 선택 회로(102_1 내지 102_m)의 구조에서는, 선택선 CL1 내지 CL_m과 노드(118_1 내지 118_m)는 트랜지스터(116_1 내지 116_m)에 의해 접속된다. 트랜지스터(116_1 내지 116_m)의 도통 상태는, 노드(118_1 내지 118_m)가 전기적으로 부유 상태에 있는지의 여부를 결정한다. 구체적으로, 트랜지스터(116_1 내지 116_m)는 컨텍스트 선택 신호가 H 레벨이며, 노드(118_1 내지 118_m)에 H 레벨 전위가 기입될 때 턴오프된다. 트랜지스터(116_1 내지 116_m)가 오프되는 기간에, 노드(118_1 내지 118_m)에서의 전하의 이동을 수반한 전위의 변동을 억제하는 스위치로서, 오프 전류가 적은 트랜지스터를 사용하는 것이 특히 바람직하다.

도 1에서는, 트랜지스터(116_1 내지 116_m) 및 트랜지스터(117_1 내지 117_m)가 ｎ채널형 트랜지스터이지만, p채널형 트랜지스터일 수도 있다.

노드(118_1)는 트랜지스터(116_1)의 소스 및 드레인 중 다른 쪽과 트랜지스터(117_1)의 게이트가 서로 접속되는 노드에 대응한다. 유사하게, 노드(118_2)는 트랜지스터(116_2)의 소스 및 드레인 중 다른 쪽과 트랜지스터(117_2)의 게이트가 서로 접속되는 노드에 대응하고; 노드(118_m)는 트랜지스터(116_m)의 소스 및 드레인 중 다른 쪽과 트랜지스터(117_m)의 게이트가 서로 접속되는 노드에 대응한다.

도 1에 도시된 프로그램가능한 스위치 엘리먼트(100)는, 입력 단자 IN와 출력 단자 OUT간에 제공되는 트랜지스터(112_1 내지 112_m) 및 트랜지스터(117_1 내지 117_m)의 게이트가 프로그램가능한 스위치 엘리먼트의 입력 단자 IN에 신호가 입력되는 기간에 전기적으로 부유 상태로 되는 회로 구조를 갖도록 구성된다. 이 구성에 의해, 프로그램가능한 로직 엘리먼트간에 인가되는 신호에 응답하여 게이트의 전압이 부스팅 효과(boosting effect)에 의해 승압되게 할 수 있다. 이것은 진폭 전압의 감소를 억제한다.

본 명세서에서 전기적으로 부유 상태(floating state)는 소자가 전기적으로 분리되고, 다른 소자 또는 배선과 전기적으로 접속되어 있지 않은 상태를 말한다. 예를 들어, 노드가 전기적으로 부유 상태인 경우, 노드에 전하의 출입이 거의 없고, 노드에 형성되는 용량 성분에 의한 용량 결합에 의해, 전위가 상승 또는 하강하게 된다.

구체적으로 컨피규레이션 데이터 기억 회로(101_1) 및 컨텍스트 선택 회로(102_1)의 경우를 설명할 것이다. 이 경우, 프로그램가능한 스위치 엘리먼트(100)로의 신호의 전송을 제어하는 트랜지스터(112_1) 및 트랜지스터(117_1)의 게이트는 트랜지스터(111_1) 및 트랜지스터(116_1)에 접속되어, 프로그램가능한 스위치 엘리먼트(100)의 입력 단자 IN와 출력 단자 OUT간에 신호가 인가될 때, 트랜지스터(111_1 및 116_1)가 오프될 수 있다. 입력 단자 IN와 출력 단자 OUT 사이의 신호의 전송을 제어하는 트랜지스터(112_1) 및 트랜지스터(117_1)의 게이트는 전기적으로 부유 상태로 되어, 부스팅 효과를 일으킨다.

부스팅 효과는 게이트가 전기적으로 부유 상태에 있을 때, 소스 및 드레인 중 한쪽의 전위가 L 레벨로부터 H 레벨로 변경됨과 동시에, 각종 용량에 의해, 트랜지스터의 게이트의 전위를 상승시킨다는 것에 유의해야 한다. 이 부스팅 효과는 게이트에 접속된 노드에 L 레벨 전위가 보유되어 있을 경우와, 게이트에 접속된 노드에 H 레벨 전위가 보유되어 있을 경우간에 소스 및 드레인 중 한쪽의 전위의 변화에 수반하는, 게이트 전위가 상승하는 정도를 가변할 수 있다.

여기서, 도 1에 도시된 프로그램가능한 스위치 엘리먼트(100)에서, 트랜지스터의 게이트를 전기적으로 부유 상태로 함으로써, 부스팅 효과를 일으킬 때의 작용 및 효과에 대하여 설명할 것이다. 이하에서는, 도 1에 도시된 컨피규레이션 데이터 기억 회로(101_1) 및 컨텍스트 선택 회로(102_1)에서 부스팅 효과가 일어날 경우에 대해 설명할 것이라는 것에 유의해야 한다. 컨피규레이션 데이터 기억 회로(101_2 내지 101_m) 및 컨텍스트 선택 회로(102_2 내지 102_m)에 대해서도, 같은 설명을 한다.

도 1에서의 컨피규레이션 데이터 기억 회로(101_1)에서는, 노드(113_1)가 부유 상태에 있으면, 입력 단자 IN에 입력되는 신호가 L 레벨로부터 H 레벨로 변경됨과 동시에, 노드(113_1)의 전위는 트랜지스터(112_1)이 갖는 각종 용량만큼 상승한다.

노드(113_1)에 기입된 컨피규레이션 데이터가 "0"인 경우에, 여기에서는 노드(113_1)에 L 레벨 전위를 보유하고 있을 경우, 트랜지스터(112_1)가 약한 반전 모드에 있기 때문에, 노드(113_1)의 전위 상승에는, 트랜지스터(112_1)의 게이트와 소스 및 드레인 중 어느 한쪽 사이에 생성되는 용량 C1과 트랜지스터(112_1)의 게이트와 소스 및 드레인 중 다른 쪽 사이에 생성되는 용량 C1'이 기여한다.

한편, 노드(113_1)에 기입된 컨피규레이션 데이터가 "1"인 경우에, 여기에서는 노드(113_1)에 H 레벨 전위를 보유하고 있을 경우, 트랜지스터(112_1)가 강한 반전 모드에 있기 때문에, 노드(113_1)의 전위 상승에는, 용량 C1 및 C1' 외에, 트랜지스터(112_1)의 게이트와 채널 형성 영역 사이에 생성되는 용량 C2가 기여한다.

따라서, 컨피규레이션 데이터가 H 레벨 전위인 경우, 노드(113_1)의 전위 상승에 기여하는 트랜지스터(112)의 용량은, 컨피규레이션 데이터가 L 레벨 전위인 경우보다도 크게 된다. 따라서, 컨피규레이션 데이터 기억 회로(101_1 내지 101_m)에서는, 컨피규레이션 데이터가 H 레벨 전위인 경우 쪽이, 컨피규레이션 데이터가 L 레벨 전위인 경우보다도, 입력 단자 IN에 입력되는 신호의 전위 변화와 동시에, 노드(113_1)의 전위를 보다 높게 상승시킨다고 하는 부스팅 효과를 얻을 수 있다.

상술한 부스팅 효과에 의해, 컨피규레이션 데이터 기억 회로(101_1)의 스위치 속도는, 컨피규레이션 데이터가 H 레벨 전위인 경우에 상승하고, 컨피규레이션 데이터가 L 레벨 전위인 경우에는, 트랜지스터(112_1)가 턴오프된다.

유사한 방식으로, 도 1에서의 컨텍스트 선택 회로(102_1)에서는, 노드(118_1)가 전기적으로 부유 상태에 있으면, 트랜지스터(112_1)과 트랜지스터(117_1) 사이의 노드에 입력되는 신호가 L 레벨로부터 H 레벨로 변경됨과 동시에, 트랜지스터(117_1)가 갖는 각종 용량에 의해, 노드(118_1)의 전위가 상승한다.

노드(118_1)에 기입되는 컨텍스트 선택 신호가 "0"인 경우에, 여기에서는 노드(118_1)에 L 레벨 전위가 기입될 경우, 트랜지스터(117_1)가 약한 반전 모드에 있기 때문에, 노드(118_1)의 전위 상승에는, 트랜지스터(117_1)의 게이트와 소스 및 드레인 중 어느 한쪽 사이에 생성되는 용량 C3과, 트랜지스터(117_1)의 게이트와 소스 및 드레인 중 다른 쪽 사이에 생성되는 용량 C3'이 기여한다.

한편, 노드(118_1)에 기입되는 컨텍스트 선택 신호가 "1"인 경우에, 여기에서는 노드(118_1)에 H 레벨 전위가 기입될 경우, 트랜지스터(117_1)가 강한 반전 모드에 있기 때문에, 노드(118_1)의 전위 상승에는, 용량 C3 및 C3' 외에, 트랜지스터(117_1)의 게이트와 채널 형성 영역 사이에 생성되는 용량 C4가 기여한다.

따라서, 컨텍스트 선택 신호가 H 레벨 전위인 경우, 노드(118)의 전위 상승에 기여하는 트랜지스터(117)의 용량은, 컨텍스트 선택 신호가 L 레벨 전위인 경우보다도 크게 된다. 따라서, 컨텍스트 선택 회로(102_1 내지 102_m)에서는, 컨텍스트 선택 신호가 H 레벨 전위인 경우 쪽이, 컨텍스트 선택 신호가 L 레벨 전위인 경우보다도, 트랜지스터(112_1)과 트랜지스터(117_1) 사이의 노드에 인가되는 신호의 전위 변화와 동시에, 노드(118_1)의 전위를 보다 높게 상승시킨다고 하는 부스팅 효과를 얻을 수 있다.

상술한 부스팅 효과에 의해, 컨텍스트 선택 회로(102_1)의 스위치 속도는, 컨텍스트 선택 신호가 H 레벨 전위인 경우에 상승하고, 컨텍스트 선택 신호가 L 레벨 전위인 경우에는, 트랜지스터(117_1)는 턴오프된다.

일반적인 PLD의 프로그램가능한 스위치 엘리먼트에 포함되며 스위치로서 기능하는 트랜지스터에는, 집적 밀도를 증가시키기 위하여 ｎ채널형 트랜지스터가 사용되고 있다. 그러나, 스위치에서는, 임계 전압에 기인하여 ｎ채널형 트랜지스터의 게이트를 통과하는 신호의 전위가 감소함으로써 발생하는, 스위치 속도의 저하가 문제가 된다. 스위치 속도를 증가시키기 위해, (ｎ채널형 트랜지스터의 게이트에 높은 전위를 인가하여 구동하는) 오버드라이브 구동이 이용되는 방법이 제안되어 있지만; 이 방법은 스위치로서 사용되는 ｎ채널형 트랜지스터의 신뢰성을 떨어뜨릴 수 있다. 그러나, 본 발명의 일 형태에서는, 상술한 부스팅 효과에 의해, 오버드라이브 구동을 사용하지 않고, 컨피규레이션 데이터 기억 회로(101_1) 및 컨텍스트 선택 회로(102_1)의 스위치 속도를, 컨피규레이션 데이터 및 컨텍스트 선택 신호가 H 레벨 전위인 경우에 상승시킬 수 있으므로; 스위치 속도를 향상시키기 위하여 신뢰성을 희생시킬 필요가 없다.

또한, 참조 문헌 1(K.C.Chun, P.Jain, J.H.Lee, and C.H.Kim, "A 3T Gain Cell Embedded DRAM Utilizing Preferential Boosting for High Density and Low Power On-Die Caches", IEEE Journal of Solid-State Circuits, vol.46, no.6, pp.1495-1505, June 2011)과 참조 문헌 2(F.Eslami and M.Sima, "Capacitive Boosting for FPGA Interconnection Networks", Int. Conf. on Field Programmable Logic and Applications, 2011, pp. 453-458)와는 달리, 본 실시 형태의 구조에서의 프로그램가능한 스위치 엘리먼트(100)는 다른 유리한 이점을 갖는 것으로 예측된다.

참조 문헌 1에서는, DRAM이 사용되는 것을 전제로 하고 있기 때문에, 메모리 셀의 수가 많고, 메모리 셀의 출력에 접속되어 있는 판독용 비트선(RBL)이 높은 기생 용량을 갖는다. 한편, 프로그램가능한 스위치 엘리먼트(100)의 경우에, 출력 단자에 입력되는 신호가 프로그램가능한 로직 엘리먼트의 입력 단자에 공급되므로; 프로그램가능한 스위치 엘리먼트(100)의 출력 단자의 기생 용량은 참조 문헌 1의 경우에 비하여 작다. 따라서, 프로그램가능한 스위치 엘리먼트(100)는, 트랜지스터(117_1)의 게이트와 소스 및 드레인 중 어느 한쪽 사이에 생성되는 용량 C3에 의한 노드(118_1)의 전위 상승과, 트랜지스터(117_1)의 게이트와 소스 및 드레인 중 다른 쪽 사이에 생성되는 용량 C3'에 의해, 출력 단자에 입력되는 신호의 전위를 또한 상승시킨다는 2차 부스팅 효과도 얻어진다. 즉, 프로그램가능한 스위치 엘리먼트(100)에서는, 상술한 2차 부스팅 효과에 의해, 한층 더 스위치 속도를 상승시킬 수 있다. 또한, 프로그램가능한 스위치 엘리먼트(100)는 참조 문헌 2에서 보다, 적은 수의 트랜지스터를 사용하여 상승된 노드의 전위를 보유할 수 있다.

상술한 바와 같이, 본 발명의 일 형태는 프로그램가능한 스위치 엘리먼트의 입력 단자와 출력 단자간에 제공되는 트랜지스터의 게이트가 프로그램가능한 스위치 엘리먼트에 신호가 입력되는 기간에, 전기적으로 부유 상태로 되는 회로 구조를 가질 수 있다. 이 구조는 프로그램가능한 로직 엘리먼트간에 인가되는 신호에 응답하여 게이트의 전압이 부스팅 효과에 의해 승압되게 할 수 있다. 이는 진폭 전압의 감소를 억제할 수 있다.

본 실시 형태는 다른 실시 형태들 중 임의의 것과 적절히 조합하여 구현할 수 있다.

(실시 형태 2)

본 실시 형태에서는, PLD의 회로 구조예, 실시 형태 1에서 설명한 프로그램가능한 스위치 엘리먼트를 포함하는 스위치 회로의 회로 구조예, 및 프로그램가능한 로직 엘리먼트의 회로 구조예에 대하여 설명할 것이다.

<PLD의 구조예>

본 발명의 일 형태의 PLD의 구조예에 대하여 설명할 것이다. 도 2의 (a)는 본 발명의 일 실시 형태의 PLD(130)의 구조의 일부를 예시한다.

도 2의 (a)에서는, 복수의 프로그램가능한 로직 엘리먼트(131)를 포함하는 제1 열(140_1), 복수의 프로그램가능한 로직 엘리먼트(131)를 포함하는 제2 열(140_2), 복수의 프로그램가능한 로직 엘리먼트(131)를 포함하는 제3 열(140_3)이, PLD(130)에 제공되어 있다. 도 2의 (a)는 좌측부터 순서대로 제1 열(140_1), 제2 열(140_2) 및 제3 열(140_3)이 병렬로 위치하는 예를 나타낸다.

또한, 도 2의 (a)에서, 복수의 배선(132), 복수의 배선(133), 복수의 배선(134), 복수의 배선(135), 복수의 배선(136), 복수의 배선(137) 및 복수의 배선(138)은 PLD(130)에 제공된다.

제1 열(140_1)에서의 프로그램가능한 로직 엘리먼트(131)의 제1 출력 단자는 복수의 배선(132)에 접속된다. 제1 열(140_1)에서의 프로그램가능한 로직 엘리먼트(131)의 제2 출력 단자는 복수의 배선(133)에 접속된다.

제2 열(140_2)에서의 프로그램가능한 로직 엘리먼트(131)의 제1 출력 단자는 복수의 배선(135)에 접속된다. 제2 열(140_2)에서의 프로그램가능한 로직 엘리먼트(131)의 제2 출력 단자는 복수의 배선(136)에 접속된다.

제3 열(140_3)에서의 프로그램가능한 로직 엘리먼트(131)의 제1 출력 단자는 복수의 배선(134)에 접속된다. 제3 열(140_3)에서의 프로그램가능한 로직 엘리먼트(131)의 제2 출력 단자는 복수의 배선(138)에 접속된다.

프로그램가능한 로직 엘리먼트(131)의 제1 출력 단자의 수와 제2 출력 단자의 수는 하나에 한정하지 않고, 제1 출력 단자의 수와 제2 출력 단자의 수 중 어느 한쪽이 1개 초과일 수 있고, 양쪽 모두 1개 초과일 수 있다는 것에 유의해야 한다. 제1 출력 단자의 수와 제2 출력 단자의 수와는 무관하게, 하나의 배선에는, 항상 하나의 출력 단자가 접속된다는 것에 또한 유의해야 한다. 따라서, 하나의 열이 Y개의 프로그램가능한 로직 엘리먼트(131)(Y는 자연수)를 포함하는 경우, PLD(130)는 제1 출력 단자에 접속되는 Y개의 배선과 제2 출력 단자에 접속되는 Y개의 배선을 적어도 포함한다.

그리고, 제1 열(140_1)은 복수의 배선(132)과 복수의 배선(133) 사이에 위치한다. 제2 열(140_2)은 복수의 배선(135)과 복수의 배선(136) 사이에 위치한다. 제3 열(140_3)은 복수의 배선(134)과 복수의 배선(138) 사이에 위치한다.

제2 열(140_2)에서의 프로그램가능한 로직 엘리먼트(131)의 제1 출력 단자에 접속된 복수의 배선(135)은, 제1 열(140_1)과 제2 열(140_2) 사이와, 제1 열(140_1)과 도 2의 (a)에서의 제1 열(140_1)의 좌측에 위치하는 프로그램가능한 로직 엘리먼트(131)의 열(도시하지 않음) 사이 양측 모두에 제공된다. 제3 열(140_3)에서의 프로그램가능한 로직 엘리먼트(131)의 제1 출력 단자에 접속된 복수의 배선(134)은, 제1 열(140_1)과 제2 열(140_2) 사이와, 제2 열(140_2)과 제3 열(140_3) 사이 양측 모두에 제공된다. 도 2의 (a)에서의 제3 열(140_3)의 우측에 위치하는 프로그램가능한 로직 엘리먼트(131)(도시하지 않음)의 제1 출력 단자에 접속된 복수의 배선(137)은, 제2 열(140_2)과 제3 열(140_3) 사이와, 제3 열(140_3)과 제3 열(140_3)의 우측에 위치하는 프로그램가능한 로직 엘리먼트(131)의 열(도시하지 않음) 사이 양측 모두에 제공된다.

제N 열(N은 3 이상의 자연수)에 착안하면, 제N 열에서의 프로그램가능한 로직 엘리먼트(131)의 제1 출력 단자에 접속된 복수의 배선은, 제N 열과 제(N-1) 열 사이와, 제(N-1) 열과 제(N-2) 열 사이 양측 모두에 제공된다. N이 2일 경우, 제2 열에서의 프로그램가능한 로직 엘리먼트(131)의 제1 출력 단자에 접속된 복수의 배선은, 제2 열과 제1 열 사이와, 제1 열과 IO 사이 양측 모두에 제공된다. 이 IO는 PLD의 외부로부터 프로그램가능한 로직 엘리먼트(131)에의 신호의 입력 또는 프로그램가능한 로직 엘리먼트(131)로부터 PLD의 외부로의 신호의 출력을 제어하는 인터페이스의 기능을 갖는다.

본 발명의 일 형태에서는, 제(N-1) 열(N은 3 이상의 자연수)에 착안하면, 제(N-1) 열에서의 프로그램가능한 로직 엘리먼트(131)의 제1 출력 단자에 접속된 복수의 배선, 제N 열에서의 프로그램가능한 로직 엘리먼트(131)의 제1 출력 단자에 접속된 복수의 배선, 및 제(N-2) 열에서의 프로그램가능한 로직 엘리먼트(131)의 제2 출력 단자에 접속된 복수의 배선은, 스위치 회로(110)를 통해 제(N-1) 열에서의 프로그램가능한 로직 엘리먼트(131)의 복수의 입력 단자에 접속된다.

구체적으로, 도 2의 (a)의 경우, 예를 들어, 제2 열(140_2)에서의 프로그램가능한 로직 엘리먼트(131)의 제1 출력 단자에 접속된 복수의 배선(135), 제3 열(140_3)에서의 프로그램가능한 로직 엘리먼트(131)의 제1 출력 단자에 접속된 복수의 배선(134), 및 제1 열(140_1)에서의 프로그램가능한 로직 엘리먼트(131)의 제2 출력 단자에 접속된 복수의 배선(133)은, 스위치 회로(110)를 통해 제2 열(140_2)에서의 프로그램가능한 로직 엘리먼트(131)의 복수의 입력 단자에 접속된다.

도 2의 (b)는 도 2의 (a)에 나타낸, 복수의 배선(133), 복수의 배선(134) 및 복수의 배선(135)과, 제2 열(140_2)에서의 프로그램가능한 로직 엘리먼트(131)의 복수의 입력 단자간의 접속을 제어하는 스위치 회로(110)의 회로도이다. 도 2의 (b)에서, 복수의 배선(124)은 제2 열(140_2)에서의 프로그램가능한 로직 엘리먼트(131)의 복수의 입력 단자에 접속된다.

스위치 회로(110)는 실시 형태 1에서 설명한 복수의 프로그램가능한 스위치 엘리먼트를 포함한다. 도 2의 (c)는 도 2의 (b)에 나타낸 스위치 회로(110)의 보다 구체적인 구조예를 나타낸다. 도 2의 (b)에 나타낸 스위치 회로(110)는 도 2의 (c)에 도시한 바와 같이, 3개의 프로그램가능한 스위치 엘리먼트(150_1), 프로그램가능한 스위치 엘리먼트(150_2), 프로그램가능한 스위치 엘리먼트(150_3)를 포함한다.

도 2의 (c)는 3개의 배선(124)에 대응하는 스위치 회로(110)를 예시하고 있기 때문에, 스위치 회로(110)는 3개의 프로그램가능한 스위치 엘리먼트: 프로그램가능한 스위치 엘리먼트(150_1), 프로그램가능한 스위치 엘리먼트(150_2) 및 프로그램가능한 스위치 엘리먼트(150_3)를 포함하는 경우를 나타낸다. 스위치 회로(110)에 포함된 프로그램가능한 스위치 엘리먼트의 수는, 프로그램가능한 로직 엘리먼트(131)의 입력 단자들의 수에 따라 결정될 수 있다.

도 2의 (b) 및 도 2의 (c)는 복수의 배선(133), 복수의 배선(134) 및 복수의 배선(135)과, 복수의 배선(124)간의 접속을 제어하는 스위치 회로(110)를 대표적인 예로서 도시하고 있지만; 도 2의 (a)에서의 복수의 배선과 복수의 배선간의 접속을 제어하는 다른 스위치 회로(110)도 상술한 구조와 유사한 구조를 갖는다.

다음으로, 도 3은 도 2의 (c)에서의 스위치 회로(110)의 보다 구체적인 구성예를 도시한다. 도 3은 복수의 배선(133), 복수의 배선(134) 및 복수의 배선(135)과, 스위치 회로(110)간의 접속 관계를 보다 상세하게 나타낸다. 도 3에 도시한 바와 같이, 각각의 프로그램가능한 스위치 엘리먼트는 복수의 배선(133, 134, 135) 모두와, 복수의 배선(124) 중 하나간의 접속을 제어한다.

구체적으로, 도 3은 복수의 배선(133)이 배선(133_1), 배선(133_2), 배선(133_3)을 포함하고, 복수의 배선(134)이 배선(134_1), 배선(134_2), 배선(134_3)을 포함하고, 복수의 배선(135)이 배선(135_1), 배선(135_2), 배선(135_3)을 포함하고, 복수의 배선(124)이 배선(124_1), 배선(124_2), 배선(124_3)을 포함하는 예를 예시하고 있다. 또한, 도 3에서는, 프로그램가능한 스위치 엘리먼트(150_1), 프로그램가능한 스위치 엘리먼트(150_2), 프로그램가능한 스위치 엘리먼트(150_3)이 제공된다.

도 4는 도 2의 (c) 및 도 3에 도시된 프로그램가능한 스위치 엘리먼트(150_1 내지 150_3)의 구체적인 구성예를 나타낸다. 도 4에 도시한 바와 같이, 각각의 프로그램가능한 스위치 엘리먼트(150)는 복수의 프로그램가능한 스위치 엘리먼트(100_1 내지 100_k)를 포함한다. 도 4에서의 프로그램가능한 스위치 엘리먼트(100_1 내지 100_k)는 2종류의 컨텍스트 선택 신호에 의해 컨텍스트가 변경될 수 있는 회로 구조를 갖는 도 1에서의 프로그램가능한 스위치 엘리먼트(100)에 각각 대응한다.

프로그램가능한 스위치 엘리먼트(100_1 내지 100_k)에는, 각각 입력 단자 IN_1 내지 IN_k(k는 2 이상의 자연수)가 제공된다. 선택선 CL_1 및 선택선 CL_2에 입력되는 2종류의 컨텍스트 선택 신호에 응답하여, 컨피규레이션 데이터 기억 회로(101_1) 또는 컨피규레이션 데이터 기억 회로(101_2)에 기억된 컨피규레이션 데이터가 선택되어, 입력 단자 IN_1 내지 IN_k 중 어느 하나와, 출력 단자 OUT간의 접속이 전환될 수 있다.

구체적으로, 도 4에서의 프로그램가능한 스위치 엘리먼트(150)에서, 선택선 CL_1에 입력되는 컨텍스트 선택 신호가 H 레벨 전위일 때, 컨피규레이션 데이터 기억 회로(101_1)에 기억된 컨피규레이션 데이터에 따라, 입력 단자 IN_1 내지 IN_k와 출력 단자 OUT간의 접속의 전환이 제어된다. 선택선 CL_2에 입력되는 컨텍스트 선택 신호가 H 레벨 전위일 때, 컨피규레이션 데이터 기억 회로(101_2)에 기억된 컨피규레이션 데이터에 따라, 입력 단자 IN_1 내지 IN_k와 출력 단자 OUT간의 접속의 전환이 제어된다.

도 3에서, 프로그램가능한 스위치 엘리먼트(150_1)는 복수의 배선(133), 복수의 배선(134) 및 복수의 배선(135) 모두와, 배선(124_1)간의 접속을 제어한다. 구체적으로, 프로그램가능한 스위치 엘리먼트(150_1)는 복수의 배선(133), 복수의 배선(134) 및 복수의 배선(135) 중 하나의 배선을 컨피규레이션 데이터 및 컨텍스트 선택 신호에 따라 선택하고, 선택된 배선을 배선(124_1)에 접속하는 기능을 갖는다.

도 4에 도시된 프로그램가능한 스위치 엘리먼트(150)를 도 3에 도시된 프로그램가능한 스위치 엘리먼트(150_1)로서 사용하는 경우, 도 3에서의 복수의 배선(133), 복수의 배선(134) 및 복수의 배선(135)은 도 4에서의 입력 단자 IN_1 내지 IN_k에 대응하고, 도 3에서의 배선(124_1)은 도 4에서의 출력 단자 OUT에 대응한다.

프로그램가능한 스위치 엘리먼트(150_2)는 복수의 배선(133), 복수의 배선(134) 및 복수의 배선(135) 모두와 배선(124_2)간의 접속을 제어한다. 구체적으로, 프로그램가능한 스위치 엘리먼트(150_2)는 복수의 배선(133), 복수의 배선(134) 및 복수의 배선(135) 중 하나의 배선을 컨피규레이션 데이터 및 컨텍스트 선택 신호에 따라 선택하고, 선택된 배선을 배선(124_2)에 접속하는 기능을 갖는다.

도 4에 도시된 프로그램가능한 스위치 엘리먼트(150)를 도 3에 도시된 프로그램가능한 스위치 엘리먼트(150_2)로서 사용하는 경우, 도 3에서의 복수의 배선(133), 복수의 배선(134) 및 복수의 배선(135)은 도 4에서의 입력 단자 IN_1 내지 IN_k에 대응하고, 도 3에서의 배선(124_2)은 도 4에서의 출력 단자 OUT에 대응한다.

프로그램가능한 스위치 엘리먼트(150_3)는 복수의 배선(133), 복수의 배선(134) 및 복수의 배선(135) 모두와 배선(124_3)간의 접속을 제어한다. 구체적으로, 프로그램가능한 스위치 엘리먼트(150_3)는 복수의 배선(133), 복수의 배선(134) 및 복수의 배선(135) 중 하나의 배선을 컨피규레이션 데이터 및 컨텍스트 선택 신호에 따라 선택하고, 선택된 배선을 배선(124_3)에 접속하는 기능을 갖는다.

도 1에 도시된 프로그램가능한 스위치 엘리먼트(100)를 도 3에 도시된 프로그램가능한 스위치 엘리먼트(150_3)로서 사용하는 경우, 도 3에서의 복수의 배선(133), 복수의 배선(134) 및 복수의 배선(135)은 도 4에서의 입력 단자 IN_1 내지 IN_k에 대응하고, 도 3에 도시하는 배선(124_3)은 도 4에서의 출력 단자 OUT에 대응한다.

상술한 바와 같이, 본 발명의 일 형태에서, 프로그램가능한 로직 엘리먼트(131)의 출력 단자에 접속된 배선(133), 배선(134), 배선(135) 등의 복수의 배선 중 하나의 배선은 컨피규레이션 데이터 및 컨텍스트 선택 신호에 따라 선택되고, 선택된 배선은 프로그램가능한 로직 엘리먼트(131)의 입력 단자에 접속된 배선(124) 등의 하나의 배선에 프로그램가능한 스위치 엘리먼트(150)에 의해 접속된다. 도 2의 (a)의 구조에서, 상술한 구조를 갖는 프로그램가능한 스위치 엘리먼트(150)을 포함하는 스위치 회로(110)와, 스위치 회로(110)에 의해 접속이 제어되는 각종 배선은 제1 열(140_1), 제2 열(140_2), 제3 열(140_3) 등의 프로그램가능한 로직 엘리먼트(131)를 포함하는 열들간에 제공함으로써, 제2 열(140_2)에서의 프로그램가능한 로직 엘리먼트(131)와 제2 열(140_2)에서의 다른 프로그램가능한 로직 엘리먼트(131)간의 접속을 프로그램가능한 스위치 엘리먼트(150) 중 하나에 의해 제어할 수 있다. 또한, 제1 열(140_1)에서의 프로그램가능한 로직 엘리먼트(131) 중 하나와 제2 열(140_2)에서의 프로그램가능한 로직 엘리먼트(131) 중 하나간의 접속은 프로그램가능한 스위치 엘리먼트(150) 중 하나에 의해 제어될 수 있다. 또한, 제2 열(140_2)에서의 프로그램가능한 로직 엘리먼트(131) 중 하나와 제3 열(140_3)에서의 프로그램가능한 로직 엘리먼트(131) 중 하나간의 접속은 프로그램가능한 스위치 엘리먼트(150) 중 하나에 의해 제어될 수 있다. 따라서, 도 2의 (a)에서의 구조는 PLD(130)가 설계의 자유도를 높이면서, 배선 리소스내의 스위치의 수를 줄일 수 있게 한다.

<PLE의 구조예>

도 5의 (a)는 일 실시 형태의 프로그램가능한 로직 엘리먼트(131)를 예시한다. 도 5의 (a)에 도시된 프로그램가능한 로직 엘리먼트(131)는 룩업 테이블(LUT)(160), 플립플롭(161) 및 컨피규레이션 메모리(162)를 포함한다. 컨피규레이션 메모리(162)는 메모리 소자부터 전송된 컨피규레이션 데이터를 기억하고, 컨텍스트 선택 신호에 응답하여 선택된 컨피규레이션 데이터를 출력하는 기능을 갖는다. LUT(160)에 의해 결정된 논리 회로는 컨피규레이션 메모리(162)로부터 전송된 컨피규레이션 데이터의 콘텐츠에 따라 좌우된다. 컨피규레이션 데이터가 결정되면, 입력 단자(163)에 인가된 복수의 입력 신호의 입력값에 대한 LUT(160)의 하나의 출력값이 정해진다. 다음으로, LUT(160)는 출력값을 포함하는 신호를 출력한다. 플립플롭(161)은 LUT(160)로부터 출력되는 신호를 보유하고, 클럭 신호 CLK와 동기하여 당해 신호에 대응하는 출력 신호를, 제1 출력 단자(164) 및 제2 출력 단자(165)로부터 출력한다.

컨피규레이션 데이터에 의해, 플립플롭(161)의 종류가 결정될 수 있다. 구체적으로, 컨피규레이션 데이터에 따라, 플립플롭(161)은 D형 플립플롭, T형 플립플롭, JK형 플립플롭 또는 RS형 플립플롭 중 어느 하나의 기능을 가질 수 있다.

도 5의 (b)는 다른 실시 형태의 프로그램가능한 로직 엘리먼트(131)를 나타낸다. 도 5의 (b)에서의 프로그램가능한 로직 엘리먼트(131)는 도 5의 (a)에서의 프로그램가능한 로직 엘리먼트(131) 이외에, 멀티플렉서(168)와 컨피규레이션 메모리(169)를 포함한다. 도 5의 (b)에서, 멀티플렉서(168)에는 LUT(160)로부터의 출력 신호와 플립플롭(161)으로부터의 출력 신호가 입력된다. 멀티플렉서(168)는 컨피규레이션 메모리(169)에 기억되어 있는 컨피규레이션 데이터 및 컨텍스트 선택 신호에 따라, 2개의 출력 신호 중 어느 한쪽을 선택하고 출력하는 기능을 갖는다. 멀티플렉서(168)로부터의 출력 신호는 제1 출력 단자(164) 및 제2 출력 단자(165)로부터 출력된다.

<LUT의 구조예>

다음으로, 프로그램가능한 로직 엘리먼트(131)에 포함된 LUT(160)의 구조예에 대하여 설명할 것이다. LUT(160)는 복수의 멀티플렉서를 이용하여 형성할 수 있다. 복수의 멀티플렉서의 입력 단자 및 제어 단자 중 어느 하나에는 컨피규레이션 데이터가 입력될 수 있다.

도 6의 (a)는 프로그램가능한 로직 엘리먼트(131)에 포함된 일 실시 형태의 LUT(160)를 나타낸다.

도 6의 (a)에서, LUT(160)는 2 입력의 멀티플렉서를 7개(멀티플렉서(31 내지 37)) 포함한다. 멀티플렉서(31 내지 34)의 입력 단자는 LUT(160)의 입력 단자 M1 내지 M8에 대응한다.

멀티플렉서(31) 내지 멀티플렉서(34)의 제어 단자는 서로 전기적으로 접속되어 있고, LUT(160)의 입력 단자 in3에 대응한다. 멀티플렉서(31 및 32)의 출력 단자는 멀티플렉서(35)의 2개의 입력 단자에 접속된다. 멀티플렉서(33 및 34)의 출력 단자는 멀티플렉서(36)의 2개의 입력 단자에 전기적으로 접속된다. 멀티플렉서(35 및 36)의 제어 단자는 서로 전기적으로 접속되어 있고, LUT(160)의 입력 단자 in2에 대응한다. 멀티플렉서(35 및 36)의 출력 단자는 멀티플렉서(37)의 2개의 입력 단자에 전기적으로 접속된다. 멀티플렉서(37)의 제어 단자는 LUT(160)의 입력 단자 in1에 대응한다. 멀티플렉서(37)의 출력 단자 OUT는 LUT(160)의 출력 단자 OUT에 대응한다.

입력 단자 M1 내지 M8에, 컨피규레이션 메모리로부터, 컨피규레이션 메모리에 저장된 컨피규레이션 데이터에 대응하는 출력 신호를 입력함으로써, LUT(160)에 의해 행해지는 논리 연산의 종류를 결정할 수 있다.

예를 들어, 도 6의 (a)에서의 LUT(160)의 입력 단자 M1 내지 M8에, 컨피규레이션 메모리로부터, 디지털 값이 "0", "1", "0", "1", "0", "1", "1" 및 "1"인 컨피규레이션 메모리에 기억된 컨피규레이션 데이터에 대응하는 출력 신호를 각각 입력한 경우, 도 6의 (c)에 나타낸 등가 회로의 기능을 획득할 수 있다.

도 6의 (b)는 프로그램가능한 로직 엘리먼트(131)에 포함된 다른 실시 형태의 LUT(160)를 나타낸다.

도 6의 (b)에서, LUT(160)는 2 입력의 멀티플렉서를 3개(멀티플렉서(41 내지 43))와 2 입력의 OR 회로(44)로 구성된다.

멀티플렉서(41 및 42)의 출력 단자는 멀티플렉서(43)의 2개의 각각의 입력 단자에 접속된다. OR 회로(44)의 출력 단자는 멀티플렉서(43)의 제어 단자에 접속된다. 멀티플렉서(43)의 출력 단자는 LUT(160)의 출력 단자 OUT에 대응한다.

멀티플렉서(41)의 제어 단자 A1와 입력 단자 A2 및 A3, 멀티플렉서(42)의 제어 단자 A6와 입력 단자 A4 및 A5, OR 회로(44)의 입력 단자 A7 및 A8 중 어느 하나에, 컨피규레이션 메모리로부터, 컨피규레이션 메모리에 기억된 컨피규레이션 데이터에 대응한 출력 신호를 입력함으로써, LUT(160)에 의해 행해지는 논리 연산의 종류를 결정할 수 있다.

예를 들어, 도 6의 (b)에서의 LUT(160)의 입력 단자 A2, 입력 단자 A4, 입력 단자 A5, 제어 단자 A6, 입력 단자 A8에, 컨피규레이션 메모리로부터, 디지털 값이"0", "1", "0", "0" 및 "0"이며 컨피규레이션 메모리에 기억된 컨피규레이션 데이터에 대응하는 출력 신호를 입력한 경우, 도 6의 (c)에 나타낸 등가 회로의 기능을 획득할 수 있다. 상술한 구조에서, 제어 단자 A1, 입력 단자 A3 및 입력 단자 A7은 각각 입력 단자 in1, 입력 단자 in2 및 입력 단자 in3에 대응한다.

도 6의 (a) 및 도 6의 (b)는 2 입력의 멀티플렉서를 포함하는 LUT(160)의 예를 나타내고 있지만; LUT(160)는 3개의 이상의 입력을 갖는 멀티플렉서를 포함할 수 있다는 것에 유의해야 한다.

LUT(160)는 멀티플렉서 이외에, 다이오드, 저항 소자, 논리 회로(또는 논리 소자), 스위치 중 어느 하나 또는 모두를 추가로 포함할 수 있다. 논리 회로(또는 논리 소자)로서는, 버퍼, 인버터, NAND 회로, NOR 회로, 3 상태 버퍼, 클록 인버터(clocked inverter) 등을 사용할 수 있다. 스위치는 예를 들어, 아날로그 스위치, 트랜지스터일 수 있다.

또한, 도 6의 (a) 또는 도 6의 (b)에서의 LUT(160)를 사용하여, 도 6의 (c)의 같은 3 입력 1 출력의 논리 연산을 행하는 경우에 대하여 설명하였지만; 본 발명의 일 실시 형태는 이에 한정되지 않는다. LUT(160)의 구조 및 입력되는 컨피규레이션 데이터를 적절히 선택함으로써, 4개 이상의 입력, 2개 이상의 출력을 갖는 논리 연산을 수행할 수 있다.

상술한 바와 같이, 본 발명의 일 실시 형태를, 상술한 실시 형태 1과 조합함으로써, 프로그램가능한 스위치 엘리먼트의 입력 단자와 출력 단자간에 제공되는 트랜지스터의 게이트를, 프로그램가능한 스위치 엘리먼트에 신호가 입력되는 기간에, 전기적으로 부유 상태로 되는 회로 구성을 제공할 수 있다. 이러한 구성은 프로그램가능한 로직 엘리먼트에 인가되는 신호가 게이트의 전압을 제어하게 하여 부스팅 효과에 의해 승압되게 한다. 이는 진폭 전압의 감소를 억제할 수 있다.

본 실시 형태는 다른 실시 형태 중 임의의 것과 적절히 조합하여 실시될 수 있다.

(실시 형태 3)

본 실시 형태에서는, 상술한 실시 형태 1에서 설명한 회로 구성의 구체적인 동작에 대하여 설명할 것이다.

먼저, 도 7의 (a)는 도 1에서 나타낸 회로 구조에서의 프로그램가능한 스위치 엘리먼트에서 2개의 컨피규레이션 데이터를 기억하고, 컨피규레이션 데이터를 컨텍스트 선택 신호에 의해 선택하는 방식으로 프로그램가능한 로직 엘리먼트간의 접속을 변경하는 회로 구성예를 나타낸다.

도 7의 (a)에 나타낸 프로그램가능한 스위치 엘리먼트(200)는 컨피규레이션 데이터 기억 회로(101A 및 101B)와 컨텍스트 선택 회로(102A 및 102B)를 포함한다.

컨피규레이션 데이터 기억 회로(101A)는 트랜지스터(111A), 트랜지스터(112A), 노드(113A) 및 용량 소자(114A)를 포함한다. 컨피규레이션 데이터 기억 회로(101B)는 트랜지스터(111B), 트랜지스터(112B), 노드(113B) 및 용량 소자(114B)를 포함한다.

컨텍스트 선택 회로(102A)는 트랜지스터(116A), 트랜지스터(117A) 및 노드(118A)를 포함한다. 컨텍스트 선택 회로(102B)는 트랜지스터(116B), 트랜지스터(117B) 및 노드(118B)를 포함한다.

도 7의 (a)에서, 트랜지스터(111A), 트랜지스터(111B), 트랜지스터(116A) 및 트랜지스터(116B)에는 이 트랜지스터들이 각각 산화물 반도체층을 포함하는 것을 명시하기 위해서, "OS"가 기입되어 있다.

트랜지스터(111A)의 게이트에는, 워드선 WL_A이 접속된다. 트랜지스터(116A)의 소스 및 드레인 중 한쪽에는 선택선 CL_A이 접속된다. 트랜지스터(111B)의 게이트에는 워드선 WL_B이 접속된다. 트랜지스터(116B)의 소스 및 드레인 중 한쪽에는 선택선 CL_B이 접속된다. 트랜지스터(111A)의 소스 및 드레인 중 한쪽과 트랜지스터(111B)의 소스 및 드레인 중 한쪽에는, 비트선 BL이 접속된다. 트랜지스터(116A) 및 트랜지스터(116B)의 게이트에는 전원선 VL이 접속된다.

트랜지스터(111A) 및 트랜지스터(111B)에 대해서는, 도 1에서 예시한 트랜지스터(111_1 내지 111_m)의 설명을 참조할 수 있다. 트랜지스터(112A) 및 트랜지스터(112B)에 대해서는, 도 1에서 예시한 트랜지스터(112_1 내지 112_m)의 설명을 참조할 수 있다. 노드(113A), 용량 소자(114A), 노드(113B) 및 용량 소자(114B)를 포함하는 회로는, 도 1에 도시된 노드(113_1 내지 113_m)를 포함하는 회로에 대응하고, 노드(113_1 내지 113_m)의 설명을 참조할 수 있다.

트랜지스터(116A) 및 트랜지스터(116B)에 대해서는, 도 1에서 예시한 트랜지스터(116_1 내지 116_m)의 설명을 참조할 수 있다. 트랜지스터(117A) 및 트랜지스터(117B)에 대해서는, 도 1에서 예시한 트랜지스터(117_1 내지 117_m)의 설명을 참조할 수 있다. 노드(118A) 및 노드(118B)에 대해서는, 도 1에서 예시한 노드(118_1 내지 118_m)의 설명을 참조할 수 있다.

워드선 WL_A 및 워드선 WL_B에 대해서는, 도 1에서 예시한 워드선 WL_1 내지 WL_m의 설명을 참조할 수 있다. 워드선 WL_A에는, 트랜지스터(116A)의 도통 상태를 제어하는 워드 신호가 입력되고, 워드선 WL_B에는, 트랜지스터(116B)의 도통 상태를 제어하는 워드 신호가 입력된다.

선택선 CL_A 및 선택선 CL_B에 대해서는, 도 1에서 예시한 선택선 CL_1 내지 CL_m의 설명을 참조할 수 있다. 선택선 CL_A에는, 노드(118A)에 기입되는 컨텍스트 선택 신호가 입력되고, 선택선 CL_B에는, 노드(118B)에 기입되는 컨텍스트 선택 신호가 입력된다.

비트선 BL에 대해서는, 도 1에서 예시한 비트선 BL의 설명을 참조할 수 있다. 도 7의 (a)에 나타낸 비트선 BL에는, 노드(113A) 및 용량 소자(114A)에 기억되는 컨피규레이션 데이터 및 노드(113B) 및 용량 소자(114B)에 기억되는 컨피규레이션 데이터가 입력된다.

전원선 VL에 대해서는, 도 1에서 예시한 전원선 VL의 설명을 참조할 수 있다.

도 7의 (b)에서의 회로의 블록도는, 도 7의 (a)에서의 프로그램가능한 스위치 엘리먼트(200)의 간략한 회로 구조를 나타낸다. 도 7의 (b)에 도시된 블록도에서, 도 7의 (a)로부터 추출된 주변 배선과의 접속 관계를 나타내기 위하여 참조 부호가 기입되어 있으며; 참조 부호에 대응하는 단자에 접속되는 배선은 도 7의 (a)에서 예시한 소자에 접속된다. 도 8은 도 7의 (b)에 나타낸 회로 블록을 사용하여 설명할 것이다. 각각의 프로그램가능한 스위치 엘리먼트에 접속되는 전원선 VL은 도시되어 있지 않다.

도 8은 프로그램가능한 스위치 엘리먼트(200_1 내지 200_8), 프로그램가능한 스위치 엘리먼트(201_1 내지 201_8) 및 프로그램가능한 로직 엘리먼트(131_1 및 131_2)의 회로 블록을 도시하고 있다.

프로그램가능한 스위치 엘리먼트(200_1 내지 200_8) 및 프로그램가능한 스위치 엘리먼트(201_1 내지 201_8)에는, 워드선 WL_A1 내지 WL_A8, 워드선 WL_B1 내지 WL_B8, 비트선 BL1 및 BL2, 입력 단자 IN1 및 IN2, 출력 단자 OUT1 내지 OUT8, 및 선택선 CL_A 및 CL_B이 도 8에 도시한 바와 같이 접속된다.

프로그램가능한 로직 엘리먼트(131_1 및 131_2)는, 입력 단자 in1 내지 in4 및 출력 단자 out를 가지며, 프로그램가능한 스위치 엘리먼트(200_1 내지 200_8) 및 프로그램가능한 스위치 엘리먼트(201_1 내지 201_8)에 도 8에 도시한 바와 같이 접속된다.

다음으로, 도 9는 도 10에 나타나 있는, 도 8에서의 회로 구조의 타이밍 차트에 사용되는 프로그램가능한 스위치 엘리먼트(200_1) 및 프로그램가능한 스위치 엘리먼트(200_2)에서의 노드 및 배선을 나타낸다.

예를 들어, 도 10에 도시된 타이밍 차트에서, 도 7의 (a)에서의 노드(113A)에 대응하는 도 9에서의 프로그램가능한 스위치 엘리먼트(200_1)의 노드는 노드 N11_A로서 참조된다. 도 7의 (a)에서의 노드(118A)에 대응하는 도 9에서의 프로그램가능한 스위치 엘리먼트(200_1)에서의 노드는 노드 N21_A로서 참조된다. 도 7의 (a)에서의 트랜지스터(112A)와 트랜지스터(117A) 사이에 있는 도 9에서의 프로그램가능한 스위치 엘리먼트(200_1)에서의 노드는 노드 N31_A로서 참조된다.

도 10에 도시한 타이밍 차트에서, 도 7의 (a)에서의 노드(113B)에 대응하는 도 9에서의 프로그램가능한 스위치 엘리먼트(200_1)에서의 노드는 노드 N11_B로서 참조된다. 도 7의 (a)에서의 노드(118B)에 대응하는 도 9에서의 프로그램가능한 스위치 엘리먼트(200_1)에서의 노드는 노드 N21_B로서 참조된다. 도 7의 (a)에서의 트랜지스터(112B)와 트랜지스터(117B) 사이에 있는 도 9에서의 프로그램가능한 스위치 엘리먼트(200_1)에서의 노드는 노드 N31_B로서 참조된다.

도 10에 도시한 타이밍 차트에서, 도 7의 (a)에서의 노드(113A)에 대응하는 도 9에서의 프로그램가능한 스위치 엘리먼트(200_2)에서의 노드는 노드 N12_A로서 참조된다. 도 7의 (a)에서의 노드(118A)에 대응하는 도 9에서의 프로그램가능한 스위치 엘리먼트(200_2)에서의 노드는 노드 N22_A로서 참조된다. 도 7의 (a)에서의 트랜지스터(112A)와 트랜지스터(117A) 사이에 있는 도 9에서의 프로그램가능한 스위치 엘리먼트(200_2)에서의 노드는 노드 N32_A로서 참조된다.

도 10에 도시한 타이밍 차트에서, 도 7의 (a)에서의 노드(113B)에 대응하는 도 9에서의 프로그램가능한 스위치 엘리먼트(200_2)에서의 노드는 노드 N12_B로서 참조된다. 도 7의 (a)에서의 노드(118B)에 대응하는 도 9에서의 프로그램가능한 스위치 엘리먼트(200_1)에서의 노드는 노드 N22_B로서 참조된다. 도 7의 (a)에서의 트랜지스터(112B)와 트랜지스터(117B) 사이에 있는 도 9에서의 프로그램가능한 스위치 엘리먼트(200_2)에서의 노드는 노드 N32_B로서 참조된다.

도 10은 도 8 및 도 9에 도시한 회로도의 타이밍 차트를 나타낸다.

도 10에서는, 우선 시각 T100에서 제1 컨텍스트의 컨피규레이션이 개시된다.

구체적으로, 시각 T101에서, 워드선 WL_A1은 H 레벨 전위가 되고, 비트선 BL의 전위는 노드 N11_A에 기입된다. 다음으로, 시각 T102에서, 워드선 WL_A2은 H 레벨 전위가 되고, 비트선 BL의 전위는 노드 N12_A에 기입된다. 기입이 종료 후, 각각의 워드선은 L 레벨 전위가 되고, 노드 N11_A 및 노드 N12_A는 전기적으로 부유 상태로 된다.

다음으로, 시각 T200에서 제2 컨텍스트의 컨피규레이션이 개시된다.

구체적으로, 시각 T201에서, 워드선 WL_B1은 H 레벨 전위가 되고, 비트선 BL의 전위는 노드 N11_B에 기입된다. 다음으로, 시각 T202에서, 워드선 WL_B2은 H 레벨 전위가 되고, 비트선 BL의 전위는 노드 N12_B에 기입된다. 기입이 종료 후, 각각의 워드선은 L 레벨 전위가 되고, 노드 N11_B 및 노드 N12_B는 전기적으로 부유 상태로 된다.

상술한 동작에 의해, 제1 컨텍스트 및 제2 컨텍스트 컨피규레이션이 완료된다.

다음으로, 시각 T300으로부터는, 제1 컨텍스트가 유저에 의해 선택된다.

구체적으로, 시각 T301에서 유저가 제1 컨텍스트를 선택하는 경우, 선택선 CL_A 및 선택선 CL_B는 각각 H 레벨 전위 및 L 레벨 전위로 설정된다. 그 결과, 노드 N21_A 및 노드 N22_A는 H 레벨 전위가 되고, 전기적으로 부유 상태로 된다. 노드 N21_B 및 노드 N22_B는 L 레벨 전위가 된다.

시각 T302에서 입력 단자 IN1에 H 레벨 전위가 입력된 경우, 전기적으로 부유 상태인 노드 N11_A의 전압은, 부스팅 효과에 의해 승압된다. 따라서, 노드 N31_A의 전위는 트랜지스터(112A)의 임계 전압만큼 하강하는 것이 아니라, 상승한다. 노드 N31_A의 전위가 상승하기 때문에, 전기적으로 부유 상태인 노드 N21_A의 전압은 부스팅 효과에 의해 승압된다. 따라서, 출력 단자 OUT1의 전위는 트랜지스터(117A)의 임계 전압만큼 하강하는 것이 아니라, H 레벨 전위가 된다.

또한, 시각 T302에서 입력 단자 IN1에 H 레벨 전위가 입력된 경우, 전기적으로 부유 상태인 노드 N11_B 및 노드 N12_A의 전압은, 부스팅 효과에 의해 승압된다. 그러나, 노드 N11_B 및 노드 N12_A가 각각 L 레벨 전위인 경우, 노드 N11_B 및 노드 N12_A가 각각 H 레벨 전위인 경우에 비하여, 부스팅 효과가 현저하게 높지 않기 때문에; 노드 N11_B 및 노드 N12_A의 전압은 거의 승압되지 않는다. 그로 인해, 노드 N31_B 및 노드 N32_A는 각각 L 레벨 전위를 유지한다.

또한, 시각 T302에서 입력 단자 IN1에 H 레벨 전위가 입력된 경우, 전기적으로 부유 상태인 노드 N12_B의 전압은, 부스팅 효과에 의해 승압된다. 따라서, 노드 N32_B는 H 레벨 전위가 된다. 그러나, 노드 N22_B가 L 레벨 전위이기 때문에, 출력 단자 OUT2는 L 레벨 전위를 유지한다.

다음으로, 시각 T400으로부터는, 제2 컨텍스트가 유저에 의해 선택된다.

구체적으로, 시각 T401에서 유저가 제2 컨텍스트를 선택하는 경우, 선택선 CL_A 및 선택선 CL_B은 각각 L 레벨 전위 및 H 레벨 전위로 설정된다. 그 결과, 노드 N21_B 및 노드 N22_B는 각각 H 레벨 전위가 되고, 전기적으로 부유 상태로 된다. 노드 N21_A 및 노드 N22_A는 각각 L 레벨 전위가 된다.

시각 T402에서 입력 단자 IN1에 H 레벨 전위가 입력된 경우, 전기적으로 부유 상태인 노드 N12_B의 전압은, 부스팅 효과에 의해 승압된다. 따라서, 노드 N32_B의 전위는 트랜지스터(112B)의 임계 전압만큼 하강하는 것이 아니라, 상승한다. 노드 N32_B의 전위가 상승하기 때문에, 전기적으로 부유 상태인 노드 N22_B의 전압은, 부스팅 효과에 의해 승압된다. 따라서, 출력 단자 OUT2의 전위는 트랜지스터(117B)의 임계 전압만큼 하강하는 것이 아니라, H 레벨 전위가 된다.

또한, 시각 T402에서 입력 단자 IN1에 H 레벨 전위가 입력된 경우, 전기적으로 부유 상태인 노드 N11_B 및 노드 N12_A의 전압은, 부스팅 효과에 의해 승압된다. 그러나, 노드 N11_B 및 노드 N12_A가 각각 L 레벨 전위인 경우, 노드 N11_B 및 노드 N12_A가 각각 H 레벨 전위인 경우에 비하여, 부스팅 효과가 현저하게 높지 않기 때문에; 노드 N11_B 및 노드 N12_A의 전압은 거의 승압되지 않는다. 그로 인해, 노드 N31_B 및 노드 N32_A는 각각 L 레벨 전위를 유지한다.

또한, 시각 T402에서 입력 단자 IN1에 H 레벨 전위가 입력된 경우, 전기적으로 부유 상태인 노드 N11_A의 전압은, 부스팅 효과에 의해 승압된다. 따라서, 노드 N31_A는 H 레벨 전위가 된다. 그러나, 노드 N21_A가 L 레벨 전위이기 때문에, 출력 단자 OUT1는 L 레벨 전위를 유지한다.

본 실시 형태는 다른 실시 형태들 중 임의의 것과 적절히 조합하여 구현될 수 있다.

(실시 형태 4)

본 실시 형태에서는, 본 발명의 일 실시 형태의 PLD에 포함된 프로그램가능한 스위치 엘리먼트의 구조에서의 부스팅 효과와 비교예의 회로 계산에 의해 획득된 검증한 결과에 대해 설명할 것이다.

회로 계산에는, Silvaco사에 의해 생산된 아날로그 회로 시뮬레이터 "SmartSpice"가 사용되었고, 상이한 회로 구조를 갖는 프로그램가능한 스위치 엘리먼트의 입력 단자와 출력 단자간에 전송되는 신호 파형을 비교 및 평가하였다.

도 11의 (a)의 회로 구조를 도 12의 (a) 및 도 13의 (a)의 회로 구조와 비교하였다. 도 11의 (a)의 회로 구조는 상술한 실시 형태에서 설명한 도 7의 (a)에서의 회로 구조의 일부에 대응한다.

비교예인 도 12의 (a)에 나타낸 회로 구조는 트랜지스터(116A)를 제공하지 않는다는 점에서 도 7의 (a)의 회로 구조와는 상이하다. 도 13의 (a)에 나타낸 회로 구조는 트랜지스터(111A), 트랜지스터(116A) 및 워드선 WL을 제공하지 않는다는 점에서 도 7의 (a)의 회로 구조와는 상이하다.

도 11의 (a), 도 12의 (a) 및 도 13의 (a)는 도 11의 (b), 도 12의 (b) 및 도 13의 (b)에서의 워드선 WL, 선택선 CL, 비트선 BL 및 입력 단자 IN에 입력되는 신호의 타이밍 차트를 나타낸다.

도 11의 (b), 도 12의 (b) 및 도 13의 (b)에서, 입력 단자 IN에 입력되는 신호는 주파수 1MHz의 구형파 신호이다.

도 11의 (a) 및 도 12의 (a)에서, 산화물 반도체층을 각기 포함하는 트랜지스터인 것을 명시하기 위해 트랜지스터(111A) 및 트랜지스터(116A)에 "OS"가 기입되어 있다(이하, OS 트랜지스터라고 축약한다). 도 11의 (a), 도 12의 (a) 및 도 13의 (a)에서의 트랜지스터(112A) 및 트랜지스터(117A)는 실리콘 반도체층을 각기 포함하는 트랜지스터이다(이하, Si 트랜지스터라고 축약한다).

도 11의 (a), 도 12의 (a) 및 도 13의 (a)에 나타낸 회로 구조의 회로 계산에 사용한 파라미터는 다음과 같다.

회로 계산의 입력 전압 조건은 다음과 같다: H 레벨 전위은 2.5V이고; L 레벨 전위는 0V이다. Si 트랜지스터의 사이즈는 다음과 같다: 채널 길이 L는 0.5㎛이고, 채널 폭 W은 15㎛이다. OS 트랜지스터 사이즈는 다음과 같다: 채널 길이 L는 1㎛이고; 채널 폭 W은 4㎛이다. Si 트랜지스터 및 OS 트랜지스터의 회로 계산에 이용한 특성 파라미터는 실제 디바이스로부터 추출한 값이다. 용량 소자(114A)의 정전 용량은 4fF이다.

다음으로, 도 11의 (b), 도 12의 (b) 및 도 13의 (b)에 나타낸 회로 계산의 동작에 대하여 설명할 것이다.

먼저, 도 11의 (a), 도 12의 (a) 및 도 13의 (a)에 나타낸 회로 구조에서의 배선에 공급되는 신호들의 전위 및 노드에서의 전하의 초기값은, 전원 전압이 아직 인가되지 않았다고 상정하고, L 레벨 전위로 하였다.

다음으로, 도 11의 (a)에 나타낸 회로 구조에서의 전원선 VL에는 H 레벨 전위를 공급하였다.

다음으로, 컨피규레이션 동작을 상정하여, 도 11의 (a) 및 도 12의 (a)에서의 회로 구조에서 워드선 WL에 공급되는 전위를 L 레벨로부터 H 레벨로 전환하였다. 워드선 WL의 전위의 전환과 동시에, 비트선 BL에 공급되는 전위를 L 레벨로부터 H 레벨로 전환하였다. 따라서, 도 11의 (a) 및 도 12의 (a)에 나타낸 회로 구조에서의 노드(113A)에는 H 레벨 전위를 기억시켰다. 그 후, 워드선 WL 및 비트선 BL에 공급되는 전위를 각각, H 레벨로부터 L 레벨로 전환하여, 컨피규레이션을 완료하였다.

다음으로, 컨텍스트의 선택을 상정하여, 도 11의 (a), 도 12의 (a) 및 도 13의 (a)에 나타낸 회로 구조에서 선택선 CL의 전위를 L 레벨로부터 H 레벨로 전환하였다. 도 11의 (a)에서는, 트랜지스터(116A)가 턴온됨으로써, 노드(118A)에 H 레벨 전위가 기입되었다. 도 12의 (a) 및 도 13의 (a)에서는, 직접 노드(118A)에 H 레벨 전위가 직접 기입되었다. 그 후, 선택선 CL의 전위는 H 레벨을 유지하였고, 노드(118A)의 전위는 H 레벨로 상승하여, 트랜지스터(116A)가 턴오프되었다.

다음으로, 입력 단자에 구형파 신호가 입력됨으로써, 도 11의 (a), 도 12의 (a) 및 도 13의 (a)에 나타낸 회로 구조에서는, 트랜지스터(112A, 117A)가 온 상태에 있기 때문에, 출력 단자 OUT로부터 구형파 신호가 출력되었다.

도 14에는, 회로 계산의 결과가 나타나 있으며, 여기서 횡축은 시간을 나타내고, 종축은 출력 단자로부터 출력된 신호의 전압을 나타낸다. 도 14는 도 11의 (a)의 출력 단자 OUT로부터 출력되는 신호 파형(501)(사각 표시), 도 12의 (a)의 출력 단자 OUT로부터 출력되는 신호 파형(502)(동그라미 표시), 도 13의 (a)의 출력 단자 OUT로부터 출력되는 신호 파형(503)(삼각 표시)을 나타낸다. 회로 구조의 출력 단자로부터 출력되는 신호의 둥근 파형은, 부스팅 효과에 의한 영향을 표시한다.

회로 계산의 결과로서, 도 14는 본 발명의 일 실시 형태에 대응하는 도 11의 (a)의 회로 구조에서 신호 파형의 감쇠가 거의 없다는 것을 나타내는 한편, 도 12의 (a) 및 도 13의 (a)에서 회로 구조의 신호 파형의 감쇠가 있었다는 것을 나타낸다.

(실시 형태 5)

본 실시 형태에서는, 상술한 실시 형태에서 설명한 오프 전류가 낮은 트랜지스터의 반도체층에 사용할 수 있는 산화물 반도체에 대하여 설명할 것이다.

트랜지스터의 반도체층내의 채널 형성 영역에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히, 산화물 반도체는 In 및 Zn 양측 모두를 포함하는 것이 바람직하다. 산화물 반도체는 In 및 Zn 이외에, 산소에 강하게 결합되는 스테빌라이저(stabilizer)를 갖는 것이 바람직하다. 산화물 반도체는 스테빌라이저로서, 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf) 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 것이 바람직하다.

다른 스테빌라이저로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)과 같은 란타노이드 중 하나 이상의 종류를 포함할 수 있다.

트랜지스터의 반도체층에 사용되는 산화물 반도체로서는, 예를 들어, 다음 것들 중 임의의 것이 사용될 수 있다: 산화인듐, 산화주석, 산화아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 칭함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물.

예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3의 원자수비를 갖는 In-Ga-Zn계 산화물 또는 상술한 조성의 근방의 조성을 갖는 산화물을 사용하는 것이 바람직하다.

반도체층을 형성하는 산화물 반도체막이 다량의 수소를 포함하는 경우, 수소와 산화물 반도체는 서로 결합하여, 수소의 일부가 공여체로서 기능하고, 캐리어로서 기능하는 전자를 발생시킨다. 그 결과, 트랜지스터의 임계 전압은 마이너스 방향으로 시프트한다. 따라서, 산화물 반도체막의 형성 후에, 탈수화 처리(탈수소화 처리)를 행하여 산화물 반도체막으로부터, 수소, 또는 수분을 제거하여 반도체 막이 불순물을 최대한 적게 포함하도록 고순도화하는 것이 바람직하다.

산화물 반도체막내의 산소는 탈수화 처리(탈수소화 처리)에 의해, 감소될 수 있다는 것에 유의해야 한다. 따라서, 산화물 반도체막에 대한 탈수화 처리(탈수소화 처리)시 증가한 산소 결손을 채우기 위하여 산소를 산화물 반도체에 추가하는 것이 바람직하다. 본 명세서 등에서, 산화물 반도체막에 산소를 공급하는 것은 산소 추가 처리로서 표현될 수 있으며, 산화물 반도체막의 산호 함유량을 화학양론적 조성보다도 많게 하는 것은 과산소화 처리라고 표현될 수 있다.

이와 같이, 산화물 반도체막으로부터 탈수화 처리(탈수소화 처리)에 의해, 수소 또는 수분이 제거되고, 산소 추가 처리에 의해 산소 결손을 채움으로써, 산화물 반도체막은 i형(진성) 또는 i형 산화물 반도체막 매우 가까운 실질적으로 i형(진성)인 산화물 반도체막일 수 있다. "실질적으로 진성"은 산화물 반도체막이 도너로부터 유도되는 캐리어를 매우 적게(제로에 근접) 포함하며, 캐리어 밀도가 1×10¹⁷/㎤ 이하, 1×10¹⁶/㎤ 이하, 1×10¹⁵/㎤ 이하, 1×10¹⁴/㎤ 이하, 1×10¹³/㎤ 이하라는 것에 유의해야 한다.

또한, i형(진성) 또는 실질적으로 i형인 산화물 반도체막을 포함하는 트랜지스터는 매우 바람직한 오프 전류 특성을 가질 수 있다. 예를 들어, 산화물 반도체막을 포함하는 트랜지스터가 오프 상태일 때의 드레인 전류를, 실온(약 25℃)에서 1×10^-18A 이하, 바람직하게는 1×10^-21A 이하, 보다 바람직하게는 1×10^-24A 이하; 또는 85℃에서, 1×10^-15A 이하, 바람직하게는 1×10^-18A 이하, 보다 바람직하게는 1×10^-21A 이하로 할 수 있다. 트랜지스터의 오프 상태는 ｎ채널형 트랜지스터에서 게이트 전압이 임계 전압보다도 훨씬 작은 상태를 말한다. 구체적으로, 게이트 전압이 임계 전압보다도 1V 이상, 2V 이상 또는 3V 이상 작으면, 트랜지스터는 오프이다.

이하에서는, 산화물 반도체막의 구조에 대하여 설명할 것이다.

산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 크게 분류된다. 비단결정 산화물 반도체막은 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(c-axis aligned crystalline oxide semiconductor)막 등 중 임의의 것을 포함한다.

비정질 산화물 반도체막은 원자 배열이 불규칙하며 결정 성분을 가지고 있지 않다. 이에 대한 전형적인 예로는 미소 영역에서도 결정부를 가지고 있지 않고, 막 전체가 비정질인 산화물 반도체막이 있다.

미결정 산화물 반도체막은, 예를 들어, 1nm 이상 10nm 미만의 크기를 갖는 미결정(나노 결정이라고도 칭함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다도 원자 배열의 규칙성이 높다. 따라서, 미결정 산화물 반도체막의 결함 준위 밀도는 비정질 산화물 반도체막보다도 낮다.

CAAC-OS막은 복수의 결정부를 포함하는 산화물 반도체막들 중 하나이며, 대부분의 결정부는 한변이 100nm 미만인 입방체내에 수용된다. 따라서, CAAC-OS막에 포함되는 결정부는, 한변이 10nm 미만, 5nm 미만 또는 3nm 미만인 입방체내에 수용되는 경우가 있다. CAAC-OS막의 결함 준위 밀도는 미결정 산화물 반도체막보다도 낮다. 이하, CAAC-OS막에 대하여 상세히 설명한다.

CAAC-OS막의 투과형 전자 현미경(TEM) 화상에서는, 결정부들간의 경계, 즉 그레인 바운더리가 명확하게 관찰되지 않는다. 따라서, CAAC-OS막에서, 결정립계에 기인하는 전자 이동도의 감소는 거의 일어나지 않는다.

CAAC-OS막의 TEM 화상(단면 TEM 화상)을, 시료면과 실질적으로 평행한 방향에서 관찰하면, 결정부에서, 금속 원자가 적층 방식으로 배열되어 있다. 금속 원자층 각각은 CAAC-OS막이 형성되는 면(이하, CAAC-OS막이 형성되는 면은 피형성면이라고 칭함) 또는 CAAC-OS막의 상부면에 의해 반영된 형태를 가지며 CAAC-OS막 상면 또는 형성면과 평행하게 배열된다.

한편, CAAC-OS막의 TEM 화상(평면 TEM 화상)을, 시료면과 실질적으로 수직한 방향에서 관찰하면, 결정부에서, 금속 원자가 삼각 형상 또는 육각형 형상으로 배열되어 있다. 그러나, 상이한 결정부간에, 금속 원자의 배열에 규칙성은 없다.

단면 TEM 화상 및 평면 TEM 화상의 결과로부터, CAAC-OS막의 결정부에서 배열이 발견된다.

CAAC-OS막에 대하여 X선 회절(XRD) 장치를 사용하여 구조 해석을 행한다. 예를 들어, InGaZnO₄ 결정을 포함하는 CAAC-OS막을 비평면(out-of-plane)법에 의해 해석하면, 회절각(2θ)이 31°근방일 때 피크가 빈번하게 나타난다. 이 피크는 InGaZnO₄의 결정의 (009)면으로부터 유도되며, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 CAAC-OS막의 피형성면 또는 상면에 실질적으로 수직한 방향으로 배향되어 있다는 것을 표시한다.

한편, CAAC-OS막에 대하여 c축애 실질적으로 수직한 방향에서 X선을 입사시키는 인플레인(in-plane)법에 의해 해석할 경우, 2θ가 56°근방일 때 피크가 빈번하게 나타난다. 이 피크는 InGaZnO₄ 결정의 (110)면으로부터 유도된다. 2θ을 56°근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키는 조건하에서 분석(φ 스캔)을 수행한다. 시료가 InGaZnO₄의 단결정 산화물 반도체막인 경우에, 6개의 피크가 나타난다. 이 6개의 피크는 (110)면과 등가인 결정면으로부터 유도된다. 한편, CAAC-OS막의 경우에는, 2θ를 56°근방에 고정하여 φ 스캔을 수행한 경우에도, 피크가 명확하게 관찰되지 않는다.

상술한 결과에 따르면, c축 배향성을 갖는 CAAC-OS막에서, 결정부간에 a축 및 b축의 배향이 상이한 경우, c축은 피형성면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 상술한 단면 TEM 화상에서 관찰된 적층 방식으로 배열된 각각의 금속 원자층은 결정의 ab면에 평행한 면에 대응한다.

결정부는 CAAC-OS막의 적층과 동시에 형성되거나 가열 처리 등의 결정화 처리를 통해 형성된다는 것에 유의해야 한다. 상술한 바와 같이, 결정의 c축은 피형성면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어, CAAC-OS막의 형상을 에칭 등에 의해 변경한 경우, c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 상면의 법선 벡터와 반드시 평행하지 않을 수 있다.

또한, CAAC-OS막 내의 결정화 정도가 반드시 균일하지 않다. 예를 들어, CAAC-OS막의 결정 성장이 막의 상면 근방으로부터 발생되는 경우, 상면 근방의 결정화 정도는 피형성면 근방에서보다도 높아은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화는 변하고, CAAC-OS막의 결정화 정도는 영역에 따라 변한다.

InGaZnO₄ 결정을 갖는 CAAC-OS막이 아웃 오브 플레인(out-of-plane)법에 의한 해석되는 경우, 31°근방에서의 2θ의 피크 이외에, 2θ의 피크는 36°근방에도 관찰될 수 있다. 36°근방에서의 2θ의 피크는 CAAC-OS막의 일부에, c축 배향성이 없는 결정이 포함되어 있다는 것을 나타낸다. CAAC-OS막에서, 2θ의 피크는 31°근방에서 나타나고, 2θ의 피크는 36°근방에서는 나타나지 않는 것이 바람직하다.

CAAC-OS막을 사용하는 트랜지스터에서는, 가시광 또는 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 트랜지스터는 신뢰성이 높다.

산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막 및 CAAC-OS막 중 2가지 이상을 포함하는 적층막일 수 있다는 것에 유의해야 한다.

(실시 형태 6)

본 실시 형태에서는, 개시된 발명의 일 실시 형태의 PLD에서의 프로그램가능한 스위치 엘리먼트에 포함되는 회로부에 사용되는 트랜지스터의 단면 구조에 대해서, 도면을 참조하여 설명할 것이다.

도 15는 본 발명의 일 실시 형태의 회로부의 단면 구조의 일부를 나타낸다. 도 15에서는, 실시 형태 3에서 예시한 트랜지스터(111A), 용량 소자(114A) 및 트랜지스터(112A)를 예시하고 있다.

본 실시 형태에서는, 트랜지스터(112A)가 단결정의 실리콘 기판에 형성되고, 산화물 반도체를 활성층에 사용한 트랜지스터(111A)가, 트랜지스터(112A) 위에 형성되어 있는 경우를 예시하고 있다. 트랜지스터(112A)는 비정질, 미결정, 다결정 또는 단결정 상태에 있는 실리콘, 게르마늄 등의 반도체 박막을 활성층으로서 포함할 수 있다. 대안적으로, 트랜지스터(112A)의 활성층은 산화물 반도체를 사용하여 형성될 수 있다. 모든 트랜지스터가 산화물 반도체를 활성층에 사용하는 경우, 트랜지스터(111A)는 트랜지스터(112A) 위에 반드시 적층될 필요는 없으며, 트랜지스터(111A 및 112A)는 동일한 층에 형성될 수 있다.

얇은 실리콘막을 사용하여 트랜지스터(112A)를 형성하는 경우, 플라즈마 CVD법 등의 기상 성장법 또는 스퍼터링법으로 형성된 비정질 실리콘; 비정질 실리콘을 레이저 어닐 등의 처리에 의해 결정화시킨 다결정 실리콘; 단결정 실리콘 웨이퍼에 수소 이온 등을 주입하여 단결정 실리콘 웨이퍼의 표층부를 박리시킨 단결정 실리콘 등을 사용할 수 있다.

실시 형태 1에서 설명한 프로그램가능한 스위치 엘리먼트(100)에 포함된 트랜지스터 중에서, 트랜지스터(111A 및 116A)는 산화물 반도체를 사용하여 형성되고, 트랜지스터(112A)를 포함하는 다른 트랜지스터들은 실리콘을 사용하여 형성되는 경우, 산화물 반도체를 사용하는 트랜지스터들의 수는 실리콘을 사용하는 트랜지스터의 수보다 작다. 따라서, 실리콘을 사용하는 트랜지스터 위에 트랜지스터(111A 및 116A)를 적층시킴으로써, 트랜지스터(111A 및 116A)의 디자인 룰이 완화될 수 있다.

실리콘을 사용하는 트랜지스터와 산화물 반도체를 사용한 트랜지스터를 적층한 레지스터를 사용함으로써 PLD의 칩 면적을 축소할 수 있다. 하나의 회로 블록에서, 실리콘을 사용하는 트랜지스터의 수가 산화물 반도체를 사용하는 트랜지스터의 수보다 크기 때문에, 실제의 PLD의 칩 면적은 실리콘을 사용하는 트랜지스터의 수에 따라 좌우된다.

산화물 반도체막은 스퍼터링법 또는 플라즈마 CVD법에 의해 형성될 수 있지만, 다른 방법, 예를 들어, 열 CVD법에 의해 형성될 수 있다. 열 CVD법의 예로서는, MOCVD(metal organic chemical vapor deposition)법 또는 ALD(atomic layer deposition)법을 사용할 수 있다.

열 CVD법은 플라즈마를 사용하지 않고 막을 형성하기 때문에, 플라즈마 대미지에 의해 결함이 생성되지 않는다는 이점을 갖는다.

열 CVD법에 의한 적층은, 챔버 내의 압력을 대기압 또는 감압으로 설정하고, 원료 가스와 산화제를 동시에 챔버 내에 공급하고, 기판 근방 또는 기판 위에서 서로 반응시키는 방식으로 수행될 수 있다.

ALD법에 의한 적층은, 챔버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스가 순차적으로 챔버에 도입되어, 그 가스 도입의 순서를 반복하는 방식으로 수행될 수 있다. 예를 들어, 스위칭 밸브(고속 밸브라고도 칭함)를 전환함으로써 2종류 이상의 원료 가스를 순서대로 챔버에 공급한다. 예를 들어, 제1 원료 가스를 도입하고, 원료 가스들이 혼합되지 않도록 제1 원료 가스의 도입과 동시에 또는 그 후에 불활성 가스(예를 들어, 아르곤, 또는 질소) 등을 도입하고나서, 제2 원료 가스를 도입한다. 제1 원료 가스와 불활성 가스를 한번에 도입할 경우에, 불활성 가스는 캐리어 가스로서 기능하고, 이 불활성 가스는 또한 제2 원료 가스의 도입과 동시에 도입될 수 있다는 것에 유의해야 한다. 대안적으로, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제1 원료 가스를 배출한 후, 제2 원료 가스를 도입할 수 있다. 제1 원료 가스가 기판의 표면에 흡착되어 제1 층을 형성하고; 다음으로 제2 원료 가스가 도입되어 제1 층과 반응하고; 그 결과, 제2 층은 제1 층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 원하는 두께가 획득될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 의해 조절할 수 있기 때문에; ALD법은 정밀한 막 두께 조절이 가능하고, 미세한 FET를 제조하는 경우에 적합하다.

MOCVD법 또는 ALD법 등의 열 CVD법에 의해, 상술한 실시 형태에서 설명한 도전막 및 반도체 막과 같은 다양한 막들을 형성할 수 있다. 예를 들어, In-Ga-Zn-O막이 형성되는 경우에, 트리메틸 인듐, 트리메틸 갈륨 및 디메틸 아연을 사용한다. 트리메틸 인듐의 화학식은 In(CH₃)₃임에 유의해야 한다. 트리메틸 갈륨의 화학식은 Ga(CH₃)₃이다. 디메틸 아연의 화학식은 Zn(CH₃)₂이다. 상술한 조합에 한정되지 않고, 트리메틸 갈륨 대신에 트리에틸 갈륨(화학식: GaC₂H₅)₃)을 사용할 수 있고, 디메틸 아연 대신에 디에틸 아연(화학식: Zn(C₂H₅)₂)을 사용할 수 있다.

예를 들어, ALD를 이용하는 성막 장치를 사용하여 텅스텐막을 성막하는 경우에는, WF₆ 가스와 B₂H₆ 가스를 순차 복수회 도입하여 초기 텅스텐막을 형성하고, 그 후, WF₆ 가스와 H₂ 가스를 한번에 도입하여 텅스텐막을 형성한다. B₂H₆ 가스 대신에SiH₄ 가스를 사용할 수 있다는 것에 유의해야 한다.

예를 들어, ALD를 이용하는 성막 장치를 사용하여 산화물 반도체막, 예를 들어, In-Ga-Zn-O막을 성막하는 경우에는, In(CH₃)₃ 가스와 O₃ 가스를 순차 복수회 도입하여 InO층을 형성하고, Ga(CH₃)₃ 가스와 O₃ 가스를 한번에 도입하여 GaO층을 형성하고, 그 후 Zn(CH₃)₂와 O₃ 가스를 한번에 도입하여 ZnO층을 형성한다. 이들 층의 순서는 이 예에 제한되지 않는다는 것에 유의해야 한다. 이들 가스 중 임의의 가스를 혼합함으로써 In-Ga-O층, In-Zn-O층 또는 Ga-Zn-O층 등의 혼합된 화합물층을 형성할 수 있다. O₃ 가스 대신에 Ar 등의 불활성 가스로 버블링함으로써 획득된 H₂O 가스를 사용할 수 있지만, H를 포함하지 않는 O₃ 가스를 사용하는 것이 바람직하다는 것에 유의해야 한다. 대안적으로, In(CH₃)₃ 가스 대신에, In(C₂H₅)₃ 가스를 사용할 수 있다. Ga(CH₃)₃ 가스 대신에, Ga(C₂H₅)₃ 가스를 사용할 수 있다. In(CH₃)₃ 가스 대신에, In(C₂H₅)₃ 가스를 사용할 수 있다. 여전히 대안적으로, Zn(CH₃)₂ 가스를 사용할 수 있다.

도 15에는, 반도체 기판(800)를 사용하여 ｎ채널형 트랜지스터(112A)가 형성되어 있다.

반도체 기판(800)은 예를 들어, n형 또는 p형 도전성을 갖는 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판, 화합물 반도체 기판(예를 들어, GaAs 기판, InP 기판, GaN 기판, SiC 기판, GaP 기판, GaInAsP 기판 또는 ZnSe 기판) 등일 수 있다. 도 15는 n형 도전성을 갖는 단결정 실리콘 기판을 사용하는 예를 예시하고 있다.

트랜지스터(112A)는 소자 분리용 절연막(801)에 의해 다른 트랜지스터와 전기적으로 분리되어 있다. 소자 분리용 절연막(801)은 LOCOS(local oxidation of silicon)법 또는 트렌치 분리법 등의 선택 산화법에 의해 형성될 수 있다.

구체적으로, 트랜지스터(112A)는 반도체 기판(800)에 형성되며 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(802 및 803), 게이트 전극(804), 및 반도체 기판(800)과 게이트 전극(804) 사이에 제공되는 게이트 절연막(805)을 포함한다. 게이트 전극(804)은 불순물 영역(802)과 불순물 영역(803) 사이에 형성된 채널 형성 영역과 중첩되며, 게이트 절연막(804)과 채널 형성 영역사이에는 게이트 절연막(805)이 개재되어 있다.

트랜지스터(112A) 위에는 절연막(809)이 제공되어 있다. 절연막(809)에는 개구부가 형성되어 있다. 개구부에는, 불순물 영역(802)과 접하는 배선(810), 불순물 영역(803)과 접하는 배선(811), 및 게이트 전극(804)과 접하는 배선(812)이 형성되어 있다.

배선(810)은 절연막(809) 위에 형성된 배선(815)에 접속되어 있다. 배선(811)은 절연막(809) 위에 형성된 배선(816)에 접속되어 있다. 배선(812)은 절연막(809) 위에 형성된 배선(817)에 접속되어 있다.

배선(815 내지 817) 위에는 절연막(820)이 형성되어 있다. 절연막(820)에는 개구부가 형성되어 있고, 배선(821)은 배선(817)에 접속되도록 개구에 형성되어 있다.

도 15에서는, 절연막(820)위에 트랜지스터(111A) 및 용량 소자(114A)가 형성되어 있다.

트랜지스터(111A)는 절연막(820) 위에 산화물 반도체를 포함하는 반도체 막(830); 반도체 막(830) 위에 제공되며, 소스 전극 및 드레인 전극으로서 기능하는 도전막(832 및 833); 반도체막(830), 도전막(832) 및 도전막(833) 위의 게이트 절연막(831); 및 게이트 절연막(831) 위에 제공되며 도전막(832)과 도전막(833) 사이의 영역에서 반도체 막(830)과 중첩하는 게이트 전극(834)을 포함한다. 도전막(833)은 배선(821)에 접속되어 있다.

게이트 절연막(831) 위에서 도전막(833)과 중첩하도록, 도전막(833)이 제공되어 있다. 게이트 절연막(831)을 사이에 개재하여 도전막(835)이 도전막(835)과 중첩하는 부분은 용량 소자(114A)로서 기능한다.

도 15에서는, 용량 소자(114A)가 트랜지스터(111A)와 함께 절연막(820) 위에 제공되어 있지만, 용량 소자(114A)는 트랜지스터(112A)와 함께, 절연막(820) 아래에 제공될 수 있다.

트랜지스터(111A) 및 용량 소자(114A) 위에는 절연막(841)이 제공되어 있다. 절연막(841)에는 개구부가 제공되어 있다. 개구부에서 게이트 전극(834)과 접하는 도전막(843)은 절연막(841)위에 제공되어 있다.

도 15에서, 트랜지스터(111A)는 게이트 전극(834)을 반도체 막(830)의 적어도 한쪽에 포함하고 있다. 대안적으로, 트랜지스터(111A)는 반도체 막(830)을 사이에 개재하는 한 쌍의 게이트 전극을 포함할 수 있다.

트랜지스터(111A)가 반도체 막(830)을 사이에 개재하는 한 쌍의 게이트 전극을 갖는 경우, 한쪽의 게이트 전극에는 트랜지스터(111A)의 온/오프를 제어하기 위한 신호가 제공될 수 있고, 다른 쪽의 게이트 전극은 전위가 다른 소자로부터 공급될 수 있다. 후자의 경우, 한 쌍의 전극에 동일한 레벨의 전위가 공급될 수 있거나, 다른 쪽의 게이트 전극에만 접지 전위 등의 고정의 전위가 공급될 수 있다. 다른 쪽의 게이트 전극에 공급되는 전위의 레벨을 제어할 경우, 트랜지스터(111A)의 임계 전압이 제어될 수 있다.

반도체 막(830)은 단일 산화물 반도체에 한정되지 않고, 적층되는 복수의 산화물 반도체을 포함하는 구조를 가질 수 있다. 예를 들어, 반도체 막(830)이 3층 구조를 갖는 트랜지스터(111A)의 구조예를, 도 16의 (a)에 나타내었다.

도 16의 (a)에 나타낸 트랜지스터(111A)는 절연막(820) 등 위에 제공된 반도체막(830); 반도체막(830)에 전기적으로 접속되어 있는 도전막(832) 및 도전막(833); 게이트 절연막(831); 및 반도체막(830)과 중첩되도록 게이트 절연막(831)위에 제공된 게이트 전극(834)을 포함한다.

트랜지스터(111A)에서의 반도체 막(830)으로서, 산화물 반도체층(830a 내지 830c)이 절연막(820)측으로부터 이 순서대로 적층되어 있다.

산화물 반도체층(830a 및 830c)은 각기 산화물 반도체층(830b)에 포함된 금속 원소 중 적어도 하나를 포함하는 산화막이다. 산화물 반도체층(830a 및 830c)의 전도대의 하단부에서의 에너지는 산화물 반도체층(830b)보다도 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하만큼 진공 준위에 가깝다. 산화물 반도체층(830b)은 캐리어 이동도를 증가시키기 위해 적어도 인듐을 포함하는 것이 바람직하다.

산화물 반도체층(830c)은 도 16의 (b)에 도시한 바와 같이, 게이트 절연막(831)과 중첩되도록 도전막(832) 및 도전막(833)위에 제공될 수 있다.

(실시 형태 7)

본 실시 형태에서는, 상술한 실시 형태에서 설명한 PLD를 포함하는 회로를 전자 부품에 적용하는 예 및 전자 부품을 포함하는 전자 기기에 적용하는 예에 대해서, 도 17의 (a) 및 도 17의 (b)와 도 18의 (a) 내지 도 18의 (e)를 참조하여 설명할 것이다.

도 17의 (a)는 상술한 실시 형태에서 설명한 PLD를 포함하는 반도체 장치를 전자 부품으로서 사용하는 예를 나타낸다. 전자 부품은 반도체 패키지 또는 IC 패키지라고도 말한다는 것에 유의해야 한다. 이 전자 부품은 단자 추출 방향 및 단자 형상에 따라 복수의 규격 및 명칭을 갖는다. 따라서, 본 실시 형태에서는, 전자 부품의 예들에 대해 설명할 것이다.

실시 형태 6에서의 도 15에 도시된 트랜지스터를 포함하는 회로부는, 회로부가 인쇄 회로 기판에 복수의 탈착가능한 부품과 결합되는 조립 프로세스(후속 프로세스)을 통해 완성된다.

후속 프로세스에 대해서는, 도 17의 (a)에 나타낸 각 스텝을 통해 완성될 수 있다. 구체적으로, 이전 프로세스를 통해 소자 기판이 완성된 후(스텝 S1), 기판의 이면이 연마한다(스텝 S2). 이 스텝에서 기판을 박막화하여, 이전 프로세스에서의 기판의 휨 등을 저감시키고, 부품 자체의 사이즈를 줄인다.

기판의 이면을 연마하고, 기판을 복수의 칩으로 분리하는 다이싱 스텝을 수행한다. 다음으로, 분리한 칩을 개별적으로 픽업하여 리드 프레임 위에 탑재하여 접합하는, 다이 본딩 스텝을 수행한다(스텝 S3). 이 다이 본딩 스텝에서의 칩과 리드 프레임을 접합시키기 위해, 수지 접합 또는 테이프 자동 접합 등의 방법은, 적절히 제품에 따라 선택된다. 다이 본딩 스텝에서, 칩은 인터포저(interposer) 위에 장착되어 접합될 수 있다는 것에 유의해야 한다.

다음으로, 리드 프레임의 리드와 칩 위의 전극을 금속 배선을 통해 전기적으로 접속하는 와이어 본딩을 수행한다(스텝 S4). 금속의 배선으로서는, 은선 또는 금선을 사용할 수 있다. 와이어 본딩의 경우, 볼 본딩이나, 웨지 본딩을 사용할 수 있다.

와이어 본딩된 칩은 에폭시 수지 등으로 칩을 밀봉하는 몰딩 스텝이 행해진다(스텝 S5). 몰딩 스텝을 통해, 전자 부품의 내부가 수지로 충전되어, 기계적인 외력으로부터, 부품에 내장된 회로부 또는 와이어를 보호할 수 있고 또한 수분 또는 먼지에 의한 특성의 열화를 저감시킬 수 있다.

계속하여 리드 프레임의 리드를 도금처리한다. 다음으로, 리드를 절단 및 성형 처리한다(스텝 S6). 이 도금 프로세스를 통해, 리드의 녹을 방지할 수 있고, 이후 스텝에서 인쇄 회로 기판에 전자 부품을 장착하기 위한 납땜을 보다 확실하게 행할 수 있다.

다음으로, 패키지의 표면에 인쇄 처리(마킹)을 수행한다(스텝 S7). 다음으로, 최종적인 테스트 단계(스텝 S8)를 통해, PLD를 포함하는 회로부를 포함하는 전자 부품이 완성된다(스텝 S9).

상술한 전자 부품은 상술한 실시 형태에서 설명한 PLD를 포함하는 회로부를 포함할 수 있다. 따라서, 전자 부품은 감소된 회로 면적 및 증가된 동작 속도를 가질 수 있다.

도 17의 (b)는 완성된 전자 부품의 사시 모식도이다. 도 17의 (b)는 전자 부품의 일례로서, QFP(quad flat package)의 사시 모식도이다. 전자 부품(700)의 리드(701) 및 회로부(703)는 도 17의 (b)에 나타나 있다. 도 17의 (b)에서의 전자 부품(700)은 예를 들어, 인쇄 회로 기판(702)에 장착된다. 복수의 전자 부품(700)은 조합하여 사용되고, 인쇄 회로 기판(702) 위에서 서로 전기적으로 접속되어, 반도체 장치가 완성된다. 완성된 반도체 장치(704)는 전자 기기 등의 내부에 제공된다.

다음으로, 컴퓨터, 휴대 정보 단말기(예를 들어, 휴대 전화, 휴대형 게임기, 음향 재생 장치 등), 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 말함) 및 디지털 비디오 카메라 등의 전자 장치에, 상술한 전자 부품을 적용하는 경우에 대하여 설명할 것이다.

도 18의 (a)는 하우징(901), 하우징(902), 제1 표시부(903a), 제2 표시부(903b) 등을 포함하는 휴대형 정보 단말기를 예시한다. 하우징(901 및 902)의 적어도 일부에는, 상술한 실시 형태에서 설명한 PLD를 포함하는 반도체 장치가 제공된다. 따라서, 휴대형 정보 단말기는 감소된 회로 면적 및 증가된 동작 속도를 가질 수 있다.

제1 표시부(903a)는 터치 패널이며, 예를 들어, 도 18의 (a)의 좌측에 도시된 바와 같이, 제1 표시부(903a)에 표시된 선택 버튼(904)에 의해 "터치 입력" 및 "키보드 입력" 중 어느 것이 수행될지를 선택할 수 있다는 것에 유의해야 한다. 다양한 사이즈를 갖는 선택 버튼이 표시될 수 있기 때문에, 휴대용 정보 단말기는 임의의 세대의 사람들에 의해 용이하게 사용될 수 있다. 예를 들어, "터치 입력"을 선택한 경우, 도 18의 (a)의 우측에 도시된 바와 같이 제1 표시부(903a)에는 키보드(905)가 표시된다. 이러한 구조에 의해, 예를 들어, 종래의 정보 단말기를 사용하는 경우에서와 같이, 키보드 입력에 의해 신속하게 문자를 입력할 수 있다.

도 18의 (a)의 우측에 도시된 바와 같이, 제1 표시부(903a) 및 제2 표시부(903b) 중 하나는 휴대형 정보 단말기로부터 제거될 수 있다. 제1 표시부(903a)에 터치 입력 기능을 제공함으로써, 한층 더 경량화할 수 있고, 한 손으로 하우징(902)을 잡고 다른 손으로 조작할 수 있기 때문에 정보 단말기를 편리하게 가지고 다닐 수 있다.

도 18의 (a)에 나타낸 휴대형 정보 단말기는 표시부에 다양한 종류의 데이터(예를 들어, 정지 화상, 동화상, 텍스트 화상)을 표시하는 기능, 표시부에 캘린더, 일자 또는 시각 등을 표시하는 기능, 표시부에 표시한 데이터를 조작 또는 편집하는 기능, 다양한 종류의 소프트웨어(프로그램)에 의해 프로세싱를 제어하는 기능 등을 갖는다. 또한, 하우징의 이면 또는 측면에는, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등이 제공될 수 있다.

도 18의 (a)에 나타낸 휴대형 정보 단말기는 무선으로 데이터를 송수신 할 수 있다. 무선 통신을 통해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드할 수 있다.

또한, 도 18의 (a)에 나타낸 하우징(902)에는 안테나, 마이크 기능 또는 무선 통신 기능을 장착하여, 휴대 전화로서 사용될 수 있다.

도 18의 (b)는 전자 페이퍼가 포함된 전자 서적(910)을 예시하고 있다. 이 전자 서적은 하우징(911)과 하우징(912)의 2개의 하우징을 포함한다. 하우징(911) 및 하우징(912)에는, 각각 표시부(913) 및 표시부(914)가 제공된다. 하우징(911 및 912)은 힌지(hinge)부(915)에 의해 접속되어 있고, 힌지부(915)를 축으로서 개폐할 수 있다. 하우징(911)에는 전원 스위치(916), 조작 키(917), 스피커(918) 등이 제공된다. 하우징(911) 및 하우징(912) 중 적어도 하나에는, 상술한 실시 형태에서 설명한 PLD를 포함하는 반도체 장치가 제공된다. 따라서, 이 전자 서적은 감소된 회로 면적 및 증가된 동작 속도를 가질 수 있다.

도 18의 (c)는 하우징(921), 표시부(922), 스탠드(923) 등을 포함하는 텔레비전 장치를 예시하고 있다. 텔레비전 장치(920)는 하우징(921)의 스위치 및 원격 제어기(924)에 의해 작동될 수 있다. 하우징(921) 및 원격 제어기(924)에는, 상술한 실시 형태에서 설명한 PLD를 포함하는 반도체 장치가 제공된다. 따라서, 이 텔레비젼 장치는 감소된 회로 면적 및 증가된 동작 속도를 가질 수 있다.

도 18의 (d)는 본체(930)에 표시부(931)과, 스피커(932)과, 마이크(933) 및 조작 키(934) 등이 제공되는 스마트폰이다. 본체(930) 내에는, 상술한 실시 형태에서 설명한 PLD를 포함하는 반도체 장치가 제공되어 있다. 따라서, 스마트 폰은 감소된 회로 면적 및 증가된 동작 속도를 가질 수 있다.

도 18의 (e)는 본체(941), 표시부(942), 조작 스위치(943) 등을 포함하는 디지털 카메라를 예시하고 있다. 본체(941) 내에는, 상술한 실시 형태에서 설명한 PLD를 포함하는 반도체 장치가 제공되어 있다. 따라서, 디지털 카메라는 감소된 회로 면적 및 증가된 동작 속도를 가질 수 있다.

상술한 바와 같이, 본 실시 형태에서 설명한 전자 장치에는, 상술한 실시 형태의 PLD들 중 임의의 것이 제공된다. 따라서, 전자 장치들은 각각 감소된 회로 면적 및 증가된 동작 속도를 가질 수 있다.

(실시 형태 8)

본 실시 형태에서는, 휴대 단말기에서의 소프트웨어 프로세싱에 상술한 프로그램가능한 로직 디바이스를 사용하는 응용예에 대하여 설명할 것이다.

휴대 단말기의 통신에 사용되는 통신 프로토콜(사양)은, 예를 들어, 다른 통신 프로토콜과의 혼신이 발생하는 것을 발견하고, 작동 주파수 대역이 변경될 때 변경될 수 있다. 상품 개발 사이클의 감소된 기간 및 통신 기술의 급격한 진행에 의해, 통신 프로토콜이 아직 확정되지 않은 단계에서 새로운 통신 프로토콜에 대한 새로운 제품의 개발을 필요로 한다. 그로 인해, 통신 LSI를 전용 LSI(ASIC)로 형성하는 경우, 통신 프로토콜의 변경에 수반하는 마스크 변경, 전용 LSI의 재생산 등에 방대한 비용이 발생할 가능성이 있다. 통신 LSI의 프로세싱을 CPU의 소프트웨어 프로세싱에 의해 수행하는 경우, 통신 프로토콜(사양)을 만족하는 프로세싱 성능을 획득하기 어렵고 또한 전력 소비가 증가할 수 있다.

따라서, 통신 프로토콜이 변경될 때, 통신 프로토콜에 적합한 회로 구조를 사용하여 화상 프로세싱이 수행될 수 있도록, 상술한 실시 형태에서 설명한 프로그램가능한 로직 디바이스를 통신 LSI로서 포함하는 휴대 단말기가 사용되고, OS 메모리를 포함하는 프로그램가능한 로직 디바이스의 회로 구조가 새로운 통신 프로토콜에 대응하도록 변경되는 것이 효과적이다.

상술한 실시 형태에서 설명한 프로그램가능한 로직 디바이스는 기동시의 컨피규레이션 데이터의 재기입이 불필요하여, 휴대 단말기를 고속으로 기동할 수 있다. 특히, 전력 소비를 저감하기 위해, 빈번하게 전원 공급을 차단하고 유저의 키 입력에 대해서는 신속한 기동이 요구되는 휴대 단말기에 바람직하다. 통신 LSI에서, 정기적인 간격으로 통신 신호를 감시하고, 통신 신호를 검출한 경우에 통신 LSI가 풀 동작하는 것이 유효하다. 따라서, 통신 LSI가 고속으로 기동하는 것이 이점이다.

A1: 제어 단자, A2: 입력 단자, A3: 입력 단자, A4: 입력 단자, A5: 입력 단자, A6: 제어 단자, A7: 입력 단자, A8: 입력 단자, BL: 비트선, BL1: 비트선, C1: 용량, C2: 용량, C3: 용량, C4: 용량, CL: 선택선, CL_A: 선택선, CL_B: 선택선, CL_m: 선택선, CL_1: 선택선, CL_2: 선택선, CL1: 선택선, in1: 입력 단자, in2: 입력 단자, in3: 입력 단자, in4: 입력 단자, IN: 입력 단자, IN_k: 입력 단자, IN_1: 입력 단자, IN1: 입력 단자, M1: 입력 단자, M8: 입력 단자, N11_A: 노드, N11_B: 노드, N12_A: 노드, N12_B: 노드, N21_A: 노드, N21_B: 노드, N22_A: 노드, N22_B: 노드, N31_A: 노드, N31_B: 노드, N32_A: 노드, N32_B: 노드, OUT: 출력 단자, OUT1: 출력 단자, OUT2: 출력 단자, OUT8: 출력 단자, out: 출력 단자, T100: 시각, T101: 시각, T102: 시각, T200: 시각, T201: 시각, T300: 시각, T301: 시각, T302: 시각, T400: 시각, T401: 시각, T402: 시각, WL: 워드선, WL_A: 워드선, WL_B: 워드선, WL_A1: 워드선, WL_A2: 워드선, WL_A8: 워드선, WL_B1: 워드선, WL_B2: 워드선, WL_B8: 워드선, WL_m: 워드선, WL_1: 워드선, WL_2: 워드선, 31: 멀티플렉서, 32: 멀티플렉서, 33: 멀티플렉서, 34: 멀티플렉서, 35: 멀티플렉서, 36: 멀티플렉서, 37: 멀티플렉서, 41: 멀티플렉서, 42: 멀티플렉서, 43: 멀티플렉서, 44: OR회로, 100: 프로그램가능한 스위치 엘리먼트, 100_k: 프로그램가능한 스위치 엘리먼트, 100_1: 프로그램가능한 스위치 엘리먼트, 101_m: 컨피규레이션 데이터 기억 회로, 101_1: 컨피규레이션 데이터 기억 회로, 101_2: 컨피규레이션 데이터 기억 회로, 101A: 컨피규레이션 데이터 기억 회로, 101B: 컨피규레이션 데이터 기억 회로, 102_m: 컨텍스트 선택 회로, 102_1: 컨텍스트 선택 회로, 102_2: 컨텍스트 선택 회로, 102A: 컨텍스트 선택 회로, 102B: 컨텍스트 선택 회로, 110: 스위치 회로, 111_m: 트랜지스터, 111_1: 트랜지스터, 111_2: 트랜지스터, 111A: 트랜지스터, 111B: 트랜지스터, 112: 트랜지스터, 112_m: 트랜지스터, 112_1: 트랜지스터, 112_2: 트랜지스터, 112A: 트랜지스터, 112B: 트랜지스터, 113_m: 노드, 113_1: 노드, 113_2: 노드, 113A: 노드, 113B: 노드, 114A: 용량 소자, 114B: 용량 소자, 116: 트랜지스터, 116_m: 트랜지스터, 116_1: 트랜지스터, 116_2: 트랜지스터, 116A: 트랜지스터, 116B: 트랜지스터, 117: 트랜지스터, 117_m: 트랜지스터, 117_1: 트랜지스터, 117_2: 트랜지스터, 117A: 트랜지스터, 117B: 트랜지스터, 118: 노드, 118_m: 노드, 118_1: 노드, 118_2: 노드, 118A: 노드, 118B: 노드, 124: 배선, 124_1: 배선, 124_2: 배선, 124_3: 배선, 130: PLD, 131: 프로그램가능한 로직 엘리먼트, 131_1: 프로그램가능한 로직 엘리먼트, 132: 배선, 133: 배선, 133_1: 배선, 133_2: 배선, 133_3: 배선, 134: 배선, 134_1: 배선, 134_2: 배선, 134_3: 배선, 135: 배선, 135_1: 배선, 135_2: 배선, 135_3: 배선, 136: 배선, 137: 배선, 138: 배선, 140_1: 열, 140_2: 열, 140_3: 열, 150: 프로그램가능한 스위치 엘리먼트, 150_1: 프로그램가능한 스위치 엘리먼트, 150_2: 프로그램가능한 스위치 엘리먼트, 150_3: 프로그램가능한 스위치 엘리먼트, 160: LUT, 161: 플립플롭, 162: 컨피규레이션 메모리, 163: 입력 단자, 164: 출력 단자, 165: 출력 단자, 168: 멀티플렉서, 169: 컨피규레이션 메모리, 200: 프로그램가능한 스위치 엘리먼트, 200_1: 프로그램가능한 스위치 엘리먼트, 200_2: 프로그램가능한 스위치 엘리먼트, 200_8: 프로그램가능한 스위치 엘리먼트, 201_1: 프로그램가능한 스위치 엘리먼트, 201_8: 프로그램가능한 스위치 엘리먼트, 501: 신호 파형, 502: 신호 파형, 503: 신호 파형, 700: 전자 부품, 701: 리드, 702: 인쇄 회로 기판, 703: 회로부, 704: 반도체 장치, 800: 반도체 기판, 801: 소자 분리용 절연막, 802: 불순물 영역, 803: 불순물 영역, 804: 게이트 전극, 805: 게이트 절연막, 809: 절연막, 810: 배선, 811: 배선, 812: 배선, 815: 배선, 816: 배선, 817: 배선, 820: 절연막, 821: 배선, 830: 반도체 막, 831: 게이트 절연막, 832: 도전막, 833: 도전막, 834: 게이트 전극, 835: 도전막, 841: 절연막, 843: 도전막, 901: 하우징, 902: 하우징, 903a: 표시부, 903b: 표시부, 904: 선택 버튼, 905: 키보드, 910: 전자 서적, 911: 하우징, 912: 하우징, 913: 표시부, 914: 표시부, 915: 축부, 916: 전원, 917: 조작 키, 918: 스피커, 920: 텔레비전 장치, 921: 하우징, 922: 표시부, 923: 스탠드, 924: 리모콘 조작기, 930: 본체, 931: 표시부, 932: 스피커, 933: 마이크, 934: 조작 버튼, 941: 본체, 942: 표시부, 943: 조작 스위치
본 출원은 일본 특허청에 2013년 2월 13일자로 출원된 일본 특허 출원 제2013-025087호에 기초하며, 그 전체 내용은 참조로서 포함된다.

Claims

프로그램가능한 로직 디바이스로서,
입력 단자;
출력 단자;
제1 트랜지스터;
제2 트랜지스터;
제3 트랜지스터; 및
제4 트랜지스터
를 포함하는 프로그램가능한 스위치 엘리먼트를 포함하고,
상기 제1 트랜지스터의 제1 단자는 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제2 트랜지스터의 제1 단자는 상기 입력 단자에 전기적으로 접속되고,
상기 제2 트랜지스터의 제2 단자와 상기 제4 트랜지스터의 제1 단자는 서로 전기적으로 접속되고,
상기 제3 트랜지스터의 제1 단자는 상기 제4 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제4 트랜지스터의 제2 단자는 상기 출력 단자에 전기적으로 접속되는, 프로그램가능한 로직 디바이스.
제1항에 있어서,
상기 제1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 제3 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 프로그램가능한 로직 디바이스.
제2항에 있어서,
상기 제1 트랜지스터의 상기 채널 형성 영역의 상기 산화물 반도체는 In, Ga 및 Zn을 포함하고,
상기 제3 트랜지스터의 상기 채널 형성 영역의 상기 산화물 반도체는 In, Ga 및 Zn을 포함하는, 프로그램가능한 로직 디바이스.
제1항에 있어서,
제1 프로그램가능한 로직 엘리먼트와 제2 프로그램가능한 로직 엘리먼트를 더 포함하고,
상기 제1 프로그램가능한 로직 엘리먼트의 출력 단자는 상기 프로그램가능한 스위치 엘리먼트의 상기 입력 단자에 전기적으로 접속되고,
상기 제2 프로그램가능한 로직 엘리먼트의 입력 단자는 상기 프로그램가능한 스위치 엘리먼트의 상기 출력 단자에 전기적으로 접속되는, 프로그램가능한 로직 디바이스.
제4항에 있어서,
상기 제1 프로그램가능한 로직 엘리먼트는 제1 컨피규레이션(configuration) 데이터를 저장하는 제1 컨피규레이션 메모리를 포함하고,
상기 제1 프로그램가능한 로직 엘리먼트의 기능은 상기 제1 컨피규레이션 데이터에 따라 변경되고,
상기 제2 프로그램가능한 로직 엘리먼트는 제2 컨피규레이션 데이터를 저장하는 제2 컨피규레이션 메모리를 포함하고,
상기 제2 프로그램가능한 로직 엘리먼트의 기능은 상기 제2 컨피규레이션 데이터에 따라 변경되고,
상기 프로그램가능한 스위치 엘리먼트는 제3 컨피규레이션 데이터를 저장하는 노드를 포함하고,
상기 프로그램가능한 스위치 엘리먼트의 상기 입력 단자와 상기 프로그램가능한 스위치 엘리먼트의 상기 출력 단자간의 접속은 상기 제3 컨피규레이션 데이터에 따라 변경되는, 프로그램가능한 로직 디바이스.
제1항에 있어서,
상기 프로그램가능한 스위치 엘리먼트는,
제5 트랜지스터;
제6 트랜지스터;
제7 트랜지스터; 및
제8 트랜지스터
를 포함하고,
상기 제5 트랜지스터의 제1 단자는 상기 제6 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제6 트랜지스터의 제1 단자는 상기 입력 단자에 전기적으로 접속되고,
상기 제6 트랜지스터의 제2 단자와 상기 제8 트랜지스터의 제1 단자는 서로 전기적으로 접속되고,
상기 제7 트랜지스터의 제1 단자는 상기 제8 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제8 트랜지스터의 제2 단자는 상기 출력 단자에 전기적으로 접속되고,
상기 제1 트랜지스터의 제2 단자와 상기 제5 트랜지스터의 제2 단자는 서로 전기적으로 접속되고,
상기 제3 트랜지스터의 게이트와 상기 제7 트랜지스터의 게이트는 서로 전기적으로 접속되는, 프로그램가능한 로직 디바이스.
제6항에 있어서,
제1 프로그램가능한 로직 엘리먼트와 제2 프로그램가능한 로직 엘리먼트를 더 포함하고,
상기 제1 프로그램가능한 로직 엘리먼트의 출력 단자는 상기 프로그램가능한 스위치 엘리먼트의 상기 입력 단자에 전기적으로 접속되고,
상기 제2 프로그램가능한 로직 엘리먼트의 입력 단자는 상기 프로그램가능한 스위치 엘리먼트의 상기 출력 단자에 전기적으로 접속되는, 프로그램가능한 로직 디바이스.
반도체 장치로서,
제1항에 따른 프로그램가능한 로직 디바이스를 포함하는, 반도체 장치.
프로그램가능한 로직 디바이스로서,
입력 단자;
출력 단자;
제1 트랜지스터;
제2 트랜지스터;
제3 트랜지스터; 및
제4 트랜지스터
를 각각이 포함하는 제1 프로그램가능한 스위치 엘리먼트 및 제2 프로그램가능한 스위치 엘리먼트를 포함하고,
상기 제1 트랜지스터의 제1 단자는 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제2 트랜지스터의 제1 단자는 상기 입력 단자에 전기적으로 접속되고,
상기 제2 트랜지스터의 제2 단자와 상기 제4 트랜지스터의 제1 단자는 서로 전기적으로 접속되고,
상기 제3 트랜지스터의 제1 단자는 상기 제4 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제4 트랜지스터의 제2 단자는 상기 출력 단자에 전기적으로 접속되고,
상기 제1 프로그램가능한 스위치 엘리먼트의 상기 입력 단자와 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 입력 단자는 서로 전기적으로 접속되고,
상기 제1 프로그램가능한 스위치 엘리먼트의 상기 제1 트랜지스터의 제2 단자와 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 제1 트랜지스터의 제2 단자는 서로 전기적으로 접속되는, 프로그램가능한 로직 디바이스.
제9항에 있어서,
상기 제1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 제3 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 프로그램가능한 로직 디바이스.
제9항에 있어서,
제1 프로그램가능한 로직 엘리먼트, 제2 프로그램가능한 로직 엘리먼트 및 제3 프로그램가능한 로직 엘리먼트를 더 포함하고,
상기 제1 프로그램가능한 로직 엘리먼트의 출력 단자는 상기 제1 프로그램가능한 스위치 엘리먼트의 상기 입력 단자와 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 입력 단자에 전기적으로 접속되고,
상기 제2 프로그램가능한 로직 엘리먼트의 입력 단자는 상기 제1 프로그램가능한 스위치 엘리먼트의 상기 출력 단자에 전기적으로 접속되고,
상기 제3 프로그램가능한 로직 엘리먼트의 입력 단자는 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 출력 단자에 전기적으로 접속되는, 프로그램가능한 로직 디바이스.
제11항에 있어서,
상기 제1 프로그램가능한 로직 엘리먼트는 제1 컨피규레이션 데이터를 저장하는 제1 컨피규레이션 메모리를 포함하고,
상기 제1 프로그램가능한 로직 엘리먼트의 기능은 상기 제1 컨피규레이션 데이터에 따라 변경되고,
상기 제2 프로그램가능한 로직 엘리먼트는 제2 컨피규레이션 데이터를 저장하는 제2 컨피규레이션 메모리를 포함하고,
상기 제2 프로그램가능한 로직 엘리먼트의 기능은 상기 제2 컨피규레이션 데이터에 따라 변경되고,
상기 제3 프로그램가능한 로직 엘리먼트는 제3 컨피규레이션 데이터를 저장하는 제3 컨피규레이션 메모리를 포함하고,
상기 제3 프로그램가능한 로직 엘리먼트의 기능은 상기 제3 컨피규레이션 데이터에 따라 변경되고,
상기 제1 프로그램가능한 스위치 엘리먼트는 제4 컨피규레이션 데이터를 저장하는 노드를 포함하고,
상기 제1 프로그램가능한 스위치 엘리먼트의 상기 입력 단자와 상기 제1 프로그램가능한 스위치 엘리먼트의 상기 출력 단자간의 접속은 상기 제4 컨피규레이션 데이터에 따라 변경되고,
상기 제2 프로그램가능한 스위치 엘리먼트는 제5 컨피규레이션 데이터를 저장하는 노드를 포함하고,
상기 제2 프로그램가능한 스위치 엘리먼트의 상기 입력 단자와 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 출력 단자간의 접속은 상기 제5 컨피규레이션 데이터에 따라 변경되는, 프로그램가능한 로직 디바이스.
제9항에 있어서,
상기 제1 프로그램가능한 스위치 엘리먼트와 상기 제2 프로그램가능한 스위치 엘리먼트는 각각
제5 트랜지스터;
제6 트랜지스터;
제7 트랜지스터; 및
제8 트랜지스터
를 포함하고,
상기 제5 트랜지스터의 제1 단자는 상기 제6 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제6 트랜지스터의 제1 단자는 상기 입력 단자에 전기적으로 접속되고,
상기 제6 트랜지스터의 제2 단자와 상기 제8 트랜지스터의 제1 단자는 서로 전기적으로 접속되고,
상기 제7 트랜지스터의 제1 단자는 상기 제8 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제8 트랜지스터의 제2 단자는 상기 출력 단자에 전기적으로 접속되고,
상기 제1 트랜지스터의 제2 단자와 상기 제5 트랜지스터의 제2 단자는 서로 전기적으로 접속되고,
상기 제3 트랜지스터의 게이트와 상기 제7 트랜지스터의 게이트는 서로 전기적으로 접속되는, 프로그램가능한 로직 디바이스.
제13항에 있어서,
제1 프로그램가능한 로직 엘리먼트, 제2 프로그램가능한 로직 엘리먼트 및 제3 프로그램가능한 로직 엘리먼트를 더 포함하고,
상기 제1 프로그램가능한 로직 엘리먼트의 출력 단자는 상기 제1 프로그램가능한 스위치 엘리먼트의 상기 입력 단자와 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 입력 단자에 전기적으로 접속되고,
상기 제2 프로그램가능한 로직 엘리먼트의 입력 단자는 상기 제1 프로그램가능한 스위치 엘리먼트의 상기 출력 단자에 전기적으로 접속되고,
상기 제3 프로그램가능한 로직 엘리먼트의 입력 단자는 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 출력 단자에 전기적으로 접속되는, 프로그램가능한 로직 디바이스.
프로그램가능한 로직 디바이스로서,
입력 단자;
출력 단자;
제1 트랜지스터;
제2 트랜지스터;
제3 트랜지스터; 및
제4 트랜지스터
를 각각이 포함하는 제1 프로그램가능한 스위치 엘리먼트 및 제2 프로그램가능한 스위치 엘리먼트를 포함하고,
상기 제1 트랜지스터의 제1 단자는 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제2 트랜지스터의 제1 단자는 상기 입력 단자에 전기적으로 접속되고,
상기 제2 트랜지스터의 제2 단자와 상기 제4 트랜지스터의 제1 단자는 서로 전기적으로 접속되고,
상기 제3 트랜지스터의 제1 단자는 상기 제4 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제4 트랜지스터의 제2 단자는 상기 출력 단자에 전기적으로 접속되고,
상기 제1 프로그램가능한 스위치 엘리먼트의 상기 출력 단자와 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 출력 단자는 서로 전기적으로 접속되고,
상기 제1 프로그램가능한 스위치 엘리먼트의 상기 제3 트랜지스터의 제2 단자와 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 제3 트랜지스터의 제2 단자는 서로 전기적으로 접속되는, 프로그램가능한 로직 디바이스.
제15항에 있어서,
상기 제1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 제3 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 프로그램가능한 로직 디바이스.
제15항에 있어서,
제1 프로그램가능한 로직 엘리먼트, 제2 프로그램가능한 로직 엘리먼트 및 제3 프로그램가능한 로직 엘리먼트를 더 포함하고,
상기 제1 프로그램가능한 로직 엘리먼트의 출력 단자는 상기 제1 프로그램가능한 스위치 엘리먼트의 상기 입력 단자에 전기적으로 접속되고,
상기 제2 프로그램가능한 로직 엘리먼트의 출력 단자는 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 입력 단자에 전기적으로 접속되고,
상기 제3 프로그램가능한 로직 엘리먼트의 입력 단자는, 상기 제1 프로그램가능한 스위치 엘리먼트의 상기 출력 단자와 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 출력 단자에 전기적으로 접속되는, 프로그램가능한 로직 디바이스.
제17항에 있어서,
상기 제1 프로그램가능한 로직 엘리먼트는 제1 컨피규레이션 데이터를 저장하는 제1 컨피규레이션 메모리를 포함하고,
상기 제1 프로그램가능한 로직 엘리먼트의 기능은 상기 제1 컨피규레이션 데이터에 따라 변경되고,
상기 제2 프로그램가능한 로직 엘리먼트는 제2 컨피규레이션 데이터를 저장하는 제2 컨피규레이션 메모리를 포함하고,
상기 제2 프로그램가능한 로직 엘리먼트의 기능은 상기 제2 컨피규레이션 데이터에 따라 변경되고,
상기 제3 프로그램가능한 로직 엘리먼트는 제3 컨피규레이션 데이터를 저장하는 제3 컨피규레이션 메모리를 포함하고,
상기 제3 프로그램가능한 로직 엘리먼트의 기능은 상기 제3 컨피규레이션 데이터에 따라 변경되고,
상기 제1 프로그램가능한 스위치 엘리먼트는 제4 컨피규레이션 데이터를 저장하는 노드를 포함하고,
상기 제1 프로그램가능한 스위치 엘리먼트의 상기 입력 단자와 상기 제1 프로그램가능한 스위치 엘리먼트의 상기 출력 단자간의 접속은 상기 제4 컨피규레이션 데이터에 따라 변경되고,
상기 제2 프로그램가능한 스위치 엘리먼트는 제5 컨피규레이션 데이터를 저장하는 노드를 포함하고,
상기 제2 프로그램가능한 스위치 엘리먼트의 상기 입력 단자와 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 출력 단자간의 접속은 상기 제5 컨피규레이션 데이터에 따라 변경되는, 프로그램가능한 로직 디바이스.
제15항에 있어서,
상기 제1 프로그램가능한 스위치 엘리먼트와 상기 제2 프로그램가능한 스위치 엘리먼트는 각각
제5 트랜지스터;
제6 트랜지스터;
제7 트랜지스터; 및
제8 트랜지스터
를 포함하고,
상기 제5 트랜지스터의 제1 단자는 상기 제6 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제6 트랜지스터의 제1 단자는 상기 입력 단자에 전기적으로 접속되고,
상기 제6 트랜지스터의 제2 단자와 상기 제8 트랜지스터의 제1 단자는 서로 전기적으로 접속되고,
상기 제7 트랜지스터의 제1 단자는 상기 제8 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제8 트랜지스터의 제2 단자는 상기 출력 단자에 전기적으로 접속되고,
상기 제1 트랜지스터의 제2 단자와 상기 제5 트랜지스터의 제2 단자는 서로 전기적으로 접속되고,
상기 제3 트랜지스터의 게이트와 상기 제7 트랜지스터의 게이트는 서로 전기적으로 접속되는, 프로그램가능한 로직 디바이스.
제19항에 있어서,
제1 프로그램가능한 로직 엘리먼트, 제2 프로그램가능한 로직 엘리먼트 및 제3 프로그램가능한 로직 엘리먼트를 더 포함하고,
상기 제1 프로그램가능한 로직 엘리먼트의 출력 단자는 상기 제1 프로그램가능한 스위치 엘리먼트의 상기 입력 단자에 전기적으로 접속되고,
상기 제2 프로그램가능한 로직 엘리먼트의 출력 단자는 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 입력 단자에 전기적으로 접속되고,
상기 제3 프로그램가능한 로직 엘리먼트의 입력 단자는, 상기 제1 프로그램가능한 스위치 엘리먼트의 상기 출력 단자와 상기 제2 프로그램가능한 스위치 엘리먼트의 상기 출력 단자에 전기적으로 접속되는, 프로그램가능한 로직 디바이스.