JP5700891B2 - 半導体装置 - Google Patents

Description

本発明は、物、方法、又は、製造方法に関する。又は、本発明は、プロセス、マシン、マ
ニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関する。特に、本発
明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、又は、
それらの製造方法に関する。特に、本発明の一態様は、回路構成を変更することができる
プログラマブルロジックデバイスと、上記プログラマブルロジックデバイスを用いた半導
体装置などに関する。

プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄ
ｅｖｉｃｅ）は、複数のプログラマブルロジックエレメント（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）及びプログラマブルスイッチエレメント（Ｐｒｏｇｒａ
ｍｍａｂｌｅ Ｓｗｉｔｃｈ Ｅｌｅｍｅｎｔ）で構成されている。ＰＬＤは、各プログ
ラマブルロジックエレメントの機能や、プログラマブルスイッチエレメントによるプログ
ラマブルロジックエレメント間の接続構造を、製造後においてユーザがプログラミングに
より変更することで、回路構成が切り換えられ、その機能が変更される。

プログラマブルロジックエレメントの機能、及びプログラマブルスイッチエレメントによ
る接続構造を設定するデータ（コンフィギュレーションデータ）は、フラッシュメモリ等
のメモリデバイスに格納されている。メモリデバイスに格納されているコンフィギュレー
ションデータを、プログラマブルロジックエレメント及びプログラマブルスイッチエレメ
ントに書き込むことをコンフィギュレーションと呼ぶ。

ＰＬＤが組み込まれているシステムの稼働中に、コンフィギュレーションされたＰＬＤの
回路構成を、動的に切り替える動的再構成（ダイナミック・リコンフィギュレーション）
技術が知られている。

動的再構成を実現する方式として、マルチコンテキスト方式が知られている。マルチコン
テキスト方式とは、ＰＬＤに、複数の回路構成に対応するコンフィギュレーションデータ
のセットを格納し、使用するコンフィギュレーションデータのセットを切り替えることで
ＰＬＤの回路構成を切り替える方式である。回路構成情報を表すコンフィギュレーション
データのセットをコンテキストといい、回路構成情報を切り換える信号をコンテキスト選
択信号と呼ぶ。

マルチコンテキスト方式を実現するためのプログラマブルスイッチエレメントの回路構成
としては、論理ゲートを組み合わせて実現する回路や、トランスミッションゲートで実現
する回路や、パストランジスタで実現する回路等がある（例えば特許文献１を参照）。

なおトランスミッションゲートとは、ｎチャネル型及びｐチャネル型のトランジスタのソ
ース及びドレインとなる端子を接続し、それぞれのゲートに互いに論理の反転した信号を
印加することでスイッチとして用いる回路のことである。また、パストランジスタとは、
ゲートに印加する信号に応じて、ソースとドレインとの間の導通状態又は非導通状態を選
択する回路である。

特開２００８−２８３５２６号公報

プログラマブルスイッチエレメントにパストランジスタを用いた場合、該プログラマブル
スイッチエレメントを経由してプログラマブルロジックエレメント間を流れる信号は、パ
ストランジスタの閾値電圧分だけ、振幅電圧が減少してしまう。この振幅電圧の減少への
対策として、振幅電圧を元の振幅電圧にまで回復させるためのプルアップ回路等の昇圧回
路を、出力端子側に設ける構成が有効である。

しかしながら、プログラマブルスイッチエレメントの出力端子側にプルアップ回路等を付
加的に設けて、振幅電圧を元の振幅電圧に回復させる構成では、回路面積の増大及びＰＬ
Ｄの高速動作の阻害を引き起こしてしまう。

また別の構成として、プログラマブルスイッチエレメントを論理ゲートの組み合わせで実
現する場合、又はプログラマブルスイッチエレメントにトランスミッションゲートを用い
た場合、該プログラマブルスイッチエレメントを経由してプログラマブルロジックエレメ
ント間を流れる信号の振幅電圧の減少は解消されるものの、ゲート段数の増加や回路面積
の増大などの問題が生じてしまい、ＰＬＤの回路規模が大きくなってしまう。

そこで、本発明の一態様では、回路面積の縮小を図ることのできる、新規な構成のプログ
ラマブルロジックデバイスなどを提供することを課題の一とする。又は、本発明の一態様
では、高速動作を図ることのできる、新規な構成のプログラマブルロジックデバイスなど
を提供することを課題の一とする。又は、本発明の一態様では、低消費電力化が図られた
、新規な構成のプログラマブルロジックデバイスなどを提供することを課題の一とする。
又は、本発明の一態様では、信頼性の高い、新規な構成のプログラマブルロジックデバイ
スなどを提供することを課題の一とする。又は、本発明の一態様では、新規な半導体装置
などを提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、上記以外の課題を抽出することが可能である。

本発明の一態様は、プログラマブルスイッチエレメントの入出力端子間に設けられるトラ
ンジスタのゲートを、該プログラマブルスイッチエレメントに信号が入力される期間、電
気的に浮遊状態となる回路構成とするものである。該構成によりプログラマブルロジック
エレメント間を流れる信号に対し、ゲートの電圧がブースティング効果によって昇圧する
よう作用させることで、振幅電圧の減少を抑える。

具体的には、プログラマブルロジックエレメント間を流れる信号の導通状態又は非導通状
態を制御するトランジスタのゲートに新たにトランジスタを接続し、プログラマブルスイ
ッチエレメントの入出力端子間に信号が流れる間、新たに設けるトランジスタが非導通状
態となる構成とする。そして、プログラマブルロジックエレメント間を流れる信号の導通
状態又は非導通状態を制御するトランジスタのゲートを電気的に浮遊状態として、ブース
ティング効果を発現させる構成とする。

本発明の一態様は、ゲートがワード線に電気的に接続され、ソース及びドレインの一方が
コンフィギュレーションデータを与える配線に電気的に接続される第１のトランジスタと
、ゲートが記憶部に電気的に接続され、ソース及びドレインの一方が入力端子に電気的に
接続される第２のトランジスタと、ゲートが高電源電位を与える配線に電気的に接続され
、ソース及びドレインの一方がコンテキスト選択信号を与える配線に電気的に接続される
第３のトランジスタと、ゲートが第３のトランジスタのソース及びドレインの他方に電気
的に接続され、ソース及びドレインの一方が第２のトランジスタのソース及びドレインの
他方に電気的に接続され、ソース及びドレインの他方が出力端子に電気的に接続される第
４のトランジスタと、を含むプログラマブルスイッチエレメントを有し、第２のトランジ
スタのゲート及び第４のトランジスタのゲートは、入力端子と出力端子間が電気的に導通
状態となる期間において、電気的に浮遊状態にされるプログラマブルロジックデバイスで
ある。

本発明の一態様において、第１のトランジスタ及び第３のトランジスタは、酸化物半導体
膜にチャネル形成領域を有するトランジスタであることが好ましい。

本発明の一態様において、酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含むことが好まし
い。

本発明の一態様により、プログラマブルロジックエレメント間を流れる信号における振幅
電圧の減少を抑えることができ、プルアップ回路等の昇圧回路が占めていた分の回路面積
の縮小、及び動作速度の向上が図られたプログラマブルロジックデバイスを提供すること
ができる。

プログラマブルスイッチエレメントの回路構成を示す回路図。 ＰＬＤの構成を示す回路図。 スイッチ回路の構成を示す回路図。 プログラマブルスイッチエレメントの回路構成を説明する図。 プログラマブルロジックエレメントの構成を説明する図。 ＬＵＴの構成を説明する図。 プログラマブルスイッチエレメントの回路構成を説明する図。 プログラマブルロジックエレメント及びプログラマブルスイッチエレメントの回路構成を説明する図。 プログラマブルスイッチエレメントの回路構成を説明する図。 プログラマブルスイッチエレメントのタイミングチャート図。 プログラマブルスイッチエレメントの動作を説明する図。 プログラマブルスイッチエレメントの動作を説明する図。 プログラマブルスイッチエレメントの動作を説明する図。 プログラマブルスイッチエレメントの信号波形を説明する図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の作製工程を示すフローチャート図及び斜視模式図。 半導体装置を用いた電子機器。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する
発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少
なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領
域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネ
ル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができ
るものである。

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため
、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースと
して機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、
ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と
表記する場合がある。

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものであり、数的に限定するものではないことを付記する。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在する
とき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関
係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語
句に限定されず、状況に応じて適切に言い換えることができる。

なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定する
ものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路
や領域においては同じ回路ブロック内で別々の機能を実現しうるように設けられている場
合もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機能を特
定するものであり、一つの回路ブロックとして示していても、実際の回路や領域において
は一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合
もある。

また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂
直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従
って、８５°以上９５°以下の場合も含まれる。

また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。

本明細書においては、本発明の実施の形態について図面を参照しながら説明する。なお各
実施の形態での説明は、以下の順序で行う。
１．実施の形態１（プログラマブルスイッチエレメントの回路構成について）
２．実施の形態２（ＰＬＤが有する回路の構成例について）
３．実施の形態３（回路の動作について）
４．実施の形態４（本発明の一態様による効果について）
５．実施の形態５（酸化物半導体について）
６．実施の形態６（ＰＬＤを構成する素子について）
７．実施の形態７（ＰＬＤを含む電子部品及び該電子部品を具備する電子機器の構成例）
８．実施の形態８（ＰＬＤを用いる際の応用例について）

（実施の形態１）
本実施の形態では、ＰＬＤを構成するプログラマブルスイッチエレメント（Ｐｒｏｇｒａ
ｍｍａｂｌｅ Ｓｗｉｔｃｈ Ｅｌｅｍｅｎｔ）の回路構成について説明する。

なお本明細書において、ＰＬＤは、複数のプログラマブルロジックエレメント（Ｐｒｏｇ
ｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｅｌｅｍｅｎｔ）及びプログラマブルスイッチエレメン
トで構成される回路である。また本明細書において、ＰＬＤは、各プログラマブルロジッ
クエレメントの機能や、プログラマブルスイッチエレメントによるプログラマブルロジッ
クエレメント間の接続構造を、製造後においてユーザがプログラミングにより変更するこ
とで、回路構成が切り換えられる回路である。

なお、プログラマブルスイッチエレメントは、プログラマブルロジックエレメント間に設
けられる。また本明細書において、プログラマブルスイッチエレメントは、コンフィギュ
レーションによって記憶されたコンフィギュレーションデータに基づいて接続状態が設定
される回路である。また本明細書において、プログラマブルスイッチエレメントのコンフ
ィギュレーションデータは、コンテキスト選択信号により、コンフィギュレーションデー
タのうちのいずれか一のセットに切り換えられる。

なお本明細書において、プログラマブルロジックエレメントは、コンフィギュレーション
によって記憶されたコンフィギュレーションデータに基づいて複数の機能が設定される回
路である。また本明細書において、プログラマブルロジックエレメントのコンフィギュレ
ーションデータは、コンテキスト選択信号により、コンフィギュレーションデータのうち
のいずれか一のセットに切り換えられる。

なお本明細書において、コンフィギュレーションデータは、プログラマブルロジックエレ
メントの機能、及びプログラマブルスイッチエレメントによる接続構造を設定するデータ
を含むデータである。なお本明細書において、コンフィギュレーションは、プログラマブ
ルロジックエレメント及びプログラマブルスイッチエレメントにコンフィギュレーション
データを書き込むこという。

なお本明細書において、コンテキスト選択信号は、予めＰＬＤに格納された、複数の回路
構成に対応するコンフィギュレーションデータのセット（コンテキスト）のうち、使用す
るコンフィギュレーションデータのセットに切り替えるデータである。なお本明細書にお
いて、コンテキストとは、回路構成情報を表すコンフィギュレーションデータのセットの
ことをいう。

まず、プログラマブルロジックエレメント間に設けられるプログラマブルスイッチエレメ
ントの回路構成の一例について、図１を参照して説明する。

図１に示すプログラマブルスイッチエレメント１００は、複数の素子によるセットで構成
され、その機能によって、コンフィギュレーションデータ記憶回路１０１＿１乃至１０１
＿ｍ（ｍは２以上の自然数）、及びコンテキスト選択回路１０２＿１乃至１０２＿ｍに大
別することができる。また、プログラマブルスイッチエレメント１００は、プログラマブ
ルロジックエレメントに接続される入力端子ＩＮ及び出力端子ＯＵＴとの間に設けられる
。

なお入力端子ＩＮは、プログラマブルロジックエレメントの出力信号が与えられる端子で
ある。また出力端子ＯＵＴは、プログラマブルロジックエレメントに与える入力信号を出
力する端子である。

コンフィギュレーションデータ記憶回路１０１＿１乃至１０１＿ｍは、プログラマブルス
イッチエレメント１００において、コンフィギュレーションデータを記憶するための回路
である。また、コンフィギュレーションデータ記憶回路１０１＿１乃至１０１＿ｍは、プ
ログラマブルスイッチエレメント１００において、コンフィギュレーションデータに従っ
て入力端子と出力端子との間の導通状態又は非導通状態を制御するための回路である。な
お本明細書において、コンフィギュレーションデータ記憶回路は、コンフィギュレーショ
ンデータを記憶する機能、及びコンフィギュレーションデータに従って入出力端子間の導
通状態又は非導通状態を制御する機能を有する回路である。

なお本明細書において、導通状態とは、例えば端子間に設けられるトランジスタでいえば
、該トランジスタのソースとドレインの間に流れる電流が大きく、該端子間が電気的に接
続されている状態をいう。また、非導通状態とは、例えば端子間に設けられるトランジス
タでいえば、該トランジスタのソースとドレインの間に流れる電流が小さく、該端子間が
電気的に接続されていない状態をいう。

コンテキスト選択回路１０２＿１乃至１０２＿ｍは、プログラマブルスイッチエレメント
１００において、コンテキスト選択信号に従って入力端子と出力端子との間の導通状態又
は非導通状態を制御するための回路である。なお本明細書において、コンテキスト選択回
路は、コンテキスト選択信号に従って入出力端子間の導通状態又は非導通状態を制御する
機能を有する回路である。

図１に示すコンフィギュレーションデータ記憶回路１０１＿１乃至１０１＿ｍは、複数の
素子によるセットで構成され、各セットにおいて、それぞれコンフィギュレーションデー
タを記憶することができる。コンフィギュレーションデータ記憶回路１０１＿１乃至１０
１＿ｍでは、トランジスタ１１１＿１乃至１１１＿ｍのいずれか一、トランジスタ１１２
＿１乃至１１２＿ｍのいずれか一、及びノード１１３＿１乃至１１３＿ｍのいずれか一を
一組のセットとして、素子のセットが構成される。例えばコンフィギュレーションデータ
記憶回路１０１＿１であれば、トランジスタ１１１＿１、トランジスタ１１２＿１及びノ
ード１１３＿１を有する構成となる。

トランジスタ１１１＿１は、ゲートがワード信号を与えるワード線ＷＬ＿１に接続され、
ソース及びドレインの一方がコンフィギュレーションデータを与えるビット線ＢＬに接続
されている。トランジスタ１１１＿１の導通状態又は非導通状態は、ワード線ＷＬ＿１の
ワード信号によって制御される。トランジスタ１１１＿２乃至１１１＿ｍについても、同
様にワード線ＷＬ＿２乃至ＷＬ＿ｍ、ビット線ＢＬに接続される。なおトランジスタ１１
１＿１乃至１１１＿ｍは、第１のトランジスタということもある。

なおワード線ＷＬ＿１乃至ＷＬ＿ｍは、ワード信号が与えられる配線である。ワード信号
はＨレベル及びＬレベルの電位を有する信号であり、ワード線ＷＬ＿１乃至ＷＬ＿ｍに接
続されたトランジスタの導通状態又は非導通状態を制御する。なおワード線ＷＬ＿１乃至
ＷＬ＿ｍは単に配線という場合がある。

なおビット線ＢＬは、コンフィギュレーションデータが与えられる配線である。ビット線
ＢＬに与えられるコンフィギュレーションデータは、Ｈレベル及びＬレベルの電位を有す
る信号である。ビット線ＢＬに接続されたトランジスタ１１１＿１乃至１１１＿ｍのいず
れか一が導通状態となることで、Ｈレベル又はＬレベルの電位が、ノード１１３＿１乃至
１１３＿ｍの対応するノードに記憶される。なおビット線ＢＬは単に配線という場合があ
る。

なおＨレベルの電位とは、Ｌレベルの電位よりも高い電位であり、一例として、高電源電
位ＶＤＤに基づく電位であればよい。なおＬレベルの電位とは、Ｈレベルの電位よりも低
い電位であり、一例として、低電源電位ＶＳＳに基づく電位であればよい。またＨレベル
とＬレベルの電位がゲートに印加されることによって、トランジスタの導通状態又は非導
通状態が切り換えられるよう、Ｈレベルの電位とＬレベルの電位との間で、トランジスタ
の閾値電圧以上の電位差を有することが望ましい。

なおトランジスタ１１１＿１乃至１１１＿ｍには、非導通状態でのリーク電流（オフ電流
）が少ないトランジスタが用いられることが好ましい。ここでは、オフ電流が低いとは、
室温においてチャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ／μｍ以下であ
ることをいう。オフ電流は少ないほど好ましいため、この規格化されたオフ電流値が１ｚ
Ａ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好まし
い。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１
０Ｖ程度である。このようにオフ電流が少ないトランジスタとしては、チャネルが酸化物
半導体で形成されているトランジスタが挙げられる。

図１に示すコンフィギュレーションデータ記憶回路１０１＿１乃至１０１＿ｍの構成では
、ビット線ＢＬとノード１１３＿１乃至１１３＿ｍ間をトランジスタ１１１＿１乃至１１
１＿ｍで接続し、このトランジスタ１１１＿１乃至１１１＿ｍの導通状態、又は非導通状
態を制御することで、コンフィギュレーションデータの書き込み、記憶を行っている。そ
のためコンフィギュレーションデータを記憶する期間において、ノード１１３＿１乃至１
１３＿ｍの電荷の移動を伴った電位の変動を抑えるスイッチとして、オフ電流が少ないト
ランジスタが用いられることが特に好ましい。

トランジスタ１１１＿１乃至１１１＿ｍをオフ電流が少ないトランジスタとすることで、
コンフィギュレーションデータ記憶回路１０１＿１乃至１０１＿ｍを、電源遮断後にデー
タの保持期間が存在する不揮発性のメモリとすることができる。よって、一旦、コンフィ
ギュレーションデータ記憶回路１０１＿１乃至１０１＿ｍに書き込まれたコンフィギュレ
ーションデータは、再度、トランジスタ１１１＿１乃至１１１＿ｍを導通状態とするまで
、ノード１１３＿１乃至１１３＿ｍに記憶し続けることができる。従って、起動時に外部
のメモリデバイスからコンフィギュレーションデータをロードする処理を省略でき、起動
時の消費電力の削減、起動時間の短縮等が実現できる。

トランジスタ１１２＿１は、ゲートがノード１１３＿１に接続され、ソース及びドレイン
の一方が入力端子ＩＮに接続されている。トランジスタ１１２＿１の導通状態又は非導通
状態は、ノード１１３＿１に保持される、Ｈレベル又はＬレベルの電位によって制御され
る。トランジスタ１１２＿２乃至１１２＿ｍについても、同様にノード１１３＿２乃至１
１３＿ｍ、入力端子ＩＮに接続される。なおトランジスタ１１２＿１乃至１１２＿ｍは、
第２のトランジスタということもある。

なお図１では、トランジスタ１１１＿１乃至１１１＿ｍ、及びトランジスタ１１２＿１乃
至１１２＿ｍをｎチャネル型のトランジスタとしたが、ｐチャネル型トランジスタとする
こともできる。

ノード１１３＿１は、トランジスタ１１１＿１のソース及びドレインの他方と、トランジ
スタ１１２＿１のゲートとが接続されるノードに相当する。ノード１１３＿２乃至１１３
＿ｍについても同様に、トランジスタ１１１＿２乃至１１１＿ｍのソース及びドレインの
他方と、トランジスタ１１２＿２乃至１１２＿ｍのゲートと、が接続されるノードに相当
する。ノード１１３＿１乃至１１３＿ｍは、該ノードにおいて、トランジスタ１１１＿１
乃至１１１＿ｍが非導通状態となることで電荷の保持を行うことができ、コンフィギュレ
ーションデータの記憶を行うことができる。

なお本明細書において、ノードとは、素子間を電気的に接続するために設けられる配線上
の節点のことであり、素子間に設けられる接続を行うための配線や、該配線に付加される
容量素子等のいずれかの箇所をいう。なお図１では省略したがノード１１３＿１乃至１１
３＿ｍには、電荷の保持を良好なものとするために、容量素子を設ける構成が好ましい。

図１に示すコンテキスト選択回路１０２＿１乃至１０２＿ｍは、複数の素子によるセット
で構成され、各セットのいずれか１つを選択するコンテキスト選択信号が与えられる。コ
ンテキスト選択回路１０２＿１乃至１０２＿ｍでは、トランジスタ１１６＿１乃至１１６
＿ｍのいずれか一、トランジスタ１１７＿１乃至１１７＿ｍのいずれか一、及びノード１
１８＿１乃至１１８＿ｍのいずれか一を一組のセットとして、素子のセットが構成される
。例えばコンテキスト選択回路１０２＿１であれば、トランジスタ１１６＿１、トランジ
スタ１１７＿２及びノード１１８＿１を有する構成となる。

トランジスタ１１６＿１は、ゲートが高電源電位を与える電源線ＶＬに接続され、ソース
及びドレインの一方がコンテキスト選択信号を与える選択線ＣＬ＿１に接続されている。
トランジスタ１１６＿１は、コンテキスト選択信号がＨレベルの電位の場合には、導通状
態後にノード１１８＿１にＨレベルの電位が書き込まれて非導通状態となり、コンテキス
ト選択信号がＬレベルの電位の場合には、ノード１１８＿１をＬレベルとして導通状態を
維持するよう制御される。トランジスタ１１６＿２乃至１１６＿ｍについても、同様に選
択線ＣＬ＿２乃至ＣＬ＿ｍ、電源線ＶＬに接続される。なおトランジスタ１１６＿１乃至
１１６＿ｍは、第３のトランジスタということもある。

なお電源線ＶＬは、Ｈレベルの定電位による信号が与えられる配線である。なお電源線Ｖ
Ｌは単に配線という場合がある。

なお選択線ＣＬ＿１乃至ＣＬ＿ｍは、コンテキスト選択信号が与えられる配線である。例
えば選択線ＣＬ＿１乃至ＣＬ＿ｍに与えられるコンテキスト選択信号は、トランジスタ１
１６＿１乃至１１６＿ｍが導通状態となることでノード１１８＿１乃至１１８＿ｍに書き
込まれる。例えばコンテキスト選択回路１０２＿１において、選択線ＣＬ＿１に与えられ
るコンテキスト選択信号がＨレベルの電位の場合には、ノード１１８＿１にＨレベルの電
位が書き込まれることで、ゲートとソースの間の電位差が０になるため、トランジスタ１
１６が非導通状態となる。また選択線ＣＬ＿１に与えられるコンテキスト選択信号がＬレ
ベルの電位の場合には、ノード１１８＿１にＬレベルの電位が書き込まれたまま、トラン
ジスタ１１６＿１が導通状態を維持する。なお選択線ＣＬ＿１乃至ＣＬ＿ｍは単に配線と
いう場合がある。

トランジスタ１１７＿１は、ゲートがトランジスタ１１６＿１のソース及びドレインの他
方に電気的に接続され、ソース及びドレインの一方がトランジスタ１１２＿１のソース及
びドレインの他方に接続され、ソース及びドレインの他方が出力端子ＯＵＴに接続されて
いる。トランジスタ１１７＿１の導通状態又は非導通状態は、ノード１１８＿１の電位に
よって制御される。トランジスタ１１７＿２乃至１１７＿ｍについても、同様にゲートが
トランジスタ１１６＿２乃至１１６＿ｍのソース及びドレインの他方に電気的に接続され
、ソース及びドレインの一方がトランジスタ１１２＿２乃至１１２＿ｍのソース及びドレ
インの他方に接続され、ソース及びドレインの他方が出力端子ＯＵＴに接続される。なお
トランジスタ１１７＿１乃至１１７＿ｍは、第４のトランジスタということもある。

なおトランジスタ１１６＿１乃至１１６＿ｍには、トランジスタ１１１＿１乃至１１１＿
ｍと同様に、非導通状態でのリーク電流（オフ電流）が少ないトランジスタが用いられる
ことが好ましい。

図１に示すコンテキスト選択回路１０２＿１乃至１０２＿ｍの構成では、選択線ＣＬ１乃
至ＣＬ＿ｍとノード１１８＿１乃至１１８＿ｍ間をトランジスタ１１６＿１乃至１１６＿
ｍで接続し、このトランジスタ１１６＿１乃至１１６＿ｍの導通状態又は非導通状態によ
って、ノード１１８＿１乃至１１８＿ｍが電気的に浮遊状態となるか否かが定まる。具体
的にトランジスタ１１６＿１乃至１１６＿ｍが非導通状態となるのは、コンテキスト選択
信号がＨレベルであり、ノード１１８＿１乃至１１８＿ｍにＨレベルの電位が書き込まれ
た状態の場合である。このトランジスタ１１６＿１乃至１１６＿ｍが非導通状態となる期
間において、ノード１１８＿１乃至１１８＿ｍの電荷の移動を伴った、電位の変動を抑え
るスイッチとして、オフ電流が少ないトランジスタが用いられることが特に好ましい。

なお図１では、トランジスタ１１６＿１乃至１１６＿ｍ、及びトランジスタ１１７＿１乃
至１１７＿ｍをｎチャネル型のトランジスタとしたが、ｐチャネル型トランジスタとする
こともできる。

ノード１１８＿１は、トランジスタ１１６＿１のソース及びドレインの他方と、トランジ
スタ１１７＿１のゲートとが接続されるノードに相当する。ノード１１８＿２乃至１１８
＿ｍについても、同様にトランジスタ１１６＿２乃至１１６＿ｍのソース及びドレインの
他方と、トランジスタ１１７＿２乃至１１７＿ｍのゲートとが接続されるノードに相当す
る。

図１に示すプログラマブルスイッチエレメント１００は、入出力端子間に設けられるトラ
ンジスタ１１２＿１乃至１１２＿ｍ、及びトランジスタ１１７＿１乃至１１７＿ｍのゲー
トを、該プログラマブルスイッチエレメントの入力端子ＩＮに信号が入力される期間、電
気的に浮遊状態となる回路構成とするものである。該構成によりプログラマブルロジック
エレメント間を流れる信号に対し、ゲートの電圧がブースティング効果によって昇圧する
よう作用させることで、振幅電圧の減少を抑える。

なお本明細書において電気的に浮遊状態とは、電気的に浮いている状態のことであり、他
の素子又は配線と電気的に接続していない状態のことをいう。例えば、電気的に浮遊状態
であるノードでは、該ノードに対して電荷の出入りがほとんどなく、該ノードに形成され
る容量成分による容量結合により、電位の上昇又は下降が生じる状態となる。

具体的にコンフィギュレーションデータ記憶回路１０１＿１及びコンテキスト選択回路１
０２＿１での場合を説明する。この場合、プログラマブルスイッチエレメント１００間を
流れる信号の導通状態又は非導通状態を制御するトランジスタ１１２＿１及びトランジス
タ１１７＿１のゲートにトランジスタ１１１＿１及びトランジスタ１１６＿１を接続し、
プログラマブルスイッチエレメント１００の入出力端子間に信号が流れる間、トランジス
タ１１１＿１及び１１６＿１が非導通状態となる構成とする。そして、入力端子ＩＮ、出
力端子ＯＵＴ間を流れる信号の導通状態又は非導通状態を制御するトランジスタ１１２＿
１及びトランジスタ１１７＿１のゲートを電気的に浮遊状態として、ブースティング効果
を発現させる構成とする。

なおブースティング効果とは、トランジスタにおいて、ゲートが電気的に浮遊状態にある
とき、ソース及びドレインの一方の電位がＬレベルからＨレベルに変化するのに伴い、各
種容量により、ゲートの電位を上昇させることをいう。このブースティング効果は、ゲー
トのノードにＬレベルの電位が保持されている場合と、Ｈレベルの電位が保持されている
場合とで、ソース及びドレインの一方の電位の変化に伴う、ゲートの電位が上昇する度合
いを異ならせることができる。

ここで、図１に示すプログラマブルスイッチエレメント１００において、トランジスタの
ゲートを電気的に浮遊状態とすることで、ブースティング効果を発現する際の作用及び効
果について説明する。なお以下では、図１に示すコンフィギュレーションデータ記憶回路
１０１＿１及びコンテキスト選択回路１０２＿１で、ブースティング効果を発現する際の
説明をする。なおコンフィギュレーションデータ記憶回路１０１＿２乃至１０１＿ｍ、及
びコンテキスト選択回路１０２＿２乃至１０２＿ｍについても、同様の説明をすることが
できる。

図１におけるコンフィギュレーションデータ記憶回路１０１＿１では、ノード１１３＿１
が浮遊状態にあると、入力端子ＩＮに与えられる信号がＬレベルからＨレベルに変化する
のに伴い、トランジスタ１１２＿１の有する各種容量より、ノード１１３＿１の電位が上
昇する。

ノード１１３＿１に書き込まれたコンフィギュレーションデータが”０”、ここではＬレ
ベルの電位を記憶している場合、トランジスタ１１２＿１は弱反転モードにあるため、ノ
ード１１３＿１の電位の上昇にはゲートとソース及びドレインのいずれか一方の間に形成
される容量Ｃ１と、ゲートとソース及びドレインのいずれか他方との間に形成される容量
Ｃ１’が寄与する。

一方、ノード１１３＿１に書き込まれたコンフィギュレーションデータが”１”の場合、
ここではＨレベルの電位を記憶している場合、トランジスタ１１２＿１は強反転モードに
あるため、ノード１１３＿１の電位の上昇には、容量Ｃ１及びＣ１’に加えて、ゲートと
チャネル形成領域との間に形成される容量Ｃ２が寄与する。

従って、コンフィギュレーションデータがＨレベルの電位の場合、ノード１１３＿１の電
位の上昇に寄与するトランジスタ１１２の容量が、コンフィギュレーションデータがＬレ
ベルの電位の場合よりも大きいこととなる。よって、コンフィギュレーションデータ記憶
回路１０１＿１乃至１０１＿ｍでは、コンフィギュレーションデータがＨレベルの電位の
場合の方が、コンフィギュレーションデータがＬレベルの電位の場合よりも、入力端子Ｉ
Ｎに与えられる信号の電位の変化に伴い、ノード１１３＿１の電位をより高く上昇させる
というブースティング効果を得ることができる。

上述したブースティング効果により、コンフィギュレーションデータ記憶回路１０１＿１
のスイッチ速度は、コンフィギュレーションデータがＨレベルの電位の場合に向上し、コ
ンフィギュレーションデータがＬレベルの電位の場合には、トランジスタ１１２＿１は非
導通状態となる。

同様に、図１におけるコンテキスト選択回路１０２＿１では、ノード１１８＿１が電気的
に浮遊状態にあると、トランジスタ１１２＿１とトランジスタ１１７＿１との間のノード
に与えられる信号がＬレベルからＨレベルに変化するのに伴い、トランジスタ１１７＿１
の有する各種容量により、ノード１１８＿１の電位が上昇する。

ノード１１８＿１に書き込まれるコンテキスト選択信号が”０”、ここではＬレベルの電
位が書き込まれる場合、トランジスタ１１７＿１は弱反転モードにあるため、ノード１１
８＿１の電位の上昇にはゲートとソース及びドレインのいずれか一方の間に形成される容
量Ｃ３と、ゲートとソース及びドレインのいずれか他方との間に形成される容量Ｃ３’が
寄与する。

一方、ノード１１８＿１に書き込まれるコンテキスト選択信号が”１”、ここではＨレベ
ルの電位が書き込まれる場合、トランジスタ１１７＿１は強反転モードにあるため、ノー
ド１１８＿１の電位の上昇には、容量Ｃ３及びＣ３’に加えて、ゲートとチャネル形成領
域との間に形成される容量Ｃ４が寄与する。

従って、コンテキスト選択信号がＨレベルの電位の場合、ノード１１８の電位の上昇に寄
与するトランジスタ１１７の容量が、コンテキスト選択信号がＬレベルの電位の場合より
も大きいこととなる。よって、コンテキスト選択回路１０２＿１乃至１０２＿ｍでは、コ
ンテキスト選択信号がＨレベルの電位の場合の方が、コンテキスト選択信号がＬレベルの
電位の場合よりも、トランジスタ１１２＿１とトランジスタ１１７＿１との間のノードに
与えられる信号の電位の変化に伴い、ノード１１８＿１の電位をより高く上昇させるとい
うブースティング効果を得ることができる。

上述したブースティング効果により、コンテキスト選択回路１０２＿１のスイッチ速度は
、コンテキスト選択信号がＨレベルの電位の場合に向上し、コンテキスト選択信号がＬレ
ベルの電位の場合には、トランジスタ１１７＿１は非導通状態となる。

一般的なＰＬＤのプログラマブルスイッチエレメントが有する、スイッチとして機能する
トランジスタには、集積密度の向上を図るためにｎチャネル型トランジスタが用いられて
いる。しかし、上記スイッチでは、閾値電圧に起因してｎチャネル型トランジスタのゲー
トを通過する信号の電位が降下することにより生じる、スイッチ速度の低下が課題である
。スイッチ速度の向上を目的として、ｎチャネル型トランジスタのゲートに高い電位を印
加するオーバードライブ駆動を用いた方法も提案されているが、この場合、スイッチに用
いられるｎチャネル型トランジスタの信頼性を落とす恐れがある。しかし、本発明の一態
様では、上述したブースティング効果により、オーバードライブ駆動を用いなくとも、コ
ンフィギュレーションデータ記憶回路１０１＿１及びコンテキスト選択回路１０２＿１の
スイッチ速度を、コンフィギュレーションデータ及びコンテキスト選択信号がＨレベルの
電位の場合に向上させることができるので、スイッチ速度を向上させるために信頼性を犠
牲にする必要がない。

また、文献１（Ｋ．Ｃ．Ｃｈｕｎ， Ｐ．Ｊａｉｎ， Ｊ．Ｈ．Ｌｅｅ， ａｎｄ Ｃ．
Ｈ．Ｋｉｍ，”Ａ ３Ｔ Ｇａｉｎ Ｃｅｌｌ Ｅｍｂｅｄｄｅｄ ＤＲＡＭ Ｕｔｉｌ
ｉｚｉｎｇ Ｐｒｅｆｅｒｅｎｔｉａｌ Ｂｏｏｓｔｉｎｇ ｆｏｒ Ｈｉｇｈ Ｄｅｎ
ｓｉｔｙ ａｎｄ Ｌｏｗ Ｐｏｗｅｒ Ｏｎ−Ｄｉｅ Ｃａｃｈｅｓ”ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ．４６， ｎ
ｏ．６， ｐｐ．１４９５−１５０５， Ｊｕｎｅ． ２０１１）、文献２（Ｆ． Ｅｓ
ｌａｍｉ ａｎｄ Ｍ． Ｓｉｍａ，”Ｃａｐａｃｉｔｉｖｅ Ｂｏｏｓｔｉｎｇ ｆｏ
ｒ ＦＰＧＡ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｎｅｔｗｏｒｋｓ” Ｉｎｔ． Ｃｏ
ｎｆ． ｏｎ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ ａｎｄ Ａｐｐｌ
ｉｃａｔｉｏｎｓ， ２０１１， ｐｐ． ４５３−４５８．）とは異なり、本実施の形
態の構成におけるプログラマブルスイッチエレメント１００では更なる効果が期待できる
。

文献１では、ＤＲＡＭを前提としているのでメモリセルの数が多く、メモリセルの出力に
接続されている読み出し用のビット線（ＲＢＬ）が、高い寄生容量を有することとなる。
一方、プログラマブルスイッチエレメント１００では、出力端子に与えられる信号がプロ
グラマブルロジックエレメントが有する入力端子に供給されるので、プログラマブルスイ
ッチエレメント１００の出力端子の寄生容量は文献１の場合に比べて小さい。そのため、
トランジスタ１１７＿１のゲートとソース及びドレインのいずれか一方の間に形成される
容量Ｃ３によるノード１１８＿１の電位の上昇に伴い、更に、ゲートとソース及びドレイ
ンのいずれか他方の間に形成される容量Ｃ３’によって、出力端子に与えられる信号の電
位を更に上昇させるという副次的なブースティング効果も得られる。すなわち、プログラ
マブルスイッチエレメント１００では、上述した副次的なブースティング効果により、更
なるスイッチ速度の向上が得られる。また、プログラマブルスイッチエレメント１００の
場合、文献２の場合に比べて、少ない数のトランジスタで、上昇したノードの電位を保持
することが可能である。

以上説明したように本発明の一態様は、プログラマブルスイッチエレメントの入出力端子
間に設けられるトランジスタのゲートを、該プログラマブルスイッチエレメントに信号が
入力される期間、電気的に浮遊状態となる回路構成とすることができる。該構成によりプ
ログラマブルロジックエレメント間を流れる信号に対し、ゲートの電圧がブースティング
効果によって昇圧するよう作用させることで、振幅電圧の減少を抑えることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態ではＰＬＤの回路構成例、上記実施の形態１で説明したプログラマブルスイ
ッチエレメントを有するスイッチ回路の回路構成例、及びプログラマブルロジックエレメ
ントの回路構成例について説明する。

〈ＰＬＤの構成例〉
本発明の一態様に係るＰＬＤの構成の一例について説明する。図２（Ａ）に、本発明の一
態様に係るＰＬＤ１３０の構成の一部を、例示する。

図２（Ａ）では、複数のプログラマブルロジックエレメント１３１を有する第１の列１４
０＿１と、複数のプログラマブルロジックエレメント１３１を有する第２の列１４０＿２
と、複数のプログラマブルロジックエレメント１３１を有する第３の列１４０＿３とが、
ＰＬＤ１３０に設けられている。図２（Ａ）では、図面に向かって左側から順に、第１の
列１４０＿１、第２の列１４０＿２、及び第３の列１４０＿３が、並列に配置されている
場合を例示している。

また、図２（Ａ）では、複数の配線１３２と、複数の配線１３３と、複数の配線１３４と
、複数の配線１３５と、複数の配線１３６と、複数の配線１３７と、複数の配線１３８と
が、ＰＬＤ１３０に設けられている。

そして、第１の列１４０＿１が有する各プログラマブルロジックエレメント１３１の第１
出力端子は、複数の配線１３２のいずれか一つに、それぞれ接続されている。第１の列１
４０＿１が有する各プログラマブルロジックエレメント１３１の第２出力端子は、複数の
配線１３３のいずれか一つに、それぞれ接続されている。

また、第２の列１４０＿２が有する各プログラマブルロジックエレメント１３１の第１出
力端子は、複数の配線１３５のいずれか一つに、それぞれ接続されている。第２の列１４
０＿２が有する各プログラマブルロジックエレメント１３１の第２出力端子は、複数の配
線１３６のいずれか一つに、それぞれ接続されている。

また、第３の列１４０＿３が有する各プログラマブルロジックエレメント１３１の第１出
力端子は、複数の配線１３４のいずれか一つに、それぞれ接続されている。第３の列１４
０＿３が有する各プログラマブルロジックエレメント１３１の第２出力端子は、複数の配
線１３８のいずれか一つに、それぞれ接続されている。

なお、各プログラマブルロジックエレメント１３１が有する第１出力端子の数と、第２出
力端子の数は、必ずしも一つとは限らず、いずれか一方が複数であっても良いし、両方と
も複数であっても良い。ただし、第１出力端子が複数であっても、第２出力端子が複数で
あっても、一の配線には、必ず一の出力端子が接続されるものとする。よって、一の列が
有するプログラマブルロジックエレメント１３１の数がＹ（Ｙは自然数）であるならば、
ＰＬＤ１３０は、第１出力端子に接続されるＹ本の配線と、第２出力端子に接続されるＹ
本の配線とを、少なくとも有する。

そして、第１の列１４０＿１は、複数の配線１３２と複数の配線１３３の間に配置されて
いる。第２の列１４０＿２は、複数の配線１３５と複数の配線１３６の間に配置されてい
る。第３の列１４０＿３は、複数の配線１３４と複数の配線１３８の間に配置されている
。

さらに、第２の列１４０＿２が有する各プログラマブルロジックエレメント１３１の第１
出力端子に接続された複数の配線１３５は、第１の列１４０＿１と第２の列１４０＿２の
間と、第１の列１４０＿１と、図２（Ａ）の図面に向かって第１の列１４０＿１の左側に
配置されるプログラマブルロジックエレメント１３１の列（図示せず）の間とに、跨るよ
うに配置されている。第３の列１４０＿３が有する各プログラマブルロジックエレメント
１３１の第１出力端子に接続された複数の配線１３４は、第１の列１４０＿１と第２の列
１４０＿２の間と、第２の列１４０＿２と第３の列１４０＿３の間とに、跨るように配置
されている。また、図２（Ａ）の図面に向かって第３の列１４０＿３の右側に配置される
各プログラマブルロジックエレメント１３１（図示せず）の、第１出力端子に接続された
複数の配線１３７は、第２の列１４０＿２と第３の列１４０＿３の間と、第３の列１４０
＿３と第３の列１４０＿３の右側に配置されるプログラマブルロジックエレメント１３１
の列（図示せず）の間とに、跨るように配置されている。

すなわち、第Ｎの列（Ｎは３以上の自然数）に着目すると、上記列が有する各プログラマ
ブルロジックエレメント１３１の第１出力端子に接続された複数の配線は、第Ｎの列と第
（Ｎ−１）の列の間と、第（Ｎ−１）の列と第（Ｎ−２）の列の間とに、跨るように配置
されている。なお、Ｎが２である場合、第２の列が有する各プログラマブルロジックエレ
メント１３１の第１出力端子に接続された複数の配線は、第２の列と第１の列の間と、第
１の列とＩＯの間とに、跨るように配置される。上記ＩＯは、ＰＬＤ外部からプログラマ
ブルロジックエレメント１３１への信号の入力、またはプログラマブルロジックエレメン
ト１３１からＰＬＤ外部への信号の出力を制御する、インターフェースとしての機能を有
する。

また、本発明の一態様では、第（Ｎ−１）の列（Ｎは３以上の自然数）に着目すると、上
記列が有する各プログラマブルロジックエレメント１３１の第１出力端子に接続された複
数の配線と、第Ｎの列が有する各プログラマブルロジックエレメント１３１の第１出力端
子に接続された複数の配線と、第（Ｎ−２）の列が有する各プログラマブルロジックエレ
メント１３１の第２出力端子に接続された複数の配線とが、スイッチ回路１１０を介して
、第（Ｎ−１）の列が有する各プログラマブルロジックエレメント１３１の複数の入力端
子に接続されている。

具体的に、図２（Ａ）の場合、例えば、第２の列１４０＿２が有する各プログラマブルロ
ジックエレメント１３１の第１出力端子に接続された複数の配線１３５と、第３の列１４
０＿３が有する各プログラマブルロジックエレメント１３１の第１出力端子に接続された
複数の配線１３４と、第１の列１４０＿１が有する各プログラマブルロジックエレメント
１３１の第２出力端子に接続された複数の配線１３３とが、スイッチ回路１１０を介して
、第２の列１４０＿２が有する各プログラマブルロジックエレメント１３１の複数の入力
端子に接続されている。

図２（Ｂ）に、図２（Ａ）に示した、複数の配線１３３、複数の配線１３４、及び複数の
配線１３５と、第２の列１４０＿２が有する各プログラマブルロジックエレメント１３１
の複数の入力端子と、の接続を制御するスイッチ回路１１０の回路図を、抜き出して示す
。図２（Ｂ）において、複数の配線１２４は、第２の列１４０＿２が有する一のプログラ
マブルロジックエレメント１３１の複数の入力端子に、それぞれ接続されている。

そして、スイッチ回路１１０は、実施の形態１で説明したプログラマブルスイッチエレメ
ントを複数有する。図２（Ｃ）に、図２（Ｂ）に示したスイッチ回路１１０のより具体的
な構成例を示す。図２（Ｂ）に示したスイッチ回路１１０は、図２（Ｃ）に示すように、
プログラマブルスイッチエレメント１５０＿１、プログラマブルスイッチエレメント１５
０＿２、プログラマブルスイッチエレメント１５０＿３で示す、３つのプログラマブルス
イッチエレメントを有する。

なお、図２（Ｃ）では、３本の配線１２４に対応するスイッチ回路１１０を例示している
ため、スイッチ回路１１０が、プログラマブルスイッチエレメント１５０＿１、プログラ
マブルスイッチエレメント１５０＿２、及びプログラマブルスイッチエレメント１５０＿
３の、３つのプログラマブルスイッチエレメントを有する場合が図示されている。スイッ
チ回路１１０が有するプログラマブルスイッチエレメントの数は、プログラマブルロジッ
クエレメント１３１が有する複数の入力端子の数に従って、定めることができる。

また、図２（Ｂ）及び図２（Ｃ）では、複数の配線１３３、複数の配線１３４、及び複数
の配線１３５と、複数の配線１２４との接続を制御するスイッチ回路１１０を代表例とし
て図示しているが、図２（Ａ）において複数の配線と複数の配線の接続を制御する他のス
イッチ回路１１０も、同様の構成を有するものとする。

次いで、図２（Ｃ）に示すスイッチ回路１１０の、さらに具体的な構成例を図３に示す。
図３では、複数の配線１３３、複数の配線１３４、及び複数の配線１３５と、スイッチ回
路１１０との接続関係をより詳細に示している。図３に示すように、各プログラマブルス
イッチエレメントは、複数の配線１３３、複数の配線１３４、及び複数の配線１３５の全
てと、複数の配線１２４の一つとの接続を制御する。

具体的に、図３では、複数の配線１３３が、配線１３３＿１、配線１３３＿２、配線１３
３＿３を有し、複数の配線１３４が、配線１３４＿１、配線１３４＿２、配線１３４＿３
を有し、複数の配線１３５が、配線１３５＿１、配線１３５＿２、配線１３５＿３を有す
る場合を例示している。また、図３では、複数の配線１２４が、配線１２４＿１、配線１
２４＿２、配線１２４＿３を有する場合を例示している。また、図３では、プログラマブ
ルスイッチエレメント１５０＿１、プログラマブルスイッチエレメント１５０＿２、プロ
グラマブルスイッチエレメント１５０＿３を有する場合を例示している。

ここで図２（Ｃ）、及び図３に示すプログラマブルスイッチエレメント１５０＿１乃至１
５０＿３の具体的な構成例を図４に示す。図４に示すように、各プログラマブルスイッチ
エレメント１５０は、複数のプログラマブルスイッチエレメント１００＿１乃至１００＿
ｋを有する。図４に示すプログラマブルスイッチエレメント１００＿１乃至１００＿ｋは
、それぞれ、図１におけるプログラマブルスイッチエレメント１００において、２種類の
コンテキスト選択信号でコンテキストが切り換えられる場合の回路構成例である。

複数のプログラマブルスイッチエレメント１００＿１乃至１００＿ｋには、別々の入力端
子ＩＮ＿１乃至ＩＮ＿ｋ（ｋは２以上の自然数）が設けられ、選択線ＣＬ＿１及び選択線
ＣＬ＿２に与えられる２種類のコンテキスト選択信号に従って、コンフィギュレーション
データ記憶回路１０１＿１又はコンフィギュレーションデータ記憶回路１０１＿２に記憶
されたコンフィギュレーションデータが選択され、入力端子ＩＮ＿１乃至ＩＮ＿ｋのいず
れか一と、出力端子ＯＵＴとの接続が切り換えられる。

具体的に、図４のプログラマブルスイッチエレメント１５０では、選択線ＣＬ＿１に与え
られるコンテキスト選択信号がＨレベルの電位のとき、コンフィギュレーションデータ記
憶回路１０１＿１に記憶されたコンフィギュレーションデータに従って、各入力端子ＩＮ
＿１乃至ＩＮ＿ｋと出力端子ＯＵＴとの接続の切り換えが制御される。また、選択線ＣＬ
＿２に与えられるコンテキスト選択信号がＨレベルの電位のとき、コンフィギュレーショ
ンデータ記憶回路１０１＿２に記憶されたコンフィギュレーションデータに従って、各入
力端子ＩＮ＿１乃至ＩＮ＿ｋと出力端子ＯＵＴとの接続の切り換えが制御される。

図３では、プログラマブルスイッチエレメント１５０＿１が、複数の配線１３３、複数の
配線１３４、及び複数の配線１３５の全てと、配線１２４＿１との接続を制御する。具体
的に、プログラマブルスイッチエレメント１５０＿１は、複数の配線１３３、複数の配線
１３４、及び複数の配線１３５のうち、一の配線をコンフィギュレーションデータ及びコ
ンテキスト選択信号に従って選択し、選択された当該一の配線と配線１２４＿１とを接続
する機能を有する。

図４に示すプログラマブルスイッチエレメント１５０を図３に示すプログラマブルスイッ
チエレメント１５０＿１として用いる場合、図３に示す複数の配線１３３、複数の配線１
３４、及び複数の配線１３５が、図４に示す入力端子ＩＮ＿１乃至ＩＮ＿ｋに相当し、図
３に示す配線１２４＿１が、図４に示す出力端子ＯＵＴに相当する。

また、プログラマブルスイッチエレメント１５０＿２は、複数の配線１３３、複数の配線
１３４、及び複数の配線１３５の全てと、配線１２４＿２との接続を制御する。具体的に
は、プログラマブルスイッチエレメント１５０＿２は、複数の配線１３３、複数の配線１
３４、及び複数の配線１３５のうち、一の配線をコンフィギュレーションデータ及びコン
テキスト選択信号に従って選択し、選択された当該一の配線と配線１２４＿２とを接続す
る機能を有する。

図４に示すプログラマブルスイッチエレメント１５０を図３に示すプログラマブルスイッ
チエレメント１５０＿２として用いる場合、図３に示す複数の配線１３３、複数の配線１
３４、及び複数の配線１３５が、図４に示す入力端子ＩＮ＿１乃至ＩＮ＿ｋに相当し、図
３に示す配線１２４＿２が、図４に示す出力端子ＯＵＴに相当する。

また、プログラマブルスイッチエレメント１５０＿３は、複数の配線１３３、複数の配線
１３４、及び複数の配線１３５の全てと、配線１２４＿３との接続を制御する。具体的に
は、プログラマブルスイッチエレメント１５０＿３は、複数の配線１３３、複数の配線１
３４、及び複数の配線１３５のうち、一の配線をコンフィギュレーションデータ及びコン
テキスト選択信号に従って選択し、選択された当該一の配線と配線１２４＿３とを接続す
る機能を有する。

図１に示すプログラマブルスイッチエレメント１００を図３に示すプログラマブルスイッ
チエレメント１５０＿３として用いる場合、図３に示す複数の配線１３３、複数の配線１
３４、及び複数の配線１３５が、図４に示す入力端子ＩＮ＿１乃至ＩＮ＿ｋに相当し、図
３に示す配線１２４＿３が、図４に示す出力端子ＯＵＴに相当する。

上述したように、本発明の一態様では、プログラマブルロジックエレメント１３１の出力
端子に接続された配線１３３、配線１３４、配線１３５などの複数の配線のうち、一の配
線をコンフィギュレーションデータ及びコンテキスト選択信号に従って選択し、選択され
た当該一の配線と、プログラマブルロジックエレメント１３１の入力端子に接続された配
線１２４などの一の配線とを、上記プログラマブルスイッチエレメント１５０により接続
する。そして、図２（Ａ）の構成では、上記構成を有するプログラマブルスイッチエレメ
ント１５０を含むスイッチ回路１１０と、スイッチ回路１１０により接続が制御される上
記各種配線とを、第１の列１４０＿１、第２の列１４０＿２、第３の列１４０＿３などの
プログラマブルロジックエレメント１３１を含む列間に設けることで、第２の列１４０＿
２が有する一のプログラマブルロジックエレメント１３１と、第２の列１４０＿２が有す
る別の一のプログラマブルロジックエレメント１３１の接続を、一のプログラマブルスイ
ッチエレメント１５０により制御することができる。また、第１の列１４０＿１が有する
一のプログラマブルロジックエレメント１３１と第２の列１４０＿２が有する一のプログ
ラマブルロジックエレメント１３１の接続を、一のプログラマブルスイッチエレメント１
５０により制御することができる。また、第２の列１４０＿２が有する一のプログラマブ
ルロジックエレメント１３１と第３の列１４０＿３が有する一のプログラマブルロジック
エレメント１３１の接続を、一のプログラマブルスイッチエレメント１５０により制御す
ることができる。よって、図２（Ａ）の構成では、ＰＬＤ１３０における設計の自由度を
高めつつ、配線リソースに含まれるスイッチの数を抑えることができる。

〈ＰＬＥの構成例〉
図５（Ａ）に、プログラマブルロジックエレメント１３１の一形態を例示する。図５（Ａ
）に示すプログラマブルロジックエレメント１３１は、ＬＵＴ（ルックアップテーブル）
１６０と、フリップフロップ１６１と、コンフィギュレーションメモリ１６２と、を有す
る。コンフィギュレーションメモリ１６２は、メモリエレメントから送られてきたコンフ
ィギュレーションデータを記憶し、該コンフィギュレーションデータをコンテキスト選択
信号により切り換えて出力する機能を有する。ＬＵＴ１６０は、コンフィギュレーション
メモリ１６２から送られてくるコンフィギュレーションデータの内容によって、定められ
る論理回路が異なる。そして、コンフィギュレーションデータが確定すると、ＬＵＴ１６
０は、入力端子１６３に与えられた複数の入力信号の入力値に対する、一の出力値が定ま
る。そして、ＬＵＴ１６０からは、上記出力値を含む信号が出力される。フリップフロッ
プ１６１は、ＬＵＴ１６０から出力される信号を保持し、クロック信号ＣＬＫに同期して
当該信号に対応した出力信号を、第１出力端子１６４及び第２出力端子１６５から出力す
る。

また、コンフィギュレーションデータによって、フリップフロップ１６１の種類を定義で
きる構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップ
フロップ１６１がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロッ
プ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。

また、図５（Ｂ）に、プログラマブルロジックエレメント１３１の別の一形態を例示する
。図５（Ｂ）に示すプログラマブルロジックエレメント１３１は、図５（Ａ）に示したプ
ログラマブルロジックエレメント１３１に、マルチプレクサ１６８と、コンフィギュレー
ションメモリ１６９が追加された構成を有している。図５（Ｂ）において、マルチプレク
サ１６８は、ＬＵＴ１６０からの出力信号と、フリップフロップ１６１からの出力信号と
が入力されている。そして、マルチプレクサ１６８は、コンフィギュレーションメモリ１
６９に格納されているコンフィギュレーションデータ及びコンテキスト選択信号に従って
、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ
１６８からの出力信号は、第１出力端子１６４及び第２出力端子１６５から出力される。

〈ＬＵＴの構成例〉
次いでプログラマブルロジックエレメント１３１が有するＬＵＴ１６０の構成例について
説明する。ＬＵＴ１６０は複数のマルチプレクサを用いて構成することができる。そして
、複数のマルチプレクサの入力端子及び制御端子のうちのいずれかにコンフィギュレーシ
ョンデータが入力される構成とすることができる。

図６（Ａ）に、プログラマブルロジックエレメント１３１が有するＬＵＴ１６０の一態様
を示す。

図６（Ａ）において、ＬＵＴ１６０は、２入力のマルチプレクサを７つ（マルチプレクサ
３１、マルチプレクサ３２、マルチプレクサ３３、マルチプレクサ３４、マルチプレクサ
３５、マルチプレクサ３６、マルチプレクサ３７）用いて構成されている。マルチプレク
サ３１乃至マルチプレクサ３４の各入力端子が、ＬＵＴ１６０の入力端子Ｍ１乃至Ｍ８に
相当する。

マルチプレクサ３１乃至マルチプレクサ３４の各制御端子は接続されており、上記制御端
子が、ＬＵＴ１６０の入力端子ｉｎ３に相当する。マルチプレクサ３１の出力端子、及び
マルチプレクサ３２の出力端子は、マルチプレクサ３５の２つの入力端子と接続され、マ
ルチプレクサ３３の出力端子、及びマルチプレクサ３４の出力端子は、マルチプレクサ３
６の２つの入力端子と接続されている。マルチプレクサ３５及びマルチプレクサ３６の各
制御端子は接続されており、上記制御端子が、ＬＵＴ１６０の入力端子ｉｎ２に相当する
。マルチプレクサ３５の出力端子、及びマルチプレクサ３６の出力端子は、マルチプレク
サ３７の２つの入力端子と接続されている。マルチプレクサ３７の制御端子は、ＬＵＴ１
６０の入力端子ｉｎ１に相当する。マルチプレクサ３７の出力端子ｏｕｔがＬＵＴ１６０
の出力端子ＯＵＴに相当する。

入力端子Ｍ１乃至入力端子Ｍ８に、コンフィギュレーションメモリから、当該コンフィギ
ュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号を入
力することによって、ＬＵＴ１６０によって行われる論理演算の種類を定めることができ
る。

例えば、図６（Ａ）のＬＵＴ１６０において、入力端子Ｍ１乃至入力端子Ｍ８に、コンフ
ィギュレーションメモリから、デジタル値が”０”、”１”、”０”、”１”、”０”、
”１”、”１”、”１”である当該コンフィギュレーションメモリに格納されたコンフィ
ギュレーションデータに対応した出力信号をそれぞれ入力した場合、図６（Ｃ）に示す等
価回路の機能を実現することができる。

図６（Ｂ）に、プログラマブルロジックエレメント１３１が有するＬＵＴ１６０の別の一
態様を示す。

図６（Ｂ）において、ＬＵＴ１６０は、２入力のマルチプレクサを３つ（マルチプレクサ
４１、マルチプレクサ４２、マルチプレクサ４３）と、２入力のＯＲ回路４４とを用いて
構成されている。

マルチプレクサ４１の出力端子、及びマルチプレクサ４２の出力端子は、マルチプレクサ
４３の２つの入力端子と接続されている。ＯＲ回路４４の出力端子はマルチプレクサ４３
の制御端子に接続されている。マルチプレクサ４３の出力端子がＬＵＴ１６０の出力端子
ＯＵＴに相当する。

そして、マルチプレクサ４１の制御端子Ａ１、入力端子Ａ２及び入力端子Ａ３、マルチプ
レクサ４２の制御端子Ａ６、入力端子Ａ４及び入力端子Ａ５、ＯＲ回路４４の入力端子Ａ
７及び入力端子Ａ８のいずれかに、コンフィギュレーションメモリから、当該コンフィギ
ュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号を入
力することによって、ＬＵＴ１６０によって行われる論理演算の種類を定めることができ
る。

例えば、図６（Ｂ）のＬＵＴ１６０において、入力端子Ａ２、入力端子Ａ４、入力端子Ａ
５、制御端子Ａ６、入力端子Ａ８に、コンフィギュレーションメモリから、デジタル値が
”０”、”１”、”０”、”０”、”０”である当該コンフィギュレーションメモリに格
納されたコンフィギュレーションデータに対応した出力信号をそれぞれ入力した場合、図
６（Ｃ）に示す等価回路の機能を実現することができる。なお、上記構成の場合、制御端
子Ａ１、入力端子Ａ３、入力端子Ａ７がそれぞれ入力端子ｉｎ１、入力端子ｉｎ２、入力
端子ｉｎ３に相当する。

なお、図６（Ａ）及び図６（Ｂ）では、２入力のマルチプレクサを用いて構成したＬＵＴ
１６０の例を示したが、より多くの入力のマルチプレクサを用いて構成したＬＵＴ１６０
であっても良い。

また、ＬＵＴ１６０は、マルチプレクサの他に、ダイオード、抵抗素子、論理回路（或い
は論理素子）、スイッチのいずれかまたは全てを更に有していても良い。論理回路（或い
は論理素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステ
ートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例え
ばアナログスイッチ、トランジスタ等を用いることができる。

また、図６（Ａ）や図６（Ｂ）に示したＬＵＴ１６０を用いて、図６（Ｃ）の様な３入力
１出力の論理演算を行う場合について示したがこれに限定されない。ＬＵＴ１６０及び入
力するコンフィギュレーションデータを適宜定めることによって、より多くの入力、多く
の出力の論理演算を実現することができる。

以上説明したように本発明の一態様は、上記実施の形態１と組み合わせることで、プログ
ラマブルスイッチエレメントの入出力端子間に設けられるトランジスタのゲートを、該プ
ログラマブルスイッチエレメントに信号が入力される期間、電気的に浮遊状態となる回路
構成とすることができる。該構成によりプログラマブルロジックエレメント間を流れる信
号に対し、ゲートの電圧がブースティング効果によって昇圧するよう作用させることで、
振幅電圧の減少を抑えることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、上記実施の形態１で説明した回路構成の具体的な動作について説明す
る。

まず図７（Ａ）では、図１で示した回路構成における、プログラマブルスイッチエレメン
トで２つのコンフィギュレーションデータを記憶し、該コンフィギュレーションデータを
コンテキスト選択信号によって選択しプログラマブルロジックエレメント間の接続構造を
切り換える回路構成の一例を示す。

図７（Ａ）に示すプログラマブルスイッチエレメント２００は、コンフィギュレーション
データ記憶回路１０１Ａ、１０１Ｂ及びコンテキスト選択回路１０２Ａ、１０２Ｂを有す
る。

コンフィギュレーションデータ記憶回路１０１Ａは、トランジスタ１１１Ａ、トランジス
タ１１２Ａ、ノード１１３Ａ、及び容量素子１１４Ａを有する。コンフィギュレーション
データ記憶回路１０１Ｂは、トランジスタ１１１Ｂ、トランジスタ１１２Ｂ、ノード１１
３Ｂ、及び容量素子１１４Ｂを有する。

コンテキスト選択回路１０２Ａは、トランジスタ１１６Ａ、トランジスタ１１７Ａ、及び
ノード１１８Ａを有する。コンテキスト選択回路１０２Ｂは、トランジスタ１１６Ｂ、ト
ランジスタ１１７Ｂ、及びノード１１８Ｂを有する。

なお図７（Ａ）で、トランジスタ１１１Ａ、トランジスタ１１１Ｂ、トランジスタ１１６
Ａ及びトランジスタ１１６Ｂは、酸化物半導体層を有することを明示するために、ＯＳの
符号を合わせて付している。

トランジスタ１１１Ａのゲートには、ワード線ＷＬ＿Ａが接続される。トランジスタ１１
６Ａのソース及びドレインの一方には、選択線ＣＬ＿Ａが接続される。トランジスタ１１
１Ｂのゲートには、ワード線ＷＬ＿Ｂが接続される。トランジスタ１１６Ｂのソース及び
ドレインの一方には、選択線ＣＬ＿Ｂが接続される。トランジスタ１１１Ａ及びトランジ
スタ１１１Ｂのソース及びドレインの一方には、ビット線ＢＬが接続される。トランジス
タ１１６Ａ及びトランジスタ１１６Ｂのゲートには、電源線ＶＬが接続される。

トランジスタ１１１Ａ、トランジスタ１１１Ｂは、図１で説明したトランジスタ１１１＿
１乃至１１１＿ｍの説明と同様である。トランジスタ１１２Ａ、トランジスタ１１２Ｂは
、図１で説明したトランジスタ１１２＿１乃至１１２＿ｍの説明と同様である。ノード１
１３Ａ及び容量素子１１４Ａ、並びにノード１１３Ｂ及び容量素子１１４Ｂは、図１で説
明したノード１１３＿１乃至１１３＿ｍを構成する回路であり、ノード１１３＿１乃至１
１３＿ｍの説明と同様である。

トランジスタ１１６Ａ、トランジスタ１１６Ｂは、図１で説明したトランジスタ１１６＿
１乃至１１６＿ｍの説明と同様である。トランジスタ１１７Ａ、トランジスタ１１７Ｂは
、図１で説明したトランジスタ１１７＿１乃至１１７＿ｍの説明と同様である。ノード１
１８Ａ及びノード１１８Ｂは、図１で説明したノード１１８＿１乃至１１８＿ｍの説明と
同様である。

ワード線ＷＬ＿Ａ及びワード線ＷＬ＿Ｂは、図１で説明したワード線ＷＬ＿１乃至ＷＬ＿
ｍの説明と同様である。なおワード線ＷＬ＿Ａには、トランジスタ１１６Ａの導通状態を
制御するワード信号が与えられ、ワード線ＷＬ＿Ｂには、トランジスタ１１６Ｂの導通状
態を制御するワード信号が与えられる。

選択線ＣＬ＿Ａ及び選択線ＣＬ＿Ｂは、図１で説明した選択線ＣＬ＿１乃至ＣＬ＿ｍの説
明と同様である。なお選択線ＣＬ＿Ａには、ノード１１８Ａに書き込まれるコンテキスト
選択信号が与えられ、選択線ＣＬ＿Ｂには、ノード１１８Ｂに書き込まれるコンテキスト
選択信号が与えられる。

ビット線ＢＬは、図１で説明したビット線ＢＬの説明と同様である。なお図７（Ａ）に示
すビット線ＢＬには、ノード１１３Ａ及び容量素子１１４Ａに記憶されるコンフィギュレ
ーションデータ、及びノード１１３Ｂ及び容量素子１１４Ｂに記憶されるコンフィギュレ
ーションデータが与えられる。

電源線ＶＬは、図１で説明した電源線ＶＬの説明と同様である。

また、図７（Ｂ）に示す回路のブロック図は、図７（Ａ）で説明したプログラマブルスイ
ッチエレメント２００の回路構成を略記したものである。また、図７（Ｂ）に示すブロッ
ク図は、周辺の配線との接続関係を抽出して表すためにブロック図内に符号を付しており
、符号に対応する端子に接続される配線が図７（Ａ）で説明した素子に接続されることを
表している。なお、図８では、図７（Ｂ）に示す回路ブロックを用いて説明を行う。なお
各プログラマブルスイッチエレメントに接続される電源線ＶＬは、図示を省略している。

図８には、プログラマブルスイッチエレメント２００＿１乃至２００＿８、及びプログラ
マブルスイッチエレメント２０１＿１乃至２０１＿８、並びにプログラマブルロジックエ
レメント１３１＿１及び１３１＿２の回路ブロックを図示している。

プログラマブルスイッチエレメント２００＿１乃至２００＿８、及びプログラマブルスイ
ッチエレメント２０１＿１乃至２０１＿８には、ワード線ＷＬ＿Ａ１乃至ＷＬ＿Ａ８、ワ
ード線ＷＬ＿Ｂ１乃至ＷＬ＿Ｂ８、ビット線ＢＬ１及びＢＬ２、入力端子ＩＮ１及びＩＮ
２、出力端子ＯＵＴ１乃至ＯＵＴ８、並びに選択線ＣＬ＿Ａ及びＣＬ＿Ｂが、図８に示す
ように接続されている。

プログラマブルロジックエレメント１３１＿１及び１３１＿２には、入力端子ｉｎ１乃至
ｉｎ４、及び出力端子ｏｕｔを示しており、プログラマブルスイッチエレメント２００＿
１乃至２００＿８、及びプログラマブルスイッチエレメント２０１＿１乃至２０１＿８と
図８に示すように接続されている。

次いで図９では、図１０で図８に示す回路構成のタイミングチャート図に用いる、プログ
ラマブルスイッチエレメント２００＿１及びプログラマブルスイッチエレメント２００＿
２中の各ノード及び配線について図示している。

例えば図１０に示すタイミングチャート図では、図９のプログラマブルスイッチエレメン
ト２００＿１における、図７（Ａ）のノード１１３Ａに対応するノードをノードＮ１１＿
Ａとして説明する。また、図９のプログラマブルスイッチエレメント２００＿１における
、図７（Ａ）のノード１１８Ａに対応するノードをノードＮ２１＿Ａとして説明する。ま
た、図９のプログラマブルスイッチエレメント２００＿１における、図７（Ａ）のトラン
ジスタ１１２Ａとトランジスタ１１７Ａの間のノードをノードＮ３１＿Ａとして説明する
。

また図１０に示すタイミングチャート図では、図９のプログラマブルスイッチエレメント
２００＿１における、図７（Ａ）のノード１１３Ｂに対応するノードをノードＮ１１＿Ｂ
として説明する。また、図９のプログラマブルスイッチエレメント２００＿１における、
図７（Ａ）のノード１１８Ｂに対応するノードをノードＮ２１＿Ｂとして説明する。また
、図９のプログラマブルスイッチエレメント２００＿１における、図７（Ａ）のトランジ
スタ１１２Ｂとトランジスタ１１７Ｂの間のノードをノードＮ３１＿Ｂとして説明する。

また図１０に示すタイミングチャート図では、図９のプログラマブルスイッチエレメント
２００＿２における、図７（Ａ）のノード１１３Ａに対応するノードをノードＮ１２＿Ａ
として説明する。また、図９のプログラマブルスイッチエレメント２００＿２における、
図７（Ａ）のノード１１８Ａに対応するノードをノードＮ２２＿Ａとして説明する。また
、図９のプログラマブルスイッチエレメント２００＿２における、図７（Ａ）のトランジ
スタ１１２Ａとトランジスタ１１７Ａの間のノードをノードＮ３２＿Ａとして説明する。

また図１０に示すタイミングチャート図では、図９のプログラマブルスイッチエレメント
２００＿２における、図７（Ａ）のノード１１３Ｂに対応するノードをノードＮ１２＿Ｂ
として説明する。また、図９のプログラマブルスイッチエレメント２００＿１における、
図７（Ａ）のノード１１８Ｂに対応するノードをノードＮ２２＿Ｂとして説明する。また
、図９のプログラマブルスイッチエレメント２００＿２における、図７（Ａ）のトランジ
スタ１１２Ｂとトランジスタ１１７Ｂの間のノードをノードＮ３２＿Ｂとして説明する。

次いで図１０に、図８及び図９に示す回路図のタイミングチャート図を示す。

図１０では、まず時刻Ｔ１００において第１のコンテキストのコンフィギュレーションが
開始される。

具体的には、時刻Ｔ１０１においてワード線ＷＬ＿Ａ１がＨレベルの電位となり、ビット
線ＢＬの電位がノードＮ１１＿Ａに書き込まれる。続いて時刻Ｔ１０２においてワード線
ＷＬ＿Ａ２がＨレベルの電位となり、ビット線ＢＬ１の電位がノードＮ１２＿Ａに書き込
まれる。書き込みが終了後、各ワード線はＬレベルの電位となり、ノードＮ１１＿Ａ、ノ
ードＮ１２＿Ａは共に電気的に浮遊状態となる。

次いで時刻Ｔ２００において第２のコンテキストのコンフィギュレーションが開始される
。

具体的には、時刻Ｔ２０１においてワード線ＷＬ＿Ｂ１がＨレベルの電位となり、ビット
線ＢＬの電位がノードＮ１１＿Ｂに書き込まれる。続いて時刻Ｔ２０２においてワード線
ＷＬ＿Ｂ２がＨレベルの電位となり、ビット線ＢＬ１の電位がノードＮ１２＿Ｂに書き込
まれる。書き込みが終了後、各ワード線はＬレベルの電位となり、ノードＮ１１＿Ｂ、ノ
ードＮ１２＿Ｂは共に電気的に浮遊状態となる。

以上の動作により、第１のコンテキスト及び第２のコンテキストのコンフィギュレーショ
ンが完了する。

次いで時刻Ｔ３００からは、ユーザが第１のコンテキストを利用する場合について説明す
る。

具体的には、時刻Ｔ３０１においてユーザが第１のコンテキストの選択する場合、選択線
ＣＬ＿ＡをＨレベルの電位とし、選択線ＣＬ＿ＢをＬレベルの電位とする。その結果、ノ
ードＮ２１＿Ａ及びノードＮ２２＿ＡはＨレベルの電位となり、電気的に浮遊状態となる
。また、ノードＮ２１＿Ｂ及びノードＮ２２＿ＢはＬレベルの電位になる。

次いで、時刻Ｔ３０２において入力端子ＩＮ１にＨレベルの電位が入力された場合、電気
的に浮遊状態であるノードＮ１１＿Ａは、ブースティング効果により昇圧される。そのた
め、ノードＮ３１＿Ａは、トランジスタ１１２Ａの閾値電圧分、降下すること無く、電位
が上昇する。ノードＮ３１＿Ａの電位が上昇することで、電気的に浮遊状態であるノード
Ｎ２１＿Ａが、ブースティング効果により昇圧される。そのため、出力端子ＯＵＴ１は、
トランジスタ１１７Ａの閾値電圧分、降下すること無く、Ｈレベルの電位になる。

一方で、時刻Ｔ３０２において入力端子ＩＮ１にＨレベルの電位が入力された場合、電気
的に浮遊状態であるノードＮ１１＿Ｂ及びノードＮ１２＿Ａは、ブースティング効果によ
り昇圧される。しかし、ノードＮ１１＿Ｂ及びノードＮ１２＿ＡがＬレベルの電位の場合
、Ｈレベルの電位の場合と比べて、ブースティング効果が高くないため、ほとんど昇圧し
ない。そのため、ノードＮ３１＿Ｂ及びノードＮ３２＿ＡはＬレベルの電位のままである
。

また、時刻Ｔ３０２において入力端子ＩＮ１にＨレベルの電位が入力された場合、電気的
に浮遊状態であるノードＮ１２＿Ｂは、ブースティング効果により昇圧される。よってノ
ードＮ３２＿ＢはＨレベルの電位になる。しかし、ノードＮ２２＿ＢがＬレベルの電位の
ため、出力端子ＯＵＴ２はＬレベルの電位のままである。

次いで時刻Ｔ４００からは、ユーザが第２のコンテキストを利用する場合について説明す
る。

具体的には、時刻Ｔ４０１においてユーザが第２のコンテキストの選択する場合、選択線
ＣＬ＿ＡをＬレベルの電位とし、選択線ＣＬ＿ＢをＨレベルの電位とする。その結果、ノ
ードＮ２１＿Ｂ及びノードＮ２２＿ＢはＨレベルの電位となり、電気的に浮遊状態となる
。また、ノードＮ２１＿Ａ及びノードＮ２２＿ＡはＬレベルの電位になる。

次いで、時刻Ｔ４０２において入力端子ＩＮ１にＨレベルの電位が入力された場合、電気
的に浮遊状態であるノードＮ１２＿Ｂは、ブースティング効果により昇圧される。そのた
め、ノードＮ３２＿Ｂは、トランジスタ１１２Ｂの閾値電圧分、降下すること無く、電位
が上昇する。ノードＮ３２＿Ｂの電位が上昇することで、電気的に浮遊状態であるノード
Ｎ２２＿Ｂが、ブースティング効果により昇圧される。そのため、出力端子ＯＵＴ２は、
トランジスタ１１７Ｂの閾値電圧分、降下すること無く、Ｈレベルの電位になる。

一方で、時刻Ｔ４０２において入力端子ＩＮ１にＨレベルの電位が入力された場合、電気
的に浮遊状態であるノードＮ１１＿Ｂ及びノードＮ１２＿Ａは、ブースティング効果によ
り昇圧される。しかし、ノードＮ１１＿Ｂ及びノードＮ１２＿ＡがＬレベルの電位の場合
、Ｈレベルの電位の場合と比べて、ブースティング効果が高くないため、ほとんど昇圧し
ない。そのため、ノードＮ３１＿Ｂ及びノードＮ３２＿ＡはＬレベルのままである。

また、時刻Ｔ４０２において入力端子ＩＮ１にＨレベルの電位が入力された場合、電気的
に浮遊状態であるノードＮ１１＿Ａは、ブースティング効果により昇圧される。よってノ
ードＮ３１＿ＡはＨレベルの電位になる。しかし、ノードＮ２１＿ＡがＬレベルの電位の
ため、出力端子ＯＵＴ１はＬレベルの電位のままである。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態４）
本実施の形態では、本発明の一態様であるＰＬＤが有するプログラマブルスイッチエレメ
ントの構成におけるブースティング効果について、比較例を含めて回路計算で検証した結
果を説明する。

回路計算には、ＳＩＬＶＡＣＯ社のアナログ回路シミュレータ「ＳｍａｒｔＳｐｉｃｅ」
を用い、異なる回路構成を有するプログラマブルスイッチエレメントでの入出力端子間を
伝送する信号波形の比較及び評価を行った。

比較に用いた回路構成は、図１１（Ａ）の回路構成と、図１２（Ａ）及び図１３（Ａ）の
回路構成とを比較した。なお図１１（Ａ）に示す回路構成は、上記実施の形態で説明した
図７（Ａ）の回路構成の一部に相当する。

比較例である図１２（Ａ）に示す回路構成は、図７（Ａ）に示す回路構成におけるトラン
ジスタ１１６Ａを省略した回路構成である。また図１３（Ａ）に示す回路構成は、図７（
Ａ）に示す回路構成におけるトランジスタ１１１Ａ及びトランジスタ１１６Ａ、ワード線
ＷＬを省略した回路構成である。

なお図１１（Ａ）、図１２（Ａ）及び図１３（Ａ）において、ワード線、選択線ＣＬ、ビ
ット線ＢＬ、入力端子ＩＮに与える信号のタイミングチャート図をそれぞれ図１１（Ｂ）
、図１２（Ｂ）及び図１３（Ｂ）に示す。

また図１１（Ｂ）、図１２（Ｂ）及び図１３（Ｂ）において、入力端子ＩＮに与える信号
は、周波数１ＭＨｚの矩形波の信号とした。

なお図１１（Ａ）及び図１２（Ａ）で、トランジスタ１１１Ａ及びトランジスタ１１６Ａ
に対応するトランジスタは、半導体層に酸化物半導体層を有するトランジスタ（以下、Ｏ
Ｓトランジスタと略記）であることを明示するために、ＯＳの符号を合わせて付している
。なお図１１（Ａ）、図１２（Ａ）及び図１３（Ａ）で、トランジスタ１１２Ａ及びトラ
ンジスタ１１７Ａに対応するトランジスタは、半導体層にシリコンを有するトランジスタ
（以下、Ｓｉトランジスタと略記）である。

また図１１（Ａ）、図１２（Ａ）及び図１３（Ａ）に示す回路構成での回路計算に用いた
パラメータは、次の通りである。

回路計算の入力電圧条件は、Ｈレベルの電位を２．５Ｖとし、Ｌレベルの電位を０Ｖとし
た。またトランジスタのサイズはＳｉトランジスタは、チャネル長Ｌを０．５μｍとし、
チャネル幅Ｗを１５μｍとした。またＯＳトランジスタは、チャネル長Ｌを１μｍとし、
チャネル幅Ｗを４μｍとした。なお、Ｓｉトランジスタ及びＯＳトランジスタにおける回
路計算に用いた、特性のパラメータは実デバイスから抽出した値を用いた。また容量素子
１１４Ａの静電容量は、４ｆＦとした。

次に、図１１（Ｂ）、図１２（Ｂ）及び図１３（Ｂ）に示す、回路計算の動作について説
明する。

まず、図１１（Ａ）、図１２（Ａ）及び図１３（Ａ）に示す回路構成では、各配線及び各
ノードの初期値には、電源電圧を供給する前を想定し、各信号及び電源はＬレベルとした
。

次いで、図１１（Ａ）に示す回路構成では電源線ＶＬにＨレベルを与えた。

次いで、コンフィギュレーションの動作を想定し、図１１（Ａ）及び図１２（Ａ）に示す
回路構成ではワード線ＷＬに与える電位をＬレベルからＨレベルに切り換えた。またワー
ド線ＷＬでの電位の切り換えと平行して、ビット線ＢＬに与える電位をＬレベルからＨレ
ベルに切り換えた。そして図１１（Ａ）及び図１２（Ａ）に示す回路構成のノード１１３
ＡにＨレベルの電位を記憶させた。その後、ワード線ＷＬ及びビット線ＢＬに与える電位
をそれぞれ、ＨレベルからＬレベルに切り換えて、コンフィギュレーションを完了させた
。

次いで、コンテキストの選択を想定し、図１１（Ａ）、図１２（Ａ）及び図１３（Ａ）に
示す回路構成では選択線ＣＬの電位をＬレベルからＨレベルに切り換えた。そして図１１
（Ａ）ではトランジスタ１１６Ａが導通状態となることで、ノード１１８ＡにＨレベルの
電位を書き込んだ。図１２（Ａ）及び図１３（Ａ）では、直接ノード１１８ＡにＨレベル
の電位を書き込んだ。その後、選択線ＣＬはＨレベルを維持し、ノード１１８Ａの電位が
Ｈレベルに上昇することで、トランジスタ１１６Ａは非導通状態となった。

次いで、入力端子に矩形波の信号を与えた。すると図１１（Ａ）、図１２（Ａ）及び図１
３（Ａ）に示す回路構成では、トランジスタ１１２Ａ、１１７Ａが常時導通状態となるた
め、出力端子ＯＵＴに与えられる信号も矩形波の信号が出力される。

図１４では、上記回路計算の結果であり、横軸を時間、縦軸を電圧とし、出力端子で得ら
れる信号を示すものである。図１４において、図１１（Ａ）の出力端子ＯＵＴより得られ
る信号波形５０１（四角印）、図１２（Ａ）の出力端子ＯＵＴより得られる信号波形５０
２（丸印）、図１３（Ａ）の出力端子ＯＵＴより得られる信号波形５０３（三角印）を示
している。各回路構成の出力端子より得られる信号波形のなまりを観測することで、ブー
スティング効果による効果を検証した。

図１４に示すように、回路計算によって、発明の一形態に相当する図１１（Ａ）の回路構
成では、信号波形の減衰がほとんどないのに対し、図１２（Ａ）及び図１３（Ａ）に示す
回路構成では、信号波形の減衰が確認できた。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態５）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に
用いることのできる酸化物半導体について説明する。

トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくと
もインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含む
ことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有する
ことが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニ
ウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有
すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。

トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウ
ム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化
物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化
物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、
Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓ
ｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ
−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌ
ａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ
−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−
Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚ
ｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ
系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−
Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化
物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩ
ｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の
酸化物を用いるとよい。

半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合す
ることによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これ
により、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物
半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水
素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から
酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処
理）によって増加した酸素欠損を補填するため酸素を酸化物半導体に加えることが好まし
い。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す
場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合
を過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が
除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ
型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお
、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼ
ロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１
×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下である
ことをいう。

また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタ
は、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジ
スタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下
、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、又は８５℃
にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０
^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型の
トランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、
ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタ
はオフ状態となる。

また以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態６）
本実施の形態では、開示する発明の一態様に係るＰＬＤが有するプログラマブルスイッチ
エレメントを構成する回路部に用いられるトランジスタの断面の構造について、図面を参
照して説明する。

図１５に、発明の一態様に係る回路部の断面構造の一部を、一例として示す。なお、図１
５では、上記実施の形態３で図示したトランジスタ１１１Ａ、容量素子１１４Ａ、及びト
ランジスタ１１２Ａを、例示している。

また、本実施の形態では、トランジスタ１１２Ａが、単結晶のシリコン基板に形成され、
酸化物半導体を活性層に用いたトランジスタ１１１Ａが、トランジスタ１１２Ａ上に形成
されている場合を例示している。トランジスタ１１２Ａは、非晶質、微結晶、多結晶又は
単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を活性層に用いていても良
い。或いは、トランジスタ１１２Ａは、酸化物半導体を活性層に用いていても良い。全て
のトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ１１１Ａはトラ
ンジスタ１１２Ａ上に積層されていなくとも良く、トランジスタ１１１Ａとトランジスタ
１１２Ａとは、同一の層に形成されていても良い。

薄膜のシリコンを用いてトランジスタ１１２Ａを形成する場合、プラズマＣＶＤ法などの
気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレ
ーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに
水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

なお、上記実施の形態１で説明したプログラマブルスイッチエレメント１００が有するト
ランジスタのうち、トランジスタ１１１Ａ及びトランジスタ１１６Ａに酸化物半導体を用
い、トランジスタ１１２Ａを含むその他のトランジスタにシリコンを用いる場合、シリコ
ンを用いたトランジスタの数に対し、酸化物半導体を用いたトランジスタの数は少なくて
済む。よって、シリコンを用いたトランジスタ上にトランジスタ１１１Ａ及びトランジス
タ１１６Ａを積層させることで、トランジスタ１１１Ａ及びトランジスタ１１６Ａのデザ
インルールを緩和させることができる。

このような、シリコンを用いたトランジスタと酸化物半導体を用いたトランジスタとを積
層した構造のレジスタを有することによってＰＬＤのチップ面積を縮小することができる
。また一つの回路ブロックにおいて、シリコンを用いたトランジスタの数は、酸化物半導
体を用いたトランジスタの数より多いため、実際のＰＬＤのチップ面積は、シリコンを用
いたトランジスタの数で決定される。

なお酸化物半導体による膜の形成は、スパッタリング法により形成することができるが、
他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ
（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。

熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャ
ンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原
子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単
原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さにな
るまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の
厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調
節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜
する場合には、トリメチルインジウム、トリメチルガリウム、及びジエチル亜鉛を用いる
。なお、トリメチルインジウムの化学式は、（ＣＨ_３）_３Ｉｎである。また、トリメチル
ガリウムの化学式は、（ＣＨ_３）_３Ｇａである。また、ジエチル亜鉛の化学式は、（ＣＨ
_３）_２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代え
てトリエチルガリウム（化学式（Ｃ_２Ｈ_５）_３Ｇａ）を用いることもでき、ジエチル亜鉛
に代えてジメチル亜鉛（化学式（Ｃ_２Ｈ_５）_２Ｚｎ）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガ
スとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６
ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代え
てＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯ_Ｘ（Ｘ
＞０）膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入して
ＩｎＯ_２層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを同時に導入してＧａＯ
層を形成し、更にその後Ｚｎ（ＣＨ_３）_２とＯ_３ガスを同時に導入してＺｎＯ層を形成す
る。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａ
Ｏ_２層やＩｎＺｎＯ_２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物
層を形成しても良い。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得ら
れたＨ_２Ｏガスを用いても良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、
Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｇａ（
ＣＨ_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｉｎ（ＣＨ_３
）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｚｎ（ＣＨ_３）_２ガ
スを用いても良い。

図１５では、半導体基板８００にｎチャネル型のトランジスタ１１２Ａが形成されている
。

半導体基板８００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウ
ム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、Ｇ
ａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いる
ことができる。図１５では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例
示している。

また、トランジスタ１１２Ａは、素子分離用絶縁膜８０１により、他のトランジスタと、
電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等
を用いることができる。

具体的に、トランジスタ１１２Ａは、半導体基板８００に形成された、ソース領域又はド
レイン領域として機能する不純物領域８０２及び不純物領域８０３と、ゲート電極８０４
と、半導体基板８００とゲート電極８０４の間に設けられたゲート絶縁膜８０５とを有す
る。ゲート電極８０４は、ゲート絶縁膜８０５を間に挟んで、不純物領域８０２と不純物
領域８０３の間に形成されるチャネル形成領域と重なる。

トランジスタ１１２Ａ上には、絶縁膜８０９が設けられている。絶縁膜８０９には開口部
が形成されている。そして、上記開口部には、不純物領域８０２、不純物領域８０３にそ
れぞれ接する配線８１０、配線８１１と、ゲート電極８０４に接する配線８１２とが形成
されている。

そして、配線８１０は、絶縁膜８０９上に形成された配線８１５に接続されており、配線
８１１は、絶縁膜８０９上に形成された配線８１６に接続されており、配線８１２は、絶
縁膜８０９上に形成された配線８１７に接続されている。

配線８１５乃至配線８１７上には、絶縁膜８２０が形成されている。絶縁膜８２０には開
口部が形成されており、上記開口部に、配線８１７に接続された配線８２１が形成されて
いる。

そして、図１５では、絶縁膜８２０上にトランジスタ１１１Ａ及び容量素子１１４Ａが形
成されている。

トランジスタ１１１Ａは、絶縁膜８２０上に、酸化物半導体を含む半導体膜８３０と、半
導体膜８３０上の、ソース電極又はドレイン電極として機能する導電膜８３２及び導電膜
８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、
ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３
０と重なっているゲート電極８３４と、を有する。なお、導電膜８３３は、配線８２１に
接続されている。

また、ゲート絶縁膜８３１上において導電膜８３３と重なる位置に、導電膜８３５が設け
られている。ゲート絶縁膜８３１を間に挟んで導電膜８３３及び導電膜８３５が重なって
いる部分が、容量素子１１４Ａとして機能する。

なお、図１５では、容量素子１１４Ａがトランジスタ１１１Ａと共に絶縁膜８２０の上に
設けられている場合を例示しているが、容量素子１１４Ａは、トランジスタ１１２Ａと共
に、絶縁膜８２０の下に設けられていても良い。

そして、トランジスタ１１１Ａ、容量素子１１４Ａ上に、絶縁膜８４１が設けられている
。絶縁膜８４１には開口部が設けられており、上記開口部においてゲート電極８３４に接
する導電膜８４３が、絶縁膜８４１上に設けられている。

なお、図１５において、トランジスタ１１１Ａは、ゲート電極８３４を半導体膜８３０の
片側において少なくとも有していれば良いが、半導体膜８３０を間に挟んで存在する一対
のゲート電極を有していても良い。

トランジスタ１１１Ａが、半導体膜８３０を間に挟んで存在する一対のゲート電極を有し
ている場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方
のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対の電
極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位など
の固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御する
ことで、トランジスタ１１１Ａの閾値電圧を制御することができる。

また、半導体膜８３０は、単膜の酸化物半導体で構成されているとは限らず、積層された
複数の酸化物半導体で構成されていても良い。例えば半導体膜８３０が、３層に積層され
て構成されている場合のトランジスタ１１１Ａの構成例を、図１６（Ａ）に示す。

図１６（Ａ）に示すトランジスタ１１１Ａは、絶縁膜８２０などの上に設けられた半導体
膜８３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８３３
と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設
けられたゲート電極８３４と、を有する。

そして、トランジスタ１１１Ａでは、半導体膜８３０として、酸化物半導体層８３０ａ乃
至酸化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。

そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０
ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギ
ーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以
上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ
以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８３０ｂは、少なくとも
インジウムを含むと、キャリア移動度が高くなるため好ましい。

なお酸化物半導体層８３０ｃは、図１６（Ｂ）に示すように、導電膜８３２及び導電膜８
３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態７）
本実施の形態では、上述の実施の形態で説明したＰＬＤを含む回路を電子部品に適用する
例、及び該電子部品を具備する電子機器に適用する例について、図１７、図１８を用いて
説明する。

図１７（Ａ）では上述の実施の形態で説明したＰＬＤを含む半導体装置を電子部品に適用
する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージと
もいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称
が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態６の図１５に示すようなトランジスタで構成される回路部は、組み立て工
程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図１７（Ａ）に示す各工程を経ることで完成させることができる。具
体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削
する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を
低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、
分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボン
ディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリー
ドフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適し
た方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合して
もよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的
に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金
線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェ
ッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、
機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃
による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する
（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装
する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終
的な検査工程（ステップＳ８）を経てＰＬＤを含む回路部を有する電子部品が完成する（
ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明したＰＬＤを有する回路部を含む構成
とすることができる。そのため、回路面積の縮小、及び動作速度の向上が図られた電子部
品を実現することができる。

また、完成した電子部品の斜視模式図を図１７（Ｂ）に示す。図１７（Ｂ）では、電子部
品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示して
いる。図１７（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示してい
る。図１７（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。こ
のような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気
的に接続されることで半導体装置が完成する。完成した半導体装置７０４は、電子機器等
の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども
含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）
、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明
する。

図１８（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０
３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少
なくとも一部には、先の実施の形態に示すＰＬＤを有する半導体装置が設けられている。
そのため、回路面積の縮小、及び動作速度の向上が図られた携帯型の情報端末が実現され
る。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１
８（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「
タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な
大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「
タッチ入力」を選択した場合、図１８（Ａ）の右図のように第１の表示部９０３ａにはキ
ーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素
早い文字入力などが可能となる。

また、図１８（Ａ）に示す携帯型の情報端末は、図１８（Ａ）の右図のように、第１の表
示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第１の表
示部９０３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図
ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利
である。

図１８（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など
）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表
示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を
制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（
イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図１８（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としても
よい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロード
する構成とすることも可能である。

更に、図１８（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯
電話として用いてもよい。

図１８（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１
２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１
３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接
続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１
は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐
体９１２の少なくとも一には、先の実施の形態に示すＰＬＤを有する半導体装置が設けら
れている。そのため、回路面積の縮小、及び動作速度の向上が図られた電子書籍が実現さ
れる。

図１８（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３
などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチ
や、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２
４には、先の実施の形態に示すＰＬＤを有する半導体装置が搭載されている。そのため、
回路面積の縮小、及び動作速度の向上が図られたテレビジョン装置が実現される。

図１８（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー
９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、
先の実施の形態に示すＰＬＤを有する半導体装置が設けられている。そのため回路面積の
縮小、及び動作速度の向上が図られたスマートフォンが実現される。

図１８（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４
３などによって構成されている。本体９４１内には、先の実施の形態に示すＰＬＤを有す
る半導体装置が設けられている。そのため、回路面積の縮小、及び動作速度の向上が図ら
れたデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係るＰＬＤが搭載さ
れている。このため、回路面積の縮小、及び動作速度の向上が図られた電子機器が実現さ
れる。

（実施の形態８）
本実施の形態では、携帯端末でのソフトウェア処理に上述したプログラマブルロジックデ
バイスを用いる場合の応用例について説明する。

携帯端末の通信に用いられる通信プロトコル（仕様）は、変更されることがある。例えば
、他の通信プロトコルとの混信が生じることが判明し、使用周波数帯域が変更される場合
などである。また、商品開発サイクルの短期間化や通信技術の急激な進歩により、通信プ
ロトコルが未確定の段階で対応する新商品の開発を進める必要もある。そのため、通信Ｌ
ＳＩを専用ＬＳＩ（ＡＳＩＣ）で構成する場合、通信プロトコルの変更に伴うマスク変更
や再製造など、膨大なコストが生じる可能性がある。また、通信ＬＳＩで行う処理をＣＰ
Ｕのソフトウェア処理で行う構成の場合、通信プロトコルの仕様を満たす処理性能を得難
く、また、消費電力が増大する可能性がある。

そのため、上記実施の形態で説明したプログラマブルロジックデバイスを通信ＬＳＩとし
て有する携帯端末において、通信プロトコルが変更された場合に、ＯＳメモリを用いたプ
ログラマブルロジックデバイスの回路構成を対応する回路構成に変更し、通信プロトコル
に最適な回路構成で画像処理を行う携帯端末とすることが有効である。

上記実施の形態で説明したプログラマブルロジックデバイスは、起動時のコンフィギュレ
ーションデータの書き換えが不要なので、携帯端末を高速に起動することができる。特に
、携帯端末は、消費電力を低減する目的で、頻繁に電源供給を遮断する構成を採用してお
り、また、ユーザーのキー入力に対しては速やかな起動が要求されるため、好ましい。ま
た、通信ＬＳＩは、定期的に通信信号を監視し、通信信号を検出した場合にフル動作する
構成とすることが有効である。したがって、通信ＬＳＩが高速に起動することは有利であ
る。

Ａ１ 制御端子
Ａ２ 入力端子
Ａ３ 入力端子
Ａ４ 入力端子
Ａ５ 入力端子
Ａ６ 制御端子
Ａ７ 入力端子
Ａ８ 入力端子
ＢＬ ビット線
ＢＬ１ ビット線
Ｃ１ 容量
Ｃ２ 容量
Ｃ３ 容量
Ｃ４ 容量
ＣＬ 選択線
ＣＬ＿Ａ 選択線
ＣＬ＿Ｂ 選択線
ＣＬ＿ｍ 選択線
ＣＬ＿１ 選択線
ＣＬ＿２ 選択線
ＣＬ１ 選択線
ｉｎ１ 入力端子
ｉｎ２ 入力端子
ｉｎ３ 入力端子
ｉｎ４ 入力端子
ＩＮ 入力端子
ＩＮ＿ｋ 入力端子
ＩＮ＿１ 入力端子
ＩＮ１ 入力端子
Ｍ１ 入力端子
Ｍ８ 入力端子
Ｎ１１＿Ａ ノード
Ｎ１１＿Ｂ ノード
Ｎ１２＿Ａ ノード
Ｎ１２＿Ｂ ノード
Ｎ２１＿Ａ ノード
Ｎ２１＿Ｂ ノード
Ｎ２２＿Ａ ノード
Ｎ２２＿Ｂ ノード
Ｎ３１＿Ａ ノード
Ｎ３１＿Ｂ ノード
Ｎ３２＿Ａ ノード
Ｎ３２＿Ｂ ノード
ＯＵＴ 出力端子
ＯＵＴ１ 出力端子
ＯＵＴ２ 出力端子
ＯＵＴ８ 出力端子
ｏｕｔ 出力端子
Ｔ１００ 時刻
Ｔ１０１ 時刻
Ｔ１０２ 時刻
Ｔ２００ 時刻
Ｔ２０１ 時刻
Ｔ３００ 時刻
Ｔ３０１ 時刻
Ｔ３０２ 時刻
Ｔ４００ 時刻
Ｔ４０１ 時刻
Ｔ４０２ 時刻
ＷＬ ワード線
ＷＬ＿Ａ ワード線
ＷＬ＿Ｂ ワード線
ＷＬ＿Ａ１ ワード線
ＷＬ＿Ａ２ ワード線
ＷＬ＿Ａ８ ワード線
ＷＬ＿Ｂ１ ワード線
ＷＬ＿Ｂ２ ワード線
ＷＬ＿Ｂ８ ワード線
ＷＬ＿ｍ ワード線
ＷＬ＿１ ワード線
ＷＬ＿２ ワード線
３１ マルチプレクサ
３２ マルチプレクサ
３３ マルチプレクサ
３４ マルチプレクサ
３５ マルチプレクサ
３６ マルチプレクサ
３７ マルチプレクサ
４１ マルチプレクサ
４２ マルチプレクサ
４３ マルチプレクサ
４４ ＯＲ回路
１００ プログラマブルスイッチエレメント
１００＿ｋ プログラマブルスイッチエレメント
１００＿１ プログラマブルスイッチエレメント
１０１＿ｍ コンフィギュレーションデータ記憶回路
１０１＿１ コンフィギュレーションデータ記憶回路
１０１＿２ コンフィギュレーションデータ記憶回路
１０１Ａ コンフィギュレーションデータ記憶回路
１０１Ｂ コンフィギュレーションデータ記憶回路
１０２＿ｍ コンテキスト選択回路
１０２＿１ コンテキスト選択回路
１０２＿２ コンテキスト選択回路
１０２Ａ コンテキスト選択回路
１０２Ｂ コンテキスト選択回路
１１０ スイッチ回路
１１１＿ｍ トランジスタ
１１１＿１ トランジスタ
１１１＿２ トランジスタ
１１１Ａ トランジスタ
１１１Ｂ トランジスタ
１１２ トランジスタ
１１２＿ｍ トランジスタ
１１２＿１ トランジスタ
１１２＿２ トランジスタ
１１２Ａ トランジスタ
１１２Ｂ トランジスタ
１１３＿ｍ ノード
１１３＿１ ノード
１１３＿２ ノード
１１３Ａ ノード
１１３Ｂ ノード
１１４Ａ 容量素子
１１４Ｂ 容量素子
１１６ トランジスタ
１１６＿ｍ トランジスタ
１１６＿１ トランジスタ
１１６＿２ トランジスタ
１１６Ａ トランジスタ
１１６Ｂ トランジスタ
１１７ トランジスタ
１１７＿ｍ トランジスタ
１１７＿１ トランジスタ
１１７＿２ トランジスタ
１１７Ａ トランジスタ
１１７Ｂ トランジスタ
１１８ ノード
１１８＿ｍ ノード
１１８＿１ ノード
１１８＿２ ノード
１１８Ａ ノード
１１８Ｂ ノード
１２４ 配線
１２４＿１ 配線
１２４＿２ 配線
１２４＿３ 配線
１３０ ＰＬＤ
１３１ プログラマブルロジックエレメント
１３１＿１ プログラマブルロジックエレメント
１３２ 配線
１３３ 配線
１３３＿１ 配線
１３３＿２ 配線
１３３＿３ 配線
１３４ 配線
１３４＿１ 配線
１３４＿２ 配線
１３４＿３ 配線
１３５ 配線
１３５＿１ 配線
１３５＿２ 配線
１３５＿３ 配線
１３６ 配線
１３７ 配線
１３８ 配線
１４０＿１ 列
１４０＿２ 列
１４０＿３ 列
１５０ プログラマブルスイッチエレメント
１５０＿１ プログラマブルスイッチエレメント
１５０＿２ プログラマブルスイッチエレメント
１５０＿３ プログラマブルスイッチエレメント
１６０ ＬＵＴ
１６１ フリップフロップ
１６２ コンフィギュレーションメモリ
１６３ 入力端子
１６４ 出力端子
１６５ 出力端子
１６８ マルチプレクサ
１６９ コンフィギュレーションメモリ
２００ プログラマブルスイッチエレメント
２００＿１ プログラマブルスイッチエレメント
２００＿２ プログラマブルスイッチエレメント
２００＿８ プログラマブルスイッチエレメント
２０１＿１ プログラマブルスイッチエレメント
２０１＿８ プログラマブルスイッチエレメント
５０１ 信号波形
５０２ 信号波形
５０３ 信号波形
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 回路部
７０４ 半導体装置
８００ 半導体基板
８０１ 素子分離用絶縁膜
８０２ 不純物領域
８０３ 不純物領域
８０４ ゲート電極
８０５ ゲート絶縁膜
８０９ 絶縁膜
８１０ 配線
８１１ 配線
８１２ 配線
８１５ 配線
８１６ 配線
８１７ 配線
８２０ 絶縁膜
８２１ 配線
８３０ 半導体膜
８３１ ゲート絶縁膜
８３２ 導電膜
８３３ 導電膜
８３４ ゲート電極
８３５ 導電膜
８４１ 絶縁膜
８４３ 導電膜
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (3)

1. 第１乃至第８のトランジスタを有し、
   前記第１のトランジスタ及び前記第２のトランジスタは、入力端子と出力端子との間に直列に電気的に接続され、
   前記第３のトランジスタ及び前記第４のトランジスタは、前記入力端子と前記出力端子との間に直列に電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第８のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第６のトランジスタのゲートは、前記第８のトランジスタのゲートと電気的に接続され、
   前記第５乃至第８のトランジスタのそれぞれのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
2. 第１乃至第８のトランジスタを有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、入力端子と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、出力端子と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記入力端子と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記出力端子と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第７のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第８のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第６のトランジスタのゲートは、前記第８のトランジスタのゲートと電気的に接続され、
   前記第５乃至第８のトランジスタのそれぞれのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
3. 請求項１又は請求項２において、
   第１及び第２の容量素子を有し、
   前記第１の容量素子は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第２の容量素子は、前記第３のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。

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