JPH098627A - ２端子対複数共通端子マトリクススイッチ - Google Patents
２端子対複数共通端子マトリクススイッチInfo
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- JPH098627A JPH098627A JP7152872A JP15287295A JPH098627A JP H098627 A JPH098627 A JP H098627A JP 7152872 A JP7152872 A JP 7152872A JP 15287295 A JP15287295 A JP 15287295A JP H098627 A JPH098627 A JP H098627A
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Abstract
(57)【要約】
【目的】 構成部品が少なく回路が簡素で通過損失の小
さな２端子対複数共通端子マトリクススイッチを提供す
る。 【構成】 すべてのトランジスタを電界効果トランジス
タ（ＦＥＴ）とすると第１および第２の制御端子Ｖｃｏ
ｎｔ１，Ｖｃｏｎｔ２に共にＨ電位を加えて第１の短絡
用のトランジスタＱＳ１は非導通、第２の短絡用のトラ
ンジスタＱＳ２を導通、第１および第４の接続用トラン
ジスタＱＣ１，ＱＣ４は非導通、第２および第３の接続
用トランジスタＱＣ２，ＱＣ３を導通とさせて第１の端
子ＲＦ１と第２の共通端子ＲＦＣＯＭ２との間を接続さ
せるように構成する。
さな２端子対複数共通端子マトリクススイッチを提供す
る。 【構成】 すべてのトランジスタを電界効果トランジス
タ（ＦＥＴ）とすると第１および第２の制御端子Ｖｃｏ
ｎｔ１，Ｖｃｏｎｔ２に共にＨ電位を加えて第１の短絡
用のトランジスタＱＳ１は非導通、第２の短絡用のトラ
ンジスタＱＳ２を導通、第１および第４の接続用トラン
ジスタＱＣ１，ＱＣ４は非導通、第２および第３の接続
用トランジスタＱＣ２，ＱＣ３を導通とさせて第１の端
子ＲＦ１と第２の共通端子ＲＦＣＯＭ２との間を接続さ
せるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は主として高周波回路にお
いて２つの端子と２つ以上の共通端子間の信号の流れを
切り換える２端子対複数共通端子マトリクススイッチに
関する。
いて２つの端子と２つ以上の共通端子間の信号の流れを
切り換える２端子対複数共通端子マトリクススイッチに
関する。
【０００２】
【従来の技術】近年、高周波回路において電界効果トラ
ンジスタ等のスイッチング素子を用いて信号の流れを切
り換えることが行われている。以下従来例のの２端子と
２共通端子間において１つの信号の流れを形成する２端
子対２共通端子マトリクススイッチについて、そのブロ
ック図である図６を用いて説明する。
ンジスタ等のスイッチング素子を用いて信号の流れを切
り換えることが行われている。以下従来例のの２端子と
２共通端子間において１つの信号の流れを形成する２端
子対２共通端子マトリクススイッチについて、そのブロ
ック図である図６を用いて説明する。
【０００３】第１の端子ＲＦ１から２個の電界効果トラ
ンジスタ（以下ＦＥＴと略称）Ｑ１１，Ｑ１３のドレイ
ンに接続され、第２の端子ＲＦ２から２個のＦＥＴのＱ
１２，Ｑ１４のドレインに接続されている。２個のＦＥ
ＴのＱ１３とＱ１４のソースは結合されＦＥＴのＱ２
３，Ｑ２４のソースに接続されている。
ンジスタ（以下ＦＥＴと略称）Ｑ１１，Ｑ１３のドレイ
ンに接続され、第２の端子ＲＦ２から２個のＦＥＴのＱ
１２，Ｑ１４のドレインに接続されている。２個のＦＥ
ＴのＱ１３とＱ１４のソースは結合されＦＥＴのＱ２
３，Ｑ２４のソースに接続されている。
【０００４】ＦＥＴのＱ２３のドレインとＱ２１のドレ
インは第１の共通端子ＲＦＣＯＭ１に接続され、ＦＥＴ
のＱ２４のドレインとＱ２２のドレインは第２の共通端
子ＲＦＣＯＭ２に接続されている。トランジスタＱ１
１，１２，２１，２２のそれぞれのソースは接地されて
いる。第１の制御端子Ｖｃｏｎｔ１は抵抗器Ｒ３２，Ｒ
３３を介してＦＥＴのＱ１２およびＱ１３のゲートにそ
れぞれ接続され、また第１の制御端子Ｖｃｏｎｔ１から
インバータＩｎｖ１を通った後、抵抗器Ｒ３１，Ｒ３４
を介してＦＥＴＱ１１，Ｑ１４のゲートにそれぞれ接続
されている。
インは第１の共通端子ＲＦＣＯＭ１に接続され、ＦＥＴ
のＱ２４のドレインとＱ２２のドレインは第２の共通端
子ＲＦＣＯＭ２に接続されている。トランジスタＱ１
１，１２，２１，２２のそれぞれのソースは接地されて
いる。第１の制御端子Ｖｃｏｎｔ１は抵抗器Ｒ３２，Ｒ
３３を介してＦＥＴのＱ１２およびＱ１３のゲートにそ
れぞれ接続され、また第１の制御端子Ｖｃｏｎｔ１から
インバータＩｎｖ１を通った後、抵抗器Ｒ３１，Ｒ３４
を介してＦＥＴＱ１１，Ｑ１４のゲートにそれぞれ接続
されている。
【０００５】第２の制御端子Ｖｃｏｎｔ２は抵抗器Ｒ３
６，Ｒ３７を介してＦＥＴのＱ２２およびＱ２３のゲー
トにそれぞれ接続され、また第２の制御端子Ｖｃｏｎｔ
２からインバータＩｎｖ２を通った後、抵抗器Ｒ３５，
Ｒ３８を介してＦＥＴのＱ２１，Ｑ２４のゲートにそれ
ぞれ接続されている。
６，Ｒ３７を介してＦＥＴのＱ２２およびＱ２３のゲー
トにそれぞれ接続され、また第２の制御端子Ｖｃｏｎｔ
２からインバータＩｎｖ２を通った後、抵抗器Ｒ３５，
Ｒ３８を介してＦＥＴのＱ２１，Ｑ２４のゲートにそれ
ぞれ接続されている。
【０００６】以上のように構成され、つぎに図６の等価
回路である図７と、制御電圧の印加と回路動作の関係を
示す（表１）を用いてその動作を説明する。
回路である図７と、制御電圧の印加と回路動作の関係を
示す（表１）を用いてその動作を説明する。
【０００７】
【表１】
【０００８】第１および第２の制御端子Ｖｃｏｎｔ１，
Ｖｃｏｎｔ２から制御電圧として（表１）のようにハイ
レベル（Ｈ）、またはローレベル（Ｌ）の電位を与え
る。まずＶｃｏｎｔ１、Ｖｃｏｎｔ２がともにＨ電位の
場合は、ＦＥＴは一般にゲートがＨ電位のときにＯＮと
なるので、図７のように第１の端子ＲＦ１からの入力信
号はトランジスタＱ１３、Ｑ２３がＯＮとなっており、
またインバータＩｎｖ１，Ｉｎｖ２によりトランジスタ
Ｑ１１，Ｑ１４，Ｑ２１，Ｑ２４はＯＦＦとなっている
ので第１の共通端子ＲＦＣＯＭ１へと導通し、第２の端
子ＲＦ２からの信号はトランジスタＱ１２がＯＮ、トラ
ンジスタＱ１４がＯＦＦとなっているので接地されて他
の共通端子へ出力できない。Ｖｃｏｎｔ１、Ｖｃｏｎｔ
２がともにＬ電位の場合には、図７とまったく逆の関係
となり、第２の端子ＲＦ２からの信号はトランジスタＱ
１４、Ｑ２４がＯＮ、トランジスタＱ１２，Ｑ１３，Ｑ
２２，Ｑ２３がＯＦＦとなっているので第２の共通端子
ＲＦＣＯＭ２へと導通し、第１の端子ＲＦ１からの入力
信号はトランジスタＱ１１がＯＮ、トランジスタＱ１３
がＯＦＦとなっているので接地されて他の共通端子へ出
力できない。
Ｖｃｏｎｔ２から制御電圧として（表１）のようにハイ
レベル（Ｈ）、またはローレベル（Ｌ）の電位を与え
る。まずＶｃｏｎｔ１、Ｖｃｏｎｔ２がともにＨ電位の
場合は、ＦＥＴは一般にゲートがＨ電位のときにＯＮと
なるので、図７のように第１の端子ＲＦ１からの入力信
号はトランジスタＱ１３、Ｑ２３がＯＮとなっており、
またインバータＩｎｖ１，Ｉｎｖ２によりトランジスタ
Ｑ１１，Ｑ１４，Ｑ２１，Ｑ２４はＯＦＦとなっている
ので第１の共通端子ＲＦＣＯＭ１へと導通し、第２の端
子ＲＦ２からの信号はトランジスタＱ１２がＯＮ、トラ
ンジスタＱ１４がＯＦＦとなっているので接地されて他
の共通端子へ出力できない。Ｖｃｏｎｔ１、Ｖｃｏｎｔ
２がともにＬ電位の場合には、図７とまったく逆の関係
となり、第２の端子ＲＦ２からの信号はトランジスタＱ
１４、Ｑ２４がＯＮ、トランジスタＱ１２，Ｑ１３，Ｑ
２２，Ｑ２３がＯＦＦとなっているので第２の共通端子
ＲＦＣＯＭ２へと導通し、第１の端子ＲＦ１からの入力
信号はトランジスタＱ１１がＯＮ、トランジスタＱ１３
がＯＦＦとなっているので接地されて他の共通端子へ出
力できない。
【０００９】同様にＶｃｏｎｔ１、Ｖｃｏｎｔ２がそれ
ぞれＬ，ＨおよびＨ，Ｌの組み合わせのときは（表１）
に示すように導通し、結果的に図８の等価回路のように
２つの端子のいずれかと２つの共通端子のいずれかとの
間を１組だけずつ独立に接続を行う２端子対２共通端子
マトリクススイッチとして動作する。信号の流れは上記
で説明したのと逆の流れも可能である。
ぞれＬ，ＨおよびＨ，Ｌの組み合わせのときは（表１）
に示すように導通し、結果的に図８の等価回路のように
２つの端子のいずれかと２つの共通端子のいずれかとの
間を１組だけずつ独立に接続を行う２端子対２共通端子
マトリクススイッチとして動作する。信号の流れは上記
で説明したのと逆の流れも可能である。
【００１０】
【発明が解決しようとする課題】しかしながら、上記の
ような従来例の２端子対２共通端子マトリクススイッチ
を構成するためには、図６のように８個のトランジスタ
を必要とし、それに応じて抵抗器の数も多くなり、回路
構成が複雑となっていた。また共通端子を増やそうとす
ればトランジスタの数も多くなり、制御も複雑となるも
のであった。また、さらに、入力端子から出力端子の共
通端子への経路に直列にＦＥＴが２個入るために信号の
通過損失も大きなものとなっていた。
ような従来例の２端子対２共通端子マトリクススイッチ
を構成するためには、図６のように８個のトランジスタ
を必要とし、それに応じて抵抗器の数も多くなり、回路
構成が複雑となっていた。また共通端子を増やそうとす
ればトランジスタの数も多くなり、制御も複雑となるも
のであった。また、さらに、入力端子から出力端子の共
通端子への経路に直列にＦＥＴが２個入るために信号の
通過損失も大きなものとなっていた。
【００１１】本発明は少ない素子数で同等の作用がで
き、通過損失を低減させ、付加回路の追加で複数共通端
子への切り換えも行うことのできる２端子対複数共通端
子マトリクススイッチを提供することを目的とする。
き、通過損失を低減させ、付加回路の追加で複数共通端
子への切り換えも行うことのできる２端子対複数共通端
子マトリクススイッチを提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明の２端子対複数共通端子マトリクススイッチ
は、第１および第２の端子と、第１ないし第ｎの共通端
子と、前記第１の端子と接地との間に接続された第１の
短絡用トランジスタと、前記第２の端子と接地との間に
接続された第２の短絡用トランジスタと、前記第１の端
子と前記第１ないし第ｎの共通端子との間に接続された
第１ないし第ｎの接続用トランジスタと、前記第２の端
子と前記第１ないし第ｎの共通端子との間に接続された
第ｎ＋１ないし第２ｎの接続用トランジスタと、出力を
前記第１および第２の短絡用トランジスタと前記第１な
いし第２ｎの接続用トランジスタのゲートに接続し、前
記第１の端子と第ｋ（１≦ｋ≦ｎ）の共通端子との間を
導通させるときは、前記第１の短絡用トランジスタを非
導通、前記第２の短絡用トランジスタを導通とするとと
もに少なくとも第ｋの接続用トランジスタを導通させ、
前記第２の端子と前記第ｋの共通端子との間を導通させ
るときは、前記第１の短絡用トランジスタを導通、前記
第２の短絡用トランジスタを非導通とするとともに少な
くとも第ｎ＋ｋの接続用トランジスタを導通させるよう
に制御する制御手段とを備えた構成となっている。
に本発明の２端子対複数共通端子マトリクススイッチ
は、第１および第２の端子と、第１ないし第ｎの共通端
子と、前記第１の端子と接地との間に接続された第１の
短絡用トランジスタと、前記第２の端子と接地との間に
接続された第２の短絡用トランジスタと、前記第１の端
子と前記第１ないし第ｎの共通端子との間に接続された
第１ないし第ｎの接続用トランジスタと、前記第２の端
子と前記第１ないし第ｎの共通端子との間に接続された
第ｎ＋１ないし第２ｎの接続用トランジスタと、出力を
前記第１および第２の短絡用トランジスタと前記第１な
いし第２ｎの接続用トランジスタのゲートに接続し、前
記第１の端子と第ｋ（１≦ｋ≦ｎ）の共通端子との間を
導通させるときは、前記第１の短絡用トランジスタを非
導通、前記第２の短絡用トランジスタを導通とするとと
もに少なくとも第ｋの接続用トランジスタを導通させ、
前記第２の端子と前記第ｋの共通端子との間を導通させ
るときは、前記第１の短絡用トランジスタを導通、前記
第２の短絡用トランジスタを非導通とするとともに少な
くとも第ｎ＋ｋの接続用トランジスタを導通させるよう
に制御する制御手段とを備えた構成となっている。
【００１３】
【作用】本発明の２端子対複数共通端子マトリクススイ
ッチは、上記の構成において、制御手段は前記第１の端
子と第ｋ（１≦ｋ≦ｎ）の共通端子との間を導通させる
ときは、前記第１の短絡用トランジスタを非導通、前記
第２の短絡用トランジスタを導通とするとともに少なく
とも前記第ｋの接続用トランジスタを導通させ、制御手
段は前記第２の端子と前記第ｋの共通端子との間を導通
させるときは、前記第１の短絡用トランジスタを導通、
前記第２の短絡用トランジスタを非導通とするとともに
少なくとも前記第ｎ＋ｋの接続用トランジスタを導通さ
せるように作用する。
ッチは、上記の構成において、制御手段は前記第１の端
子と第ｋ（１≦ｋ≦ｎ）の共通端子との間を導通させる
ときは、前記第１の短絡用トランジスタを非導通、前記
第２の短絡用トランジスタを導通とするとともに少なく
とも前記第ｋの接続用トランジスタを導通させ、制御手
段は前記第２の端子と前記第ｋの共通端子との間を導通
させるときは、前記第１の短絡用トランジスタを導通、
前記第２の短絡用トランジスタを非導通とするとともに
少なくとも前記第ｎ＋ｋの接続用トランジスタを導通さ
せるように作用する。
【００１４】
【実施例】以下、図面を参照しながら本発明の２端子対
複数共通端子マトリクススイッチの実施例を説明する。
複数共通端子マトリクススイッチの実施例を説明する。
【００１５】（第１の実施例）図１は本発明の２端子対
複数共通端子マトリクススイッチの基本的な実施形態で
ある第１の実施例の２端子対２共通端子マトリクススイ
ッチのブロック図を示す。図においてトランジスタはす
べて電界効果トランジスタ（以下ＦＥＴと略称）である
ものとする。第１の端子ＲＦ１から第１の短絡用のトラ
ンジスタのＱＳ１、第１の接続用のトランジスタＱＣ１
および第２の接続用のトランジスタＱＣ２のドレインに
接続され、第２の端子ＲＦ２から第２の短絡用のトラン
ジスタＱＳ２，第３の接続用のトランジスタＱＣ３およ
び第４の接続用のトランジスタＱＣ４のドレインに接続
されている。トランジスタＱＣ１とＱＣ３のソースは第
１の共通端子ＲＦＣＯＭ１に接続され、トランジスタＱ
Ｃ２とＱＣ４のソースは第２の共通端子ＲＦＣＯＭ２に
接続されている。トランジスタＱＳ１，ＱＳ２のソース
はそれぞれ接地されている。
複数共通端子マトリクススイッチの基本的な実施形態で
ある第１の実施例の２端子対２共通端子マトリクススイ
ッチのブロック図を示す。図においてトランジスタはす
べて電界効果トランジスタ（以下ＦＥＴと略称）である
ものとする。第１の端子ＲＦ１から第１の短絡用のトラ
ンジスタのＱＳ１、第１の接続用のトランジスタＱＣ１
および第２の接続用のトランジスタＱＣ２のドレインに
接続され、第２の端子ＲＦ２から第２の短絡用のトラン
ジスタＱＳ２，第３の接続用のトランジスタＱＣ３およ
び第４の接続用のトランジスタＱＣ４のドレインに接続
されている。トランジスタＱＣ１とＱＣ３のソースは第
１の共通端子ＲＦＣＯＭ１に接続され、トランジスタＱ
Ｃ２とＱＣ４のソースは第２の共通端子ＲＦＣＯＭ２に
接続されている。トランジスタＱＳ１，ＱＳ２のソース
はそれぞれ接地されている。
【００１６】第１の制御端子Ｖｃｏｎｔ１は抵抗器Ｒ２
を介してトランジスタＱＳ２のゲートに接続され、また
インバータＩｎｖ１、抵抗器Ｒ１を介してトランジスタ
ＱＳ１のゲートに接続されている。第２の制御端子Ｖｃ
ｏｎｔ２は抵抗器Ｒ４，Ｒ５を介してそれぞれトランジ
スタＱＣ２およびＱＣ３のそれぞれのゲートに接続さ
れ、またインバータＩｎｖ２を通った後に、抵抗器Ｒ
３、Ｒ６を介してそれぞれトランジスタＱＣ３，ＱＣ４
のゲートに接続されている。
を介してトランジスタＱＳ２のゲートに接続され、また
インバータＩｎｖ１、抵抗器Ｒ１を介してトランジスタ
ＱＳ１のゲートに接続されている。第２の制御端子Ｖｃ
ｏｎｔ２は抵抗器Ｒ４，Ｒ５を介してそれぞれトランジ
スタＱＣ２およびＱＣ３のそれぞれのゲートに接続さ
れ、またインバータＩｎｖ２を通った後に、抵抗器Ｒ
３、Ｒ６を介してそれぞれトランジスタＱＣ３，ＱＣ４
のゲートに接続されている。
【００１７】上記の接続を異なった表現を用いると、第
１および第２の入力端子ＲＦ１，ＲＦ２のそれぞれと接
地との間に第１および第２の短絡用のトランジスタＱＳ
１，ＱＳ２を配置し、第１の端子ＲＦ１と第１の共通端
子ＲＦＣＯＭ１との間、第１の端子ＲＦ１と第２の共通
端子ＲＦＣＯＭ２との間、第２の端子ＲＦ２と第１の共
通端子ＲＦＣＯＭ１との間および第２の端子ＲＦ２と第
２の共通端子ＲＦＣＯＭ２との間にそれぞれ対応してブ
リッジ状に第１ないし第４の接続用のトランジスタＱＣ
１ないしＱＣ４を接続する。
１および第２の入力端子ＲＦ１，ＲＦ２のそれぞれと接
地との間に第１および第２の短絡用のトランジスタＱＳ
１，ＱＳ２を配置し、第１の端子ＲＦ１と第１の共通端
子ＲＦＣＯＭ１との間、第１の端子ＲＦ１と第２の共通
端子ＲＦＣＯＭ２との間、第２の端子ＲＦ２と第１の共
通端子ＲＦＣＯＭ１との間および第２の端子ＲＦ２と第
２の共通端子ＲＦＣＯＭ２との間にそれぞれ対応してブ
リッジ状に第１ないし第４の接続用のトランジスタＱＣ
１ないしＱＣ４を接続する。
【００１８】そして第１の制御端子Ｖｃｏｎｔ１から第
１および第２の短絡用のトランジスタのＱＳ１，ＱＳ２
ゲートの一方、この例の場合トランジスタＱＳ２には直
接に、他方のトランジスタＱＳ１にはインバータＩｎｖ
１を介して接続し、第２の制御端子ＲＦ２から第１ない
し第４の接続用のトランジスタのブリッジの対極にある
組の一方たとえばＱＣ２とＱＣ３のゲートに対しては直
接に、ブリッジの他の対極にある組、この場合ＱＣ１と
ＱＣ４のゲートに対してはインバータＩｎｖ２を通して
接続されている。
１および第２の短絡用のトランジスタのＱＳ１，ＱＳ２
ゲートの一方、この例の場合トランジスタＱＳ２には直
接に、他方のトランジスタＱＳ１にはインバータＩｎｖ
１を介して接続し、第２の制御端子ＲＦ２から第１ない
し第４の接続用のトランジスタのブリッジの対極にある
組の一方たとえばＱＣ２とＱＣ３のゲートに対しては直
接に、ブリッジの他の対極にある組、この場合ＱＣ１と
ＱＣ４のゲートに対してはインバータＩｎｖ２を通して
接続されている。
【００１９】以上のように構成され、つぎに図１の等価
回路である図２と、制御電圧の印加と回路動作の関係を
示す（表２）を用いてその動作を説明する。
回路である図２と、制御電圧の印加と回路動作の関係を
示す（表２）を用いてその動作を説明する。
【００２０】
【表２】
【００２１】第１および第２の制御端子Ｖｃｏｎｔ１，
Ｖｃｏｎｔ２から制御電圧としてハイレベル（Ｈ）また
はローレベル（Ｌ）の電位を与える。
Ｖｃｏｎｔ２から制御電圧としてハイレベル（Ｈ）また
はローレベル（Ｌ）の電位を与える。
【００２２】いまたとえば第１の制御端子Ｖｃｏｎｔ
１、第２の制御端子Ｖｃｏｎｔ２に、ともにＨ電位を与
えたとすると、前述のようにＦＥＴはゲートがＨ電位の
ときにＯＮとなるので、第１の制御端子Ｖｃｏｎｔ１へ
のＨ電位によってトランジスタＱＳ２はＯＮ、インバー
タＩｎｖ１によりトランジスタＱＳ１はＯＦＦとなり、
第２の制御端子Ｖｃｏｎｔ２へのＬ電位によってトラン
ジスタＱＣ２、ＱＣ３はＯＮ、インバータＩｎｖ２を通
って極性が反転するためにトランジスタＱＣ１，ＱＣ４
はＯＦＦとなり、図２の等価回路の状態となって、第１
の端子ＲＦ１から入力した信号は第２の共通端子ＲＦＣ
ＯＭ２のみに接続され、ここから出力する。第２の端子
ＲＦ２から入力した信号はトランジスタＱＳ２がＯＮと
なっているので接地され、他の共通端子に出力すること
ができない。
１、第２の制御端子Ｖｃｏｎｔ２に、ともにＨ電位を与
えたとすると、前述のようにＦＥＴはゲートがＨ電位の
ときにＯＮとなるので、第１の制御端子Ｖｃｏｎｔ１へ
のＨ電位によってトランジスタＱＳ２はＯＮ、インバー
タＩｎｖ１によりトランジスタＱＳ１はＯＦＦとなり、
第２の制御端子Ｖｃｏｎｔ２へのＬ電位によってトラン
ジスタＱＣ２、ＱＣ３はＯＮ、インバータＩｎｖ２を通
って極性が反転するためにトランジスタＱＣ１，ＱＣ４
はＯＦＦとなり、図２の等価回路の状態となって、第１
の端子ＲＦ１から入力した信号は第２の共通端子ＲＦＣ
ＯＭ２のみに接続され、ここから出力する。第２の端子
ＲＦ２から入力した信号はトランジスタＱＳ２がＯＮと
なっているので接地され、他の共通端子に出力すること
ができない。
【００２３】つぎに第１の制御端子Ｖｃｏｎｔ１、第２
の制御端子Ｖｃｏｎｔ２に、ともにＬ電位を与えると、
ＦＥＴはゲートがＬ電位のときにＯＦＦとなるので、す
べてのＦＥＴは図２の状態と反対となり、第２の端子Ｒ
Ｆ２から入力した信号は第２の共通端子ＲＦＣＯＭ２の
みに接続され、ここから出力する。第１の端子ＲＦ１か
ら入力した信号はトランジスタＱＳ１がＯＮとなってい
るので接地され、他の共通端子に出力することができな
い。
の制御端子Ｖｃｏｎｔ２に、ともにＬ電位を与えると、
ＦＥＴはゲートがＬ電位のときにＯＦＦとなるので、す
べてのＦＥＴは図２の状態と反対となり、第２の端子Ｒ
Ｆ２から入力した信号は第２の共通端子ＲＦＣＯＭ２の
みに接続され、ここから出力する。第１の端子ＲＦ１か
ら入力した信号はトランジスタＱＳ１がＯＮとなってい
るので接地され、他の共通端子に出力することができな
い。
【００２４】第１および第２の制御端子Ｖｃｏｎｔ１，
Ｖｃｏｎｔ２に与える電位をそれぞれＬ，ＨまたはＨ，
Ｌとすると、（表２）に示すように導通する。この結
果、従来例で用いた図８の等価回路のように２つの端子
のいずれかと２つの共通端子のいずれかとの間を１組だ
けずつ独立に接続を行う２端子対２共通端子マトリクス
スイッチとして動作する。信号の流れは上記で説明した
のと逆の流れも可能である。
Ｖｃｏｎｔ２に与える電位をそれぞれＬ，ＨまたはＨ，
Ｌとすると、（表２）に示すように導通する。この結
果、従来例で用いた図８の等価回路のように２つの端子
のいずれかと２つの共通端子のいずれかとの間を１組だ
けずつ独立に接続を行う２端子対２共通端子マトリクス
スイッチとして動作する。信号の流れは上記で説明した
のと逆の流れも可能である。
【００２５】ここでは一般的にＦＥＴとして説明した
が、ＦＥＴとしてガリウム砒素電界効果トランジスタ
（ＧａＡｓＦＥＴ）を使用する場合はＨ電位として接地
電位、Ｌ電位としてチャネルをピンチオフさせる十分な
負の電位を与え、金属酸化物電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）を使用する場合にはＬ電位として接地電
位、Ｈ電位としてチャネルが十分形成される正の電位を
与えることで、上記の効果を得ることが可能となる。
が、ＦＥＴとしてガリウム砒素電界効果トランジスタ
（ＧａＡｓＦＥＴ）を使用する場合はＨ電位として接地
電位、Ｌ電位としてチャネルをピンチオフさせる十分な
負の電位を与え、金属酸化物電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）を使用する場合にはＬ電位として接地電
位、Ｈ電位としてチャネルが十分形成される正の電位を
与えることで、上記の効果を得ることが可能となる。
【００２６】このように本実施例では図１のように構成
したことによって、従来例の図９の場合に比べてトラン
ジスタ２個、抵抗器２個を減少させることができ、回路
構成を簡素にすることができる。
したことによって、従来例の図９の場合に比べてトラン
ジスタ２個、抵抗器２個を減少させることができ、回路
構成を簡素にすることができる。
【００２７】（第２の実施例）つぎに本発明の第２の実
施例として２端子対３共通端子マトリクススイッチにつ
いて、そのブロック図である図３、制御端子の制御電位
による回路各部の動作を示す（表３）を参照しながら説
明する。
施例として２端子対３共通端子マトリクススイッチにつ
いて、そのブロック図である図３、制御端子の制御電位
による回路各部の動作を示す（表３）を参照しながら説
明する。
【００２８】
【表３】
【００２９】図３（ａ）はトランジスタマトリクス部
分、図３（ｂ）は制御回路部分である。図においてトラ
ンジスタは第１の実施例同様すべて電界効果トランジス
タ（ＦＥＴ）であるものとする。図３（ａ）において第
１の端子ＲＦ１から第１の短絡用のトランジスタのＱＳ
１１、第１の接続用のトランジスタＱＣ１１、第２の接
続用のトランジスタＱＣ１２および第３の接続用のトラ
ンジスタＱＣ１３のドレインに接続され、第２の端子Ｒ
Ｆ２から第２の短絡用のトランジスタＱＳ１２，第４の
接続用のトランジスタＱＣ１４、第５の接続用のトラン
ジスタＱＣ１５および第６の接続用のトランジスタＱＣ
１６のドレインに接続されている。トランジスタＱＣ１
１とＱＣ１４のソースは第１の共通端子ＲＦＣＯＭ１に
接続され、トランジスタＱＣ１２とＱＣ１５のソースは
第２の共通端子ＲＦＣＯＭ２に接続され、トランジスタ
ＱＣ１３とＱＣ１６のソースは第３の共通端子ＲＦＣＯ
Ｍ３に接続されている。トランジスタＱＳ１１，ＱＳ１
２のソースはそれぞれ接地されている。トランジスタＱ
Ｓ１１，ＱＳ１２のゲートはそれぞれ抵抗器Ｒ１１，Ｒ
１２を介して端子ＧＳ１１，ＧＳ１２に接続され、トラ
ンジスタＱＣ１１ないしＱＣ１６のゲートはそれぞれ抵
抗器Ｒ１３ないしＲ１８を介して端子ＧＣ１１ないしＧ
Ｃ１６に接続されている。
分、図３（ｂ）は制御回路部分である。図においてトラ
ンジスタは第１の実施例同様すべて電界効果トランジス
タ（ＦＥＴ）であるものとする。図３（ａ）において第
１の端子ＲＦ１から第１の短絡用のトランジスタのＱＳ
１１、第１の接続用のトランジスタＱＣ１１、第２の接
続用のトランジスタＱＣ１２および第３の接続用のトラ
ンジスタＱＣ１３のドレインに接続され、第２の端子Ｒ
Ｆ２から第２の短絡用のトランジスタＱＳ１２，第４の
接続用のトランジスタＱＣ１４、第５の接続用のトラン
ジスタＱＣ１５および第６の接続用のトランジスタＱＣ
１６のドレインに接続されている。トランジスタＱＣ１
１とＱＣ１４のソースは第１の共通端子ＲＦＣＯＭ１に
接続され、トランジスタＱＣ１２とＱＣ１５のソースは
第２の共通端子ＲＦＣＯＭ２に接続され、トランジスタ
ＱＣ１３とＱＣ１６のソースは第３の共通端子ＲＦＣＯ
Ｍ３に接続されている。トランジスタＱＳ１１，ＱＳ１
２のソースはそれぞれ接地されている。トランジスタＱ
Ｓ１１，ＱＳ１２のゲートはそれぞれ抵抗器Ｒ１１，Ｒ
１２を介して端子ＧＳ１１，ＧＳ１２に接続され、トラ
ンジスタＱＣ１１ないしＱＣ１６のゲートはそれぞれ抵
抗器Ｒ１３ないしＲ１８を介して端子ＧＣ１１ないしＧ
Ｃ１６に接続されている。
【００３０】図３（ｂ）において、それぞれ反転入力を
含む３つの入力を持つ３つのアンド回路ＡＮＤ１，ＡＮ
Ｄ２およびＡＮＤ３に対して第１の制御端子Ｖｃｏｎｔ
１１はアンド回路ＡＮＤ１の反転入力、ＡＮＤ２，ＡＮ
Ｄ３の入力に接続するとともに端子ＧＣ１１に接続され
同時にインバータＩｎｖ１２を介して端子ＧＣ１４に接
続されている。第２の制御端子Ｖｃｏｎｔ１２はアンド
回路ＡＮＤ２の反転入力、ＡＮＤ１，ＡＮＤ３の入力に
図のように接続するとともに端子ＧＣ１２に接続され同
時にインバータＩｎｖ１３を介して端子ＧＣ１５に接続
されている。第２の制御端子Ｖｃｏｎｔ１３はアンド回
路ＡＮＤ３の反転入力、ＡＮＤ１，ＡＮＤ２の入力に図
のように接続するとともに端子ＧＣ１３に接続され同時
にインバータＩｎｖ１４を介して端子ＧＣ１６に接続さ
れている。アンド回路ＡＮＤ１ないしＡＮＤ３の出力は
オア回路ＯＲ１に入力され、オア回路ＯＲ１の出力は端
子ＧＳ１１に接続されるとともにインバータＩｎｖ１１
を介して端子ＧＳ１２に接続されている。
含む３つの入力を持つ３つのアンド回路ＡＮＤ１，ＡＮ
Ｄ２およびＡＮＤ３に対して第１の制御端子Ｖｃｏｎｔ
１１はアンド回路ＡＮＤ１の反転入力、ＡＮＤ２，ＡＮ
Ｄ３の入力に接続するとともに端子ＧＣ１１に接続され
同時にインバータＩｎｖ１２を介して端子ＧＣ１４に接
続されている。第２の制御端子Ｖｃｏｎｔ１２はアンド
回路ＡＮＤ２の反転入力、ＡＮＤ１，ＡＮＤ３の入力に
図のように接続するとともに端子ＧＣ１２に接続され同
時にインバータＩｎｖ１３を介して端子ＧＣ１５に接続
されている。第２の制御端子Ｖｃｏｎｔ１３はアンド回
路ＡＮＤ３の反転入力、ＡＮＤ１，ＡＮＤ２の入力に図
のように接続するとともに端子ＧＣ１３に接続され同時
にインバータＩｎｖ１４を介して端子ＧＣ１６に接続さ
れている。アンド回路ＡＮＤ１ないしＡＮＤ３の出力は
オア回路ＯＲ１に入力され、オア回路ＯＲ１の出力は端
子ＧＳ１１に接続されるとともにインバータＩｎｖ１１
を介して端子ＧＳ１２に接続されている。
【００３１】以上のように構成され、つぎにその動作を
説明すると、（表３）のように制御端子Ｖｃｏｎｔ１１
ないしＶｃｏｎｔ１３にそれぞれＬ，Ｈ，およびＨ電位
を与えるとアンド回路ＡＮＤ１のみにＨ電位の出力が得
られ、アンド回路ＡＮＤ２，３にはＬ電位の出力が得ら
れるので、端子ＧＳ１１はＨ，ＧＳ１２はＬ電位とな
り、トランジスタＱＳ１１は導通して第１の端子ＲＦ１
からの入力は接地され、トランジスタＱＳ１２は非導通
となり第２の端子ＲＦ２からの入力は受け入れられる。
端子ＧＣ１４はＨ電位となりトランジスタＱＣ１４はオ
ンとなり第２の端子ＲＦ２と第１の共通端子ＲＦＣＯＭ
１は接続される。端子ＧＣ１５，ＧＣ１６がＬ電位のた
めにトランジスタＱＣ１５，ＱＣ１６はオフとなり、他
の共通端子への接続はない。端子ＧＣ１２，ＧＣ１３は
Ｈ電位となりトランジスタＱＣ１２，ＱＣ１３はオンと
なるが上述のように第１の端子ＲＦ１が接地されている
ので、第２、第３の共通端子への信号出力はない。
説明すると、（表３）のように制御端子Ｖｃｏｎｔ１１
ないしＶｃｏｎｔ１３にそれぞれＬ，Ｈ，およびＨ電位
を与えるとアンド回路ＡＮＤ１のみにＨ電位の出力が得
られ、アンド回路ＡＮＤ２，３にはＬ電位の出力が得ら
れるので、端子ＧＳ１１はＨ，ＧＳ１２はＬ電位とな
り、トランジスタＱＳ１１は導通して第１の端子ＲＦ１
からの入力は接地され、トランジスタＱＳ１２は非導通
となり第２の端子ＲＦ２からの入力は受け入れられる。
端子ＧＣ１４はＨ電位となりトランジスタＱＣ１４はオ
ンとなり第２の端子ＲＦ２と第１の共通端子ＲＦＣＯＭ
１は接続される。端子ＧＣ１５，ＧＣ１６がＬ電位のた
めにトランジスタＱＣ１５，ＱＣ１６はオフとなり、他
の共通端子への接続はない。端子ＧＣ１２，ＧＣ１３は
Ｈ電位となりトランジスタＱＣ１２，ＱＣ１３はオンと
なるが上述のように第１の端子ＲＦ１が接地されている
ので、第２、第３の共通端子への信号出力はない。
【００３２】このように第１、第２および第３の制御端
子Ｖｃｏｎｔ１ないしＶｃｏｎｔ３に与える電位のうち
１つだけをＬに、他をＨとするか、または１つだけをＨ
に、他をＬとすることによって、（表３）に示すように
各部の電位が変化して図示のように導通する。この結
果、２つの端子のいずれかと３つの共通端子のいずれか
との間を１組だけずつ独立に接続を行う２端子対３共通
端子マトリクススイッチとして動作する。信号の流れは
上記で説明したのと逆の流れも可能である。
子Ｖｃｏｎｔ１ないしＶｃｏｎｔ３に与える電位のうち
１つだけをＬに、他をＨとするか、または１つだけをＨ
に、他をＬとすることによって、（表３）に示すように
各部の電位が変化して図示のように導通する。この結
果、２つの端子のいずれかと３つの共通端子のいずれか
との間を１組だけずつ独立に接続を行う２端子対３共通
端子マトリクススイッチとして動作する。信号の流れは
上記で説明したのと逆の流れも可能である。
【００３３】第１の実施例と同様に、ＦＥＴとしてＧａ
ＡｓＦＥＴを使用する場合はＨ電位として接地電位、Ｌ
電位としてチャネルをピンチオフさせる十分な負の電位
を与え、ＭＯＳＦＥＴを使用する場合にはＬ電位として
接地電位、Ｈ電位としてチャネルが十分形成される正の
電位を与えることで、上記の効果を得ることが可能とな
る。
ＡｓＦＥＴを使用する場合はＨ電位として接地電位、Ｌ
電位としてチャネルをピンチオフさせる十分な負の電位
を与え、ＭＯＳＦＥＴを使用する場合にはＬ電位として
接地電位、Ｈ電位としてチャネルが十分形成される正の
電位を与えることで、上記の効果を得ることが可能とな
る。
【００３４】（第３の実施例）つぎに本発明の第３の実
施例として２端子対４共通端子マトリクススイッチにつ
いて、そのブロック図である図４、制御端子の制御電位
による回路各部の動作を示す（表４）を参照しながら説
明する。
施例として２端子対４共通端子マトリクススイッチにつ
いて、そのブロック図である図４、制御端子の制御電位
による回路各部の動作を示す（表４）を参照しながら説
明する。
【００３５】
【表４】
【００３６】図４（ａ）はトランジスタマトリクス部
分、図４（ｂ）は制御回路部分である。図においてトラ
ンジスタは第１の実施例同様すべて電界効果トランジス
タ（ＦＥＴ）であるものとする。
分、図４（ｂ）は制御回路部分である。図においてトラ
ンジスタは第１の実施例同様すべて電界効果トランジス
タ（ＦＥＴ）であるものとする。
【００３７】図４（ａ）において第１および第２の端子
ＲＦ１，ＲＦ２、第１ないし第３の共通端子ＲＦＣＯＭ
１ないしＲＦＣＯＭ３、第１および第２の短絡用のトラ
ンジスタＱＳ２１，ＱＳ２２、第１ないし第３の接続用
のトランジスタＱＣ２１ないしＱＣ２３、第５ないし第
７の接続用のトランジスタＱＣ２５ないしＱＣ２７の部
分は第２の実施例のそれぞれ対応する部分と同様である
が、第２の実施例に比べて異なるのは、第４の共通端子
ＲＦＣＯＭ４と、この第４の共通端子ＲＦＣＯＭ４にソ
ースを接続した第４および第８の接続用のトランジスタ
ＱＣ２４，ＱＣ２８が加わった点である。
ＲＦ１，ＲＦ２、第１ないし第３の共通端子ＲＦＣＯＭ
１ないしＲＦＣＯＭ３、第１および第２の短絡用のトラ
ンジスタＱＳ２１，ＱＳ２２、第１ないし第３の接続用
のトランジスタＱＣ２１ないしＱＣ２３、第５ないし第
７の接続用のトランジスタＱＣ２５ないしＱＣ２７の部
分は第２の実施例のそれぞれ対応する部分と同様である
が、第２の実施例に比べて異なるのは、第４の共通端子
ＲＦＣＯＭ４と、この第４の共通端子ＲＦＣＯＭ４にソ
ースを接続した第４および第８の接続用のトランジスタ
ＱＣ２４，ＱＣ２８が加わった点である。
【００３８】図４（ｂ）において第２の実施例と異なる
のは、アンド回路ＡＮＤ２１ないしＡＮＤ２４は、それ
ぞれ反転入力を含む４つの入力を持つものであり、第４
の制御端子Ｖｃｏｎｔ２４とインバータＩｎｖ２５が加
わった点であり、その他の対応する部分は第２の実施例
と同様である。
のは、アンド回路ＡＮＤ２１ないしＡＮＤ２４は、それ
ぞれ反転入力を含む４つの入力を持つものであり、第４
の制御端子Ｖｃｏｎｔ２４とインバータＩｎｖ２５が加
わった点であり、その他の対応する部分は第２の実施例
と同様である。
【００３９】以上のように構成され、つぎにその動作を
説明すると、（表４）のように制御端子Ｖｃｏｎｔ２１
ないしＶｃｏｎｔ２４にそれぞれＬ，Ｈ，Ｈ，およびＨ
レベルの電位を与えるとアンド回路ＡＮＤ２１のみにＨ
電位の出力が得られ、アンド回路ＡＮＤ２２，ＡＮＤ２
３およびＡＮＤ２４にはＬ電位の出力が得られるので、
端子ＧＳ２１はＨ，ＧＳ２２はＬ電位となり、トランジ
スタＱＳ２１は導通して第１の端子ＲＦ１からの入力は
接地され、トランジスタＱＳ２２は非導通となり第２の
端子ＲＦ２からの入力は受け入れられる。端子ＧＣ２５
はＨ電位となりトランジスタＱＣ２５はオンとなり第２
の端子ＲＦ２と第１の共通端子ＲＦＣＯＭ１は接続され
る。端子ＧＣ２６，ＧＣ２７，ＧＣ２８がＬ電位のため
にトランジスタＱＣ２６，ＱＣ２７，およびＱＣ２８は
オフとなり、他の共通端子への接続はない。端子ＧＣ２
２，ＧＣ２３，ＧＣ２４はＨ電位となりトランジスタＱ
Ｃ２２，ＱＣ２３，ＱＣ２４はオンとなるが上述のよう
に第１の端子ＲＦ１が接地されているので、第２、第３
および第４の共通端子ＲＦＣＯＭ２ないしＲＦＣＯＭ４
への信号出力はない。
説明すると、（表４）のように制御端子Ｖｃｏｎｔ２１
ないしＶｃｏｎｔ２４にそれぞれＬ，Ｈ，Ｈ，およびＨ
レベルの電位を与えるとアンド回路ＡＮＤ２１のみにＨ
電位の出力が得られ、アンド回路ＡＮＤ２２，ＡＮＤ２
３およびＡＮＤ２４にはＬ電位の出力が得られるので、
端子ＧＳ２１はＨ，ＧＳ２２はＬ電位となり、トランジ
スタＱＳ２１は導通して第１の端子ＲＦ１からの入力は
接地され、トランジスタＱＳ２２は非導通となり第２の
端子ＲＦ２からの入力は受け入れられる。端子ＧＣ２５
はＨ電位となりトランジスタＱＣ２５はオンとなり第２
の端子ＲＦ２と第１の共通端子ＲＦＣＯＭ１は接続され
る。端子ＧＣ２６，ＧＣ２７，ＧＣ２８がＬ電位のため
にトランジスタＱＣ２６，ＱＣ２７，およびＱＣ２８は
オフとなり、他の共通端子への接続はない。端子ＧＣ２
２，ＧＣ２３，ＧＣ２４はＨ電位となりトランジスタＱ
Ｃ２２，ＱＣ２３，ＱＣ２４はオンとなるが上述のよう
に第１の端子ＲＦ１が接地されているので、第２、第３
および第４の共通端子ＲＦＣＯＭ２ないしＲＦＣＯＭ４
への信号出力はない。
【００４０】このように第１、第２，第３および第４の
制御端子Ｖｃｏｎｔ２１ないしＶｃｏｎｔ２４に与える
電位のうち１つだけをＬに、他をＨとするか、または１
つだけをＨに、他をＬとすることによって、（表４）に
示すように各部の電位が変化して（表４）のように導通
する。この結果、２つの端子のいずれかと４つの共通端
子のいずれかとの間を１組だけずつ独立に接続を行う２
端子対４共通端子マトリクススイッチとして動作する。
信号の流れは上記で説明したのと逆の流れも可能であ
る。
制御端子Ｖｃｏｎｔ２１ないしＶｃｏｎｔ２４に与える
電位のうち１つだけをＬに、他をＨとするか、または１
つだけをＨに、他をＬとすることによって、（表４）に
示すように各部の電位が変化して（表４）のように導通
する。この結果、２つの端子のいずれかと４つの共通端
子のいずれかとの間を１組だけずつ独立に接続を行う２
端子対４共通端子マトリクススイッチとして動作する。
信号の流れは上記で説明したのと逆の流れも可能であ
る。
【００４１】第１、第２の実施例と同様に、ＦＥＴとし
てガリウム砒素電界効果トランジスタ（ＧａＡｓＦＥ
Ｔ）を使用する場合はＨ電位として接地電位、Ｌ電位と
してチャネルをピンチオフさせる十分な負の電位を与
え、金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）
を使用する場合にはＬ電位として接地電位、Ｈ電位とし
てチャネルが十分形成される正の電位を与えることで、
上記の効果を得ることが可能となる。
てガリウム砒素電界効果トランジスタ（ＧａＡｓＦＥ
Ｔ）を使用する場合はＨ電位として接地電位、Ｌ電位と
してチャネルをピンチオフさせる十分な負の電位を与
え、金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）
を使用する場合にはＬ電位として接地電位、Ｈ電位とし
てチャネルが十分形成される正の電位を与えることで、
上記の効果を得ることが可能となる。
【００４２】このように上記第１ないし第３の実施例と
も第１または第２の端子のいずれかが短絡用のトランジ
スタで接地され、また接地されていない第１または第２
の端子のいずれかと第ｋ（１≦ｋ≦ｎ）の共通端子のい
ずれか１つとの間の接続を行うように接続用のトランジ
スタのゲートを制御する制御回路により、２つの端子の
いずれかと第ｋの共通端子のいずれかとの間を１組だけ
ずつ独立に接続を行う２端子対ｎ共通端子マトリクスス
イッチとして動作する。ｎが４以上の場合は実施例２と
実施例３との差異に見られるように接続用トランジスタ
と制御回路の制御端子を増やしてゆけばよい。
も第１または第２の端子のいずれかが短絡用のトランジ
スタで接地され、また接地されていない第１または第２
の端子のいずれかと第ｋ（１≦ｋ≦ｎ）の共通端子のい
ずれか１つとの間の接続を行うように接続用のトランジ
スタのゲートを制御する制御回路により、２つの端子の
いずれかと第ｋの共通端子のいずれかとの間を１組だけ
ずつ独立に接続を行う２端子対ｎ共通端子マトリクスス
イッチとして動作する。ｎが４以上の場合は実施例２と
実施例３との差異に見られるように接続用トランジスタ
と制御回路の制御端子を増やしてゆけばよい。
【００４３】（第４の実施例）また、図５に第４の実施
例の２端子対２共通端子マトリクススイッチを示す。
例の２端子対２共通端子マトリクススイッチを示す。
【００４４】図５に示した２端子対２共通端子マトリク
ススイッチは図１の第１の実施例との相違点は各端子と
短絡用トランジスタのソースと接地の間に直流カットコ
ンデンサを設け、各接続用トランジスタのソースと短絡
用トランジスタのソースに基準電圧を与えるＶｒｅｆを
加えている点である。
ススイッチは図１の第１の実施例との相違点は各端子と
短絡用トランジスタのソースと接地の間に直流カットコ
ンデンサを設け、各接続用トランジスタのソースと短絡
用トランジスタのソースに基準電圧を与えるＶｒｅｆを
加えている点である。
【００４５】この構成によりトランジスタのスイッチン
グを制御するゲート電圧の基準値をＶｒｅｆの大きさで
相対的に変化させることが可能となる。例えば、ＧａＡ
ｓＦＥＴをＦＥＴとして使用する場合は前述の通り、Ｈ
電位として接地電位、Ｌ電位として負電位が必要である
が、この構成でＶｒｅｆとしてＬ電位として用いてきた
負電位と絶対値の等しい正の電位を与えるとすると、Ｌ
電位として接地電位、Ｈ電位としてＶｒｅｆと等しい正
の電位を用いても同様に動作させることが可能となる。
グを制御するゲート電圧の基準値をＶｒｅｆの大きさで
相対的に変化させることが可能となる。例えば、ＧａＡ
ｓＦＥＴをＦＥＴとして使用する場合は前述の通り、Ｈ
電位として接地電位、Ｌ電位として負電位が必要である
が、この構成でＶｒｅｆとしてＬ電位として用いてきた
負電位と絶対値の等しい正の電位を与えるとすると、Ｌ
電位として接地電位、Ｈ電位としてＶｒｅｆと等しい正
の電位を用いても同様に動作させることが可能となる。
【００４６】これは、２端子対２共通端子マトリクスス
イッチだけでなく、２端子対３以上の複数端子マトリク
ススイッチにも適用できることは言うまでもない。
イッチだけでなく、２端子対３以上の複数端子マトリク
ススイッチにも適用できることは言うまでもない。
【００４７】なお実施例にはトランジスタとしてガリウ
ム砒素電界効果トランジスタおよび金属酸化物電界効果
トランジスタを例示したが、トランジスタはこの形式に
限定されるものでなく、用途に合った性能のものであれ
ばどのような材料、構造のものでもよい。
ム砒素電界効果トランジスタおよび金属酸化物電界効果
トランジスタを例示したが、トランジスタはこの形式に
限定されるものでなく、用途に合った性能のものであれ
ばどのような材料、構造のものでもよい。
【００４８】また制御回路は例示のものに限定されるこ
となく、たとえばマイクロコンピュータで少なくとも上
記と同様な制御信号電位を各短絡用、各接続用のトラン
ジスタのゲートに与えるように構成してもよく、その場
合はたとえば第１の実施例であれば接続用のトランジス
タのうち１個だけを導通するように制御することもでき
る。マイクロコンピュータの利用は共通端子の数ｎが大
となるほど有利となる。
となく、たとえばマイクロコンピュータで少なくとも上
記と同様な制御信号電位を各短絡用、各接続用のトラン
ジスタのゲートに与えるように構成してもよく、その場
合はたとえば第１の実施例であれば接続用のトランジス
タのうち１個だけを導通するように制御することもでき
る。マイクロコンピュータの利用は共通端子の数ｎが大
となるほど有利となる。
【００４９】
【発明の効果】以上説明したように本発明の２端子対複
数共通端子マトリクススイッチは、第１および第２の端
子と、第１ないし第ｎの共通端子と、第１の端子と接地
との間に接続された第１の短絡用トランジスタと、第２
の端子と接地との間に接続された第２の短絡用トランジ
スタと、第１の端子と第１ないし第ｎの共通端子との間
に接続された第１ないし第ｎの接続用トランジスタと、
第２の端子と第１ないし第ｎの共通端子との間に接続さ
れた第ｎ＋１ないし第２ｎの接続用トランジスタと、出
力を第１および第２の短絡用トランジスタと第１ないし
第２ｎの接続用トランジスタのゲートに接続した制御手
段とを備えている。
数共通端子マトリクススイッチは、第１および第２の端
子と、第１ないし第ｎの共通端子と、第１の端子と接地
との間に接続された第１の短絡用トランジスタと、第２
の端子と接地との間に接続された第２の短絡用トランジ
スタと、第１の端子と第１ないし第ｎの共通端子との間
に接続された第１ないし第ｎの接続用トランジスタと、
第２の端子と第１ないし第ｎの共通端子との間に接続さ
れた第ｎ＋１ないし第２ｎの接続用トランジスタと、出
力を第１および第２の短絡用トランジスタと第１ないし
第２ｎの接続用トランジスタのゲートに接続した制御手
段とを備えている。
【００５０】この制御手段は、第１の端子と第ｋ（１≦
ｋ≦ｎ）の共通端子との間を導通させるときは、第１の
短絡用トランジスタを非導通、第２の短絡用トランジス
タを導通とするとともに少なくとも第ｋの接続用トラン
ジスタを導通させ、第２の端子と第ｋの共通端子との間
を導通させるときは、第１の短絡用トランジスタを導
通、第２の短絡用トランジスタを非導通とするとともに
少なくとも第ｎ＋ｋの接続用トランジスタを導通させる
ように制御することによって、２つの端子のいずれかと
第ｋの共通端子のいずれかとの間を１組だけずつ独立に
接続を行う２端子対ｎ共通端子マトリクススイッチを少
ない素子で簡素に構成することができる。
ｋ≦ｎ）の共通端子との間を導通させるときは、第１の
短絡用トランジスタを非導通、第２の短絡用トランジス
タを導通とするとともに少なくとも第ｋの接続用トラン
ジスタを導通させ、第２の端子と第ｋの共通端子との間
を導通させるときは、第１の短絡用トランジスタを導
通、第２の短絡用トランジスタを非導通とするとともに
少なくとも第ｎ＋ｋの接続用トランジスタを導通させる
ように制御することによって、２つの端子のいずれかと
第ｋの共通端子のいずれかとの間を１組だけずつ独立に
接続を行う２端子対ｎ共通端子マトリクススイッチを少
ない素子で簡素に構成することができる。
【図１】本発明の第１の実施例の２端子対２共通端子マ
トリクススイッチのブロック図
トリクススイッチのブロック図
【図２】同じくその等価回路図
【図３】同じく第２の実施例の２端子対ｎ共通端子マト
リクススイッチのブロック図
リクススイッチのブロック図
【図４】同じく第３の実施例の２端子対ｎ共通端子マト
リクススイッチのブロック図
リクススイッチのブロック図
【図５】同じく第４の実施例の２端子対２共通端子マト
リクススイッチのブロック図
リクススイッチのブロック図
【図６】従来例の２端子対２共通端子マトリクススイッ
チのブロック図
チのブロック図
【図７】同じくその等価回路図
【図８】同じくマトリックススイッチとしての等価回路
図
図
ＡＮＤ１〜ＡＮＤ３，ＡＮＤ２１〜ＡＮＤ２４ アンド
回路 Ｉｎｖ１，Ｉｎｖ２，Ｉｎｖ１１〜Ｉｎｖ１４，Ｉｎｖ
２１〜Ｉｎｖ２５ インバータ ＯＲ１ オア回路 ＱＳ１，ＱＳ２，ＱＳ１１，ＱＳ１２，ＱＳ２１，ＱＳ
２２ 短絡用トランジスタ ＱＣ１〜ＱＣ４，ＱＣ１１〜ＱＣ１６，ＱＣ２１〜ＱＣ
２８ 接続用トランジスタ Ｒ１〜Ｒ６，Ｒ１１〜Ｒ１８，Ｒ２１〜Ｒ３０ 抵抗器 Ｃ１〜Ｃ６ 直流カットコンデンサ ＲＦ１ 第１の端子 ＲＦ２ 第２の端子 ＲＦＣＯＭ１ 第１の共通端子 ＲＦＣＯＭ２ 第２の共通端子 ＲＦＣＯＭ３ 第３の共通端子 ＲＦＣＯＭ４ 第４の共通端子 Ｖｃｏｎｔ１，Ｖｃｏｎｔ１１，Ｖｃｏｎｔ２１ 第１
の制御端子 Ｖｃｏｎｔ２，Ｖｃｏｎｔ１２，Ｖｃｏｎｔ２２ 第２
の制御端子 Ｖｃｏｎｔ１３，Ｖｃｏｎｔ２３ 第３の制御端子 Ｖｃｏｎｔ２４ 第４の制御端子 Ｖｒｅｆ 制御基準電圧端子
回路 Ｉｎｖ１，Ｉｎｖ２，Ｉｎｖ１１〜Ｉｎｖ１４，Ｉｎｖ
２１〜Ｉｎｖ２５ インバータ ＯＲ１ オア回路 ＱＳ１，ＱＳ２，ＱＳ１１，ＱＳ１２，ＱＳ２１，ＱＳ
２２ 短絡用トランジスタ ＱＣ１〜ＱＣ４，ＱＣ１１〜ＱＣ１６，ＱＣ２１〜ＱＣ
２８ 接続用トランジスタ Ｒ１〜Ｒ６，Ｒ１１〜Ｒ１８，Ｒ２１〜Ｒ３０ 抵抗器 Ｃ１〜Ｃ６ 直流カットコンデンサ ＲＦ１ 第１の端子 ＲＦ２ 第２の端子 ＲＦＣＯＭ１ 第１の共通端子 ＲＦＣＯＭ２ 第２の共通端子 ＲＦＣＯＭ３ 第３の共通端子 ＲＦＣＯＭ４ 第４の共通端子 Ｖｃｏｎｔ１，Ｖｃｏｎｔ１１，Ｖｃｏｎｔ２１ 第１
の制御端子 Ｖｃｏｎｔ２，Ｖｃｏｎｔ１２，Ｖｃｏｎｔ２２ 第２
の制御端子 Ｖｃｏｎｔ１３，Ｖｃｏｎｔ２３ 第３の制御端子 Ｖｃｏｎｔ２４ 第４の制御端子 Ｖｒｅｆ 制御基準電圧端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森永 洋一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (4)
- 【請求項１】第１および第２の端子と、 第１ないし第ｎの共通端子と、 前記第１の端子と接地との間に接続された第１の短絡用
トランジスタと、 前記第２の端子と接地との間に接続された第２の短絡用
トランジスタと、 前記第１の端子と前記第１ないし第ｎの共通端子との間
に接続された第１ないし第ｎの接続用トランジスタと、 前記第２の端子と前記第１ないし第ｎの共通端子との間
に接続された第ｎ＋１ないし第２ｎの接続用トランジス
タと、 出力を前記第１および第２の短絡用トランジスタと前記
第１ないし第２ｎの接続用トランジスタのゲートに接続
し、前記第１の端子と第ｋ（１≦ｋ≦ｎ）の共通端子と
の間を導通させるときは、前記第１の短絡用トランジス
タを非導通、前記第２の短絡用トランジスタを導通とす
るとともに少なくとも第ｋの接続用トランジスタを導通
させ、前記第２の端子と前記第ｋの共通端子との間を導
通させるときは、前記第１の短絡用トランジスタを導
通、前記第２の短絡用トランジスタを非導通とするとと
もに少なくとも第２ｋの接続用トランジスタを導通させ
るように制御する制御手段とを備えた２端子対複数共通
端子マトリクススイッチ。 - 【請求項２】第１および第２の端子と、 第１および第２の共通端子と、 前記第１および第２の入力端子のそれぞれと接地との間
に配置された第１および第２の短絡用のトランジスタ
と、 前記第１の端子と前記第１の共通端子との間、前記第１
の端子と前記第２の共通端子との間、前記第２の端子と
前記第１の共通端子との間および前記第２の端子と前記
第２の共通端子との間にそれぞれ対応してブリッジ状に
接続された第１ないし第４の接続用のトランジスタと、 前記第１および第２の短絡用のトランジスタのゲートの
一方には直接に、他方にはインバータを介して接続され
た第１の制御端子と、 前記第１ないし第４の接続用のトランジスタのブリッジ
の対極にある組の一方のゲートに対しては直接に、ブリ
ッジの他の対極にある組のゲートに対してはインバータ
を通して接続された第２の制御端子とを備え、 前記第１および第２の制御端子からの制御電位のレベル
に応じて前記第１および第２の短絡用のトランジスタの
いずれかを導通、他方を非導通とし、前記第１ないし第
４の導通用のトランジスタの対極の組をそれぞれ導通、
非導通として前記第１または第２の端子のいずれかと２
つの共通端子のいずれかとの間を接続するように構成し
た２端子対２共通端子マトリクススイッチ。 - 【請求項３】短絡用のトランジスタと接地の間と各端子
と各共通端子に直流カットコンデンサを備え、短絡用の
トランジスタのソースと接続用トランジスタのソースに
基準電圧を付加し、制御電圧を相対的に変化させること
を特徴とする請求項１記載の２端子対複数共通端子マト
リクススイッチ。 - 【請求項４】短絡用のトランジスタと接地の間と各端子
と各共通端子に直流カットコンデンサを備え、短絡用の
トランジスタのソースと接続用トランジスタのソースに
基準電圧を付加し、制御電圧を相対的に変化させること
を特徴とする請求項２記載の２端子対２共通端子マトリ
クススイッチ。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7152872A JPH098627A (ja) | 1995-06-20 | 1995-06-20 | ２端子対複数共通端子マトリクススイッチ |
| DE69615914T DE69615914T2 (de) | 1995-05-16 | 1996-05-15 | Funkübertragungsvorrichtung für Zeitmultiplex-Vielfachzugriffssystem |
| US08/648,416 US5926466A (en) | 1995-05-16 | 1996-05-15 | Time division multiple access FDD wireless unit and time division multiple access FDD/TDD dual mode wireless unit |
| EP96107777A EP0744831B1 (en) | 1995-05-16 | 1996-05-15 | Wireless unit for a time division multiple access system |
| DE69630546T DE69630546T2 (de) | 1995-05-16 | 1996-05-15 | Spannungsgesteuerter Oszillator mit steuerbarem Frequenzband |
| EP03016825A EP1355420A2 (en) | 1995-05-16 | 1996-05-15 | Two-frequency band-pass filter, two-frequency branching filter and combiner |
| EP01106159A EP1146638B1 (en) | 1995-05-16 | 1996-05-15 | Wireless unit for a time division multiple access system |
| KR1019960016506A KR100378158B1 (ko) | 1995-05-16 | 1996-05-16 | 이동통신용시분할다중접속fdd무선유니트와시분할다중접속fdd/tdd이중모드무선유니트 |
| KR1020020047027A KR100395249B1 (ko) | 1995-05-16 | 2002-08-09 | 2 주파수 대역통과 필터, 2 주파수 분기필터 및 2 주파수합성기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7152872A JPH098627A (ja) | 1995-06-20 | 1995-06-20 | ２端子対複数共通端子マトリクススイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=15549971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7152872A Pending JPH098627A (ja) | 1995-05-16 | 1995-06-20 | ２端子対複数共通端子マトリクススイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098627A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015065692A (ja) * | 2013-02-13 | 2015-04-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
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| US10951210B2 (en) | 2007-04-26 | 2021-03-16 | Psemi Corporation | Tuning capacitance to enhance FET stack voltage withstand |
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| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
-
1995
- 1995-06-20 JP JP7152872A patent/JPH098627A/ja active Pending
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| USRE48944E1 (en) | 2005-07-11 | 2022-02-22 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETS using an accumulated charge sink |
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