TWI622271B - 可程式邏輯裝置及半導體裝置 - Google Patents

可程式邏輯裝置及半導體裝置 Download PDF

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TWI622271B
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Abstract

本發明提供一種電路面積小且工作速度高的PLD。在電路結構中，在信號被輸入到可程式切換元件的期間中，設置在該可程式切換元件的輸入端子與輸出端子之間的電晶體的閘極處於電浮動狀態。藉由採用該結構，使閘極電壓根據從可程式邏輯元件供應的信號而上升的增壓效果發揮作用，可以防止振幅電壓的下降，由此能夠實現在電路中上拉電路等升壓電路所占的面積的縮小及工作速度的提高。

Description

可程式邏輯裝置及半導體裝置
本發明係關於一種物體、方法或製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。尤其是，本發明係例如關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、上述裝置的驅動方法或製造方法。尤其是，本發明的一個方式係關於一種可改變電路結構的可程式邏輯裝置和使用上述可程式邏輯裝置的半導體裝置等。
可程式邏輯裝置(PLD：Programmable Logic Device)由多個可程式邏輯元件(Programmable Logic Element)以及多個可程式切換元件(Programmable Switch Element)構成。在製造PLD之後使用者藉由程式設計改變各可程式邏輯元件的功能以及利用可程式切換元件的可程式邏輯元件之間的連接，由此可以改變PLD的電路結構及其功能。
用來設定可程式邏輯元件的功能以及利用可程式切換元件的連接的資料(組態資料，configulation data)被保存於快閃記憶體等記憶體裝置中。將保存於記憶體裝置中的組態資料寫入可程式邏輯元件及可程式切換元件的工作被稱為組態(configulation)。
已知動態重組態(dynamic reconfiguration)技術，即在安裝有PLD的系統的工作中，動態地改變被組態的PLD的電路結構的技術。
已知實現動態重組態的方法之一的多上下文(multi-context)方法。多上下文方法是指將對應於多個電路結構的組態資料組保存於PLD中，並選擇所使用的組態資料組而改變PLD的電路結構的方法。將表示電路結構資料的組態資料組稱為上下文(context)，將用來切換電路結構資料的信號稱為上下文選擇信號。
實現多上下文方法的可程式切換元件的電路例如可以是包括邏輯閘的電路、包括傳輸閘的電路及包括傳輸電晶體(pass transistor)的電路(例如，參照專利文獻1)。
另外，傳輸閘是指一種用作開關的電路，其中連接n通道電晶體及p通道電晶體的用作源極和汲極的端子，並將邏輯值彼此反轉的信號分別輸入各電晶體的閘極。另外，傳輸電晶體是指根據輸入到其閘極的信號而選擇源極與汲極之間的導通/非導通的電路。
[專利文獻1]日本專利申請公開第2008-283526號公報
在將傳輸電晶體用於可程式切換元件的情況下，經由該可程式切換元件流過可程式邏輯元件之間的信號的振幅電壓下降，其下降值等於傳輸電晶體的臨界電壓。為了防止振幅電壓的下降，有效的是在輸出端子一側設置上拉電壓等升壓電路，以使振幅電壓恢復到原來的值。
然而，如果採用在可程式切換元件的輸出端子一側附加上拉電路等而使振幅電壓恢復到原來的值的結構，導致電路面積的增大，而阻礙PLD的高速工作。
另外，在組合邏輯閘構成可程式切換元件的情況下，或者在將傳輸閘用於可程式切換元件的情況下，可以解決經由該可程式切換元件流過可程式邏輯元件之間的信號的振幅電壓下降的問題，但是會發生閘級數的增加或電路面積的增大等的問題，而使PLD的電路規模增大。
鑒於上述問題，本發明的一個實施例的目的之一是提供一種電路面積小的新穎結構的可程式邏輯裝置等。另外，本發明的一個實施例的目的之一是提供一種工作速度高的新穎結構的可程式邏輯裝置等。另外，本發明的一個實施例的目的之一是提供一種低功耗的新穎結構的 可程式邏輯裝置等。另外，本發明的一個實施例的目的之一是提供一種可靠性高的新穎結構的可程式邏輯裝置等。另外，本發明的一個實施例的目的之一是提供一種新穎的半導體裝置等。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個實施例並不需要實現所有上述目的。另外，可以從說明書、圖式、申請專利範圍等的記載得知並抽出上述以外的目的。
在本發明的一個實施例中，在信號被輸入到可程式切換元件的期間中，使設置在該可程式切換元件的輸入端子與輸出端子之間的電晶體的閘極處於電浮動狀態。藉由採用該結構，利用增壓效果(boosting effect)使閘極電壓根據從可程式邏輯元件供應到可程式切換元件的信號而上升，由此抑制振幅電壓的下降。
明確而言，使控制流過可程式邏輯元件之間的信號的導通和斷開的電晶體的閘極連接到其他的電晶體，在信號流過可程式切換元件的輸入端子與輸出端子之間的期間中，後者的電晶體處於非導通狀態。由此，使控制流過可程式邏輯元件之間的信號的導通和斷開的電晶體的閘極處於電浮動狀態，而產生增壓效果。
本發明的一個實施例是一種可程式邏輯裝置，該可程式邏輯裝置包括：可程式切換元件，該可程式切換元件包括：第一電晶體，該第一電晶體的閘極與字線電連接，該第一電晶體的源極和汲極中的一者與供應組態 資料的佈線電連接；第二電晶體，該第二電晶體的閘極與記憶部電連接，該第二電晶體的源極和汲極中的一者與輸入端子電連接；第三電晶體，該第三電晶體的閘極與供應高電源電位的佈線電連接，該第三電晶體的源極和汲極中的一者與供應上下文選擇信號的佈線電連接；以及第四電晶體，該第四電晶體的閘極與該第三電晶體的源極和汲極中的另一者電連接，該第四電晶體的源極和汲極中的一者與該第二電晶體的源極和汲極中的另一者電連接，該第四電晶體的源極和汲極中的另一者與輸出端子電連接，其中，在輸入端子與輸出端子電導通的期間中，第二電晶體的閘極和第四電晶體的閘極處於電浮動狀態。
在本發明的一個實施例中，第一電晶體和第三電晶體較佳為在氧化物半導體膜中具有通道形成區的電晶體。
在本發明的一個實施例中，氧化物半導體膜較佳為包含In、Ga和Zn。
藉由本發明的一個實施例，能夠提供一種可程式邏輯裝置，其中能夠抑制流過可程式邏輯元件之間的信號的振幅電壓的下降，由此能夠實現在電路中上拉電路等升壓電路所占的面積的縮小以及工作速度的提高。
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31‧‧‧多工器
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44‧‧‧OR電路
100‧‧‧可程式切換元件
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140_1‧‧‧列
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160‧‧‧LUT
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165‧‧‧輸出端子
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800‧‧‧半導體基板
801‧‧‧元件分離絕緣膜
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901‧‧‧外殼
902‧‧‧外殼
903a‧‧‧顯示部
903b‧‧‧顯示部
904‧‧‧選擇按鈕
905‧‧‧鍵盤
910‧‧‧電子書閱讀器
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧軸部
916‧‧‧電源開關
917‧‧‧操作鍵
918‧‧‧揚聲器
920‧‧‧電視機
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧支架
924‧‧‧遙控器
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931‧‧‧顯示部
932‧‧‧揚聲器
933‧‧‧麥克風
934‧‧‧操作按鈕
941‧‧‧主體
942‧‧‧顯示部
943‧‧‧操作開關
在圖式中： 圖1為示出可程式切換元件的電路結構的電路圖；圖2A至圖2C為示出PLD的結構的電路圖；圖3為示出開關電路的結構的電路圖；圖4為示出可程式切換元件的電路結構的圖；圖5A和圖5B為示出可程式邏輯元件的結構的圖；圖6A至圖6C為示出LUT的結構的圖；圖7A和圖7B為示出可程式切換元件的電路結構的圖；圖8為示出可程式邏輯元件及可程式切換元件的電路結構的圖；圖9為示出可程式切換元件的電路結構的圖；圖10為可程式切換元件的時序圖；圖11A和圖11B為示出可程式切換元件的工作的圖；圖12A和圖12B為示出可程式切換元件的工作的圖；圖13A和圖13B為示出可程式切換元件的工作的圖；圖14為示出可程式切換元件的信號波形的圖；圖15為半導體裝置的剖面圖；圖16A和圖16B為半導體裝置的剖面圖；圖17A和圖17B為示出半導體裝置的製程的流程圖及透視示意圖；圖18A至圖18E示出使用半導體裝置的電子裝置。
下面，關於實施例參照圖式給予說明。注意，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是實施例可以以多個不同形式來實施，其方式和詳細內容可以被變換為各種各樣的形式而不脫離本發明的精神及其範圍。因此，本發明不應該被解釋為僅限定在下面的實施例所記載的內容中。另外，在以下說明的本發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分。
另外，在圖式中，為便於清楚地說明有時對大小、層的厚度和/或區域進行誇張的描述。因此，本發明的實施例並不一定限定於上述尺寸。此外，在圖式中，示意性地示出理想的例子，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜波或定時偏差等所引起的信號、電壓或電流的不均勻等。
此外，在本說明書等中，電晶體是指至少包括閘極、汲極以及源極的三個端子的元件。電晶體在汲極(汲極端子、汲極區或汲極電極)與源極(源極端子、源極區或源極電極)之間具有通道區，能夠使電流經由汲極、通道區以及源極流過。
在此，因為源極和汲極根據電晶體的結構或工作條件等而調換，因此很難限定哪個是源極哪個是汲極。因此，有時將用作源極的部分和用作汲極的部分不稱 為源極和汲極，而將源極和汲極中的一者稱為第一電極並將源極和汲極中的另一者稱為第二電極。
注意，在本說明書中使用的「第一」、「第二」、「第三」等序數詞是為了避免構成要素的混同而附上的，而不是為了在數目方面上進行限定而附上的。
注意，在本說明書中，「A與B連接」的描述除了A與B直接連接的情況以外，還包括A與B電連接的情況。在此，「A與B電連接」的描述是指當在A與B之間存在具有某種電作用的目標物時，在A與B之間能夠進行電信號的發送和接收。
注意，在本說明書中，為了方便起見，使用「上」「下」等的表示配置的詞句以參照圖式說明構成要素的位置關係。另外，構成要素的位置關係根據描述各構成要素的方向而改變。因此，構成要素的位置關係不侷限於本說明書中所說明的詞句，根據情況可以適當地換詞句。
另外，在圖式中的方塊圖中，為了說明而示出各電路方塊的配置以特定位置關係，因此，即使示出在不同的電路方塊中實現不同功能的情況，有時在實際上的電路或區域中，也有在相同的電路方塊中實現不同功能的情況。此外，在圖式中的方塊圖中，為了說明而特定各電路方塊的功能，因此，即使示出在一個電路方塊中進行處理的情況，有時在實際上的電路或區域中，也有在多個電路方塊中進行該處理的情況。
另外，在本說明書等中，「平行」是指在-10°以上且10°以下的角度的範圍中配置兩條直線的狀態，因此也包括-5°以上且5°以下的角度的狀態。另外，「垂直」是指在80°以上且100°以下的角度的範圍中配置兩條直線的狀態，因此也包括85°以上且95°以下的角度的狀態。
另外，在本說明書等中，六方晶系包括三方晶系和菱方晶系。
在本說明書中，參照圖式對本發明的實施例進行說明。另外，按以下順序進行各實施例的說明。
1. 實施例1(可程式切換元件的電路結構)
2. 實施例2(PLD所包括的電路的結構實例)
3. 實施例3(電路的工作)
4. 實施例4(本發明的一個實施例的效果)
5. 實施例5(氧化物半導體)
6. 實施例6(構成PLD的元件)
7. 實施例7(包括PLD的電子構件以及具備該電子構件的電子裝置的結構實例)
8. 實施例8(使用PLD的應用例子)
實施例1
在本實施例中，對構成PLD的可程式切換元件的電路結構進行說明。
另外，在本說明書中，PLD為由多個可程式 邏輯元件以及多個可程式切換元件構成的電路。另外，在本說明書中，PLD為如下電路，即在製造PLD之後使用者藉由程式設計可改變各可程式邏輯元件的功能以及利用可程式切換元件的可程式邏輯元件之間的連接，由此可以改變電路結構的電路。
另外，可程式切換元件設置在可程式邏輯元件之間。另外，在本說明書中，可程式切換元件為根據藉由組態被儲存的組態資料可設定連接狀態的電路。另外，在本說明書中，根據上下文選擇信號可選擇可程式切換元件的組態資料組中的任一者。
另外，在本說明書中，可程式邏輯元件為根據藉由組態被儲存的組態資料可設定多個功能的電路。另外，在本說明書中，根據上下文選擇信號可選擇可程式邏輯元件的組態資料組中的任一者。
另外，在本說明書中，組態資料包括設定可程式邏輯元件的功能以及利用可程式切換元件的連接的資料。另外，在本說明書中，組態是指將組態資料寫入可程式邏輯元件以及可程式切換元件。
另外，在本說明書中，上下文選擇信號為對應於預先保存於PLD中的多個電路結構的組態資料組(上下文)中選擇所使用的組態資料組的資料。另外，在本說明書中，上下文是指表示電路結構資料的組態資料組。
首先，參照圖1對設置在可程式邏輯元件之 間的可程式切換元件的電路結構的一例進行說明。
圖1所示的可程式切換元件100包括由多個元件構成的元件組，該元件組根據功能大致可以分為組態資料記憶電路101_1至101_m(m為2以上的自然數)和上下文選擇電路102_1至102_m。另外，可程式切換元件100設置在與可程式邏輯元件連接的輸入端子IN和輸出端子OUT之間。
可程式邏輯元件的輸出信號被供應到輸入端子IN。另外，輸出端子OUT輸出對可程式邏輯元件供應的輸入信號。
在可程式切換元件100中，組態資料記憶電路101_1至101_m儲存組態資料。另外，在可程式切換元件100中，組態資料記憶電路101_1至101_m根據組態資料控制輸入端子與輸出端子之間的導通和非導通。另外，在本說明書中，組態資料記憶電路是指具有儲存組態資料的功能以及根據組態資料控制輸入端子與輸出端子之間的導通和非導通的功能的電路。
另外，在本說明書中，導通狀態是指，例如在端子之間設置的電晶體中，流過該電晶體的源極與汲極之間的電流大，該端子彼此電連接的狀態。另外，非導通狀態是指，例如在端子之間設置的電晶體中，流過該電晶體的源極與汲極之間的電流小，該端子彼此不電連接的狀態。
在可程式切換元件100中，上下文選擇電路 102_1至102_m根據上下文選擇信號控制輸入端子與輸出端子之間的導通和非導通。另外，在本說明書中，上下文選擇電路是指具有根據上下文選擇信號控制輸入端子與輸出端子之間的導通和非導通的功能的電路。
圖1所示的組態資料記憶電路101_1至101_m分別為由多個元件構成的元件組，在各組中能夠儲存組態資料。在組態資料記憶電路101_1至101_m中，由電晶體111_1至111_m中的任一者、電晶體112_1至112_m中的任一者以及節點113_1至113_m中的任一者構成一個元件組。例如，組態資料記憶電路101_1由電晶體111_1、電晶體112_1以及節點113_1構成。
電晶體111_1的閘極與被供應字信號的字線WL_1連接，源極和汲極中的一者與被供應組態資料的位元線BL連接。電晶體111_1的導通和非導通由字線WL_1的字信號控制。同樣地，電晶體111_2至111_m也與字線WL_2至WL_m和位元線BL連接。另外，有時將電晶體111_1至111_m稱為第一電晶體。
另外，字線WL_1至WL_m為被供應字信號的佈線。字信號具有H位準電位和L位準電位，控制與字線WL_1至WL_m連接的電晶體的導通和非導通。另外，有時簡單地將字線WL_1至WL_m稱為佈線。
另外，位元線BL為被供應組態資料的佈線。供應到位元線BL的組態資料具有H位準電位和L位準電位。在與位元線BL連接的電晶體111_1至111_m中的任 一處於導通狀態的情況下，H位準或L位準的電位儲存在節點113_1至113_m中的對應的節點。另外，有時將位元線BL簡單地稱為佈線。
另外，H位準電位高於L位準電位，例如可以是基於高電源電位VDD的電位。另外，L位準電位低於H位準電位，例如可以為基於低電源電位VSS的電位。另外，為了藉由對電晶體的閘極施加H位準電位或L位準電位而切換該電晶體的導通和非導通，較佳為使H位準電位與L位準電位的電位差等於或大於該電晶體的臨界電壓。
另外，電晶體111_1至111_m較佳為使用非導通狀態下的洩漏電流(關態電流：off-state current)小的電晶體。在此，關態電流小是指室溫下的以每通道寬度1μm的歸一化的關態電流為10zA/μm以下。由於關態電流越小越好，因此，該歸一化的關態電流值較佳為1zA/μm以下，更佳為10yA/μm以下，進一步較佳為1yA/μm以下。此時，源極與汲極之間的電壓例如為0.1V、5V或10V左右。作為關態電流小的電晶體，可以舉出其通道形成在氧化物半導體中的電晶體。
在圖1所示的組態資料記憶電路101_1至101_m中，使位元線BL與節點113_1至113_m藉由電晶體111_1至111_m連接，並藉由控制該電晶體111_1至111_m的導通和非導通，來進行組態資料的寫入和儲存。因此，作為在儲存組態資料的期間中抑制引起節點113_1 至113_m的電荷的移動的電位變動的開關，較佳為使用關態電流小的電晶體。
當電晶體111_1至111_m使用關態電流小的電晶體時，可以將組態資料記憶電路101_1至101_m用作在關閉電源之後也能夠儲存資料的非揮發性記憶體。因此，寫入到組態資料記憶電路101_1至101_m的組態資料直到電晶體111_1至111_m再次成為導通狀態為止，繼續儲存在節點113_1至113_m中。因此，可以省略在啟動時從外部的記憶體裝置載入組態資料的處理，可以實現啟動時的功耗的減少和啟動時間的縮短等。
電晶體112_1的閘極與節點113_1連接，電晶體112_1的源極和汲極中的一者與輸入端子IN連接。電晶體112_1的導通和非導通由保持在節點113_1的H位準或L位準的電位控制。同樣地，電晶體112_2至112_m也與節點113_2至113_m和輸入端子IN連接。另外，有時將電晶體112_1至112_m稱為第二電晶體。
另外，在圖1中，電晶體111_1至111_m以及電晶體112_1至112_m為n通道電晶體，但是也可以為p通道電晶體。
節點113_1相當於電晶體111_1的源極和汲極中的另一者與電晶體112_1的閘極連接的節點。同樣地，節點113_2至113_m相當於電晶體111_2至111_m的源極和汲極中的另一者與電晶體112_2至112_m的閘極連接的節點。節點113_1至113_m在電晶體111_1至 111_m處於非導通狀態時能夠保持電荷，由此能夠儲存組態資料。
另外，在本說明書中，節點是指為了實現元件之間的電連接而設置的佈線上的節點，是指設置在元件之間的用來進行連接的佈線或連接到該佈線的電容元件等的一部分。另外，雖然在圖1中未圖示，但是較佳為在節點113_1至113_m設置電容元件，以良好地保持電荷。
圖1所示的上下文選擇電路102_1至102_m分別為由多個元件構成的元件組，選擇各組中的一組的上下文選擇信號被供應至上下文選擇電路102_1至102_m各者。在上下文選擇電路102_1至102_m中，分別由電晶體116_1至116_m中的一者、電晶體117_1至117_m中的一者以及節點118_1至118_m中的一者構成一個元件組。例如，上下文選擇電路102_1由電晶體116_1、電晶體117_2以及節點118_1構成。
電晶體116_1的閘極與被供應高電源電位的電源供應線VL連接，源極和汲極中的一者與被供應上下文選擇信號的選擇線CL_1連接。在上下文選擇信號為H位準電位的情況下，電晶體116_1處於導通狀態，然後H位準電位被寫入到節點118_1，因此電晶體116_1處於非導通狀態，而在上下文選擇信號為L位準電位的情況下，節點118_1的電位成為L位準而保持電晶體116_1的導通狀態。同樣地，電晶體116_2至116_m與選擇線CL_2至CL_m和電源供應線VL連接。另外，有時將電晶體116_1 至116_m稱為第三電晶體。
另外，電源供應線VL為被供應H位準的恆電位的信號的佈線。另外，有時將電源供應線VL簡單地稱為佈線。
另外，選擇線CL_1至CL_m為被供應上下文選擇信號的佈線。例如，供應到選擇線CL_1至CL_m的上下文選擇信號在電晶體116_1至116_m處於導通狀態時被寫入到節點118_1至118_m。例如，在上下文選擇電路102_1中，在供應到選擇線CL_1的上下文選擇信號為H位準電位的情況下，H位準電位被寫入到節點118_1，此時閘極與源極之間的電位差為0，因此電晶體116成為非導通狀態。另一方面，在供應到選擇線CL_1的上下文選擇信號為L位準電位的情況下，在L位準電位繼續被寫入到節點118_1的狀態下，電晶體116_1保持導通狀態。另外，有時將選擇線CL_1至CL_m簡單地稱為佈線。
電晶體117_1的閘極與電晶體116_1的源極和汲極中的另一者電連接，電晶體117_1的源極和汲極中的一者與電晶體112_1的源極和汲極中的另一者連接，電晶體117_1的源極和汲極中的另一者與輸出端子OUT連接。電晶體117_1的導通和非導通由節點118_1的電位控制。同樣地，電晶體117_2至117_m的閘極與電晶體116_2至116_m的源極和汲極中的另一者電連接，電晶體117_2(至117_m)的源極和汲極中的一者與電晶體112_2(至112_m)的源極和汲極中的另一者連接，電晶體 117_2(至117_m)的源極和汲極中的另一者與輸出端子OUT連接。另外，有時將電晶體117_1至117_m稱為第四電晶體。
電晶體116_1至116_m與電晶體111_1至111_m同樣地較佳為使用非導通狀態下的洩漏電流(關態電流)小的電晶體。
在圖1所示的上下文選擇電路102_1至102_m中，使選擇線CL1至CL_m與節點118_1至118_m藉由電晶體116_1至116_m連接，並且該電晶體116_1至116_m的導電狀態決定節點118_1至118_m是否處於電浮動狀態。明確而言，電晶體116_1至116_m在上下文選擇信號為H位準時處於非導通狀態，此時H位準電位被寫入到節點118_1至118_m。作為在該電晶體116_1至116_m處於非導通狀態的期間中抑制引起節點118_1至118_m的電荷的移動的電位變動的開關，較佳為使用關態電流小的電晶體。
另外，在圖1中，電晶體116_1至116_m以及電晶體117_1至117_m為n通道電晶體，但是也可以為p通道電晶體。
節點118_1相當於電晶體116_1的源極和汲極中的另一者與電晶體117_1的閘極連接的節點。同樣地，節點118_2至118_m相當於電晶體116_2至116_m的源極和汲極中的另一者與電晶體117_2至117_m的閘極連接的節點。
在圖1所示的可程式切換元件100中，該可程式切換元件100具有其中在信號被輸入到可程式切換元件的輸入端子IN的期間中，使設置在輸入端子IN與輸出端子OUT之間的電晶體112_1至112_m以及電晶體117_1至117_m的閘極處於電浮動狀態的電路結構。藉由採用該結構，利用增壓效果使閘極電壓根據流過可程式邏輯元件之間的信號而上升，由此抑制振幅電壓的下降。
另外，在本說明書中，電浮動狀態是指不與其他元件或佈線電連接的狀態。例如，處於電浮動狀態的節點幾乎沒有電荷的進出，由於形成在該節點的電容成分所引起的電容耦合，發生電位的上升或下降。
明確而言，對組態資料記憶電路101_1以及上下文選擇電路102_1的情況進行說明。在此情況下，使控制傳輸至可程式切換元件100的信號的導通和斷開的電晶體112_1和電晶體117_1的閘極分別連接到電晶體111_1和電晶體116_1，在信號流過可程式切換元件100的輸入端子IN與輸出端子OUT之間的期間中，使電晶體111_1以及116_1處於非導通狀態。由此，使控制流過輸入端子IN與輸出端子OUT之間的信號的導通和斷開的電晶體112_1以及電晶體117_1的閘極處於電浮動狀態，而產生增壓效果。
增壓效果是指，在電晶體中，在閘極處於電浮動狀態的情況下，隨著源極和汲極中的一者的電位由L位準變為H位準，閘極的電位因各種電容而上升的效果。 在該增壓效果中，根據連接到閘極的節點是保持L位準電位還是保持H位準電位，可以改變伴隨源極和汲極中的一者的電位變化的閘極電位的上升值。
在此，說明在圖1所示的可程式切換元件100中，藉由使電晶體的閘極處於電浮動狀態而產生增壓效果時的作用及效果。下面，說明在圖1所示的組態資料記憶電路101_1以及上下文選擇電路102_1中產生增壓效果的情況。另外，組態資料記憶電路101_2至101_m以及上下文選擇電路102_2至102_m也可以同樣地說明。
在圖1所示的組態資料記憶電路101_1中，在節點113_1處於浮動狀態的情況下，隨著供應到輸入端子IN的信號由L位準變為H位準，節點113_1的電位因電晶體112_1所具有的各種電容而上升。
在寫入到節點113_1的組態資料為“0”，在此儲存L位準電位的情況下，由於電晶體112_1處於弱反型模式，因此形成在電晶體112_1的閘極與源極和汲極中的一者之間的電容C1以及形成在電晶體112_1的閘極與源極和汲極中的另一者之間的電容C1'影響到節點113_1的電位上升。
另外，在寫入到節點113_1的組態資料為“1”，在此儲存H位準電位的情況下，由於電晶體112_1處於強反型模式，因此，除了電容C1和C1'以外，形成在電晶體112_1的閘極與通道形成區之間的電容C2也影響到節點113_1的電位上升。
因此，在組態資料為H位準電位的情況下，與組態資料為L位準電位的情況相比影響到節點113_1的電位上升的電晶體112的電容大。所以，在組態資料記憶電路101_1至101_m中，與組態資料為L位準電位的情況相比，在組態資料為H位準電位的情況下能夠獲得更好的增壓效果，即獲得節點113_1的電位隨著供應到輸入端子IN的信號的電位的變化而進一步提高的效果。
藉由利用上述增壓效果，組態資料記憶電路101_1的開關速度在組態資料為H位準電位的情況下得到提高，在組態資料為L位準電位的情況下，電晶體112_1處於非導通狀態。
同樣地，在圖1中的上下文選擇電路102_1中，在節點118_1處於電浮動狀態的情況下，隨著供應到電晶體112_1與電晶體117_1之間的節點的信號由L位準變為H位準，節點118_1的電位因電晶體117_1所具有的各種電容而上升。
在寫入到節點118_1的上下文選擇信號為“0”，在此寫入L位準電位的情況下，由於電晶體117_1處於弱反型模式，因此形成在電晶體117_1的閘極與源極和汲極中的一者之間的電容C3以及形成在電晶體117_1的閘極與源極和汲極中的另一者之間的電容C3'影響到節點118_1的電位上升。
另外，在寫入到節點118_1的上下文選擇信號為“1”，在此寫入H位準電位的情況下，由於電晶體 117_1處於強反型模式，因此，除了電容C3和C3'以外，形成在電晶體117_1的閘極與通道形成區之間的電容C4也影響到節點118_1的電位上升。
因此，在上下文選擇信號為H位準電位的情況下，與上下文選擇信號為L位準電位的情況相比影響到節點118的電位上升的電晶體117的電容大。所以，在上下文選擇電路102_1至102_m中，與上下文選擇信號為L位準電位的情況相比，在上下文選擇信號為H位準電位的情況下能夠獲得更好的增壓效果，即獲得節點118_1的電位隨著供應到電晶體112_1與電晶體117_1之間的節點的信號的電位的變化而進一步提高的效果。
藉由利用上述增壓效果，上下文選擇電路102_1的開關速度在上下文選擇信號為H位準電位的情況下得到提高，在上下文選擇信號為L位準電位的情況下，電晶體117_1處於非導通狀態。
為了提高積體密度，一般的PLD的可程式切換元件所具有的用作開關的電晶體使用n通道電晶體。然而，上述開關的問題是：經過n通道電晶體的閘極的信號的電位因臨界電壓而下降，導致開關速度的下降。為了提高開關速度，已經提出了使用對n通道電晶體的閘極施加較高的電位的過驅動的方法，但是該方法有可能降低用作開關的n通道電晶體的可靠性。另一方面，在本發明的一個實施例中，藉由利用上述增壓效果，在組態資料以及上下文選擇信號為H位準電位的情況下，可以提高組態資料 記憶電路101_1以及上下文選擇電路102_1的開關速度，而不使用過驅動，因此，可以在不降低可靠性的狀態下提高開關速度。
另外，與文獻1(K.C.Chun,P.Jain,J.H.Lee,and C.H.Kim,“A 3T Gain Cell Embedded DRAM Utilizing Preferential Boosting for High Density and Low Power On-Die Caches”IEEE Journal of Solid-State Circuits,vol.46,no.6,pp.1495-1505,June.2011)和文獻2(F.Eslami and M.Sima,“Capacitive Boosting for FPGA Interconnection Networks”Int.Conf.on Field Programmable Logic and Applications,2011,pp.453-458.)不同，具有本實施例的結構的可程式切換元件100可以得到其他的效果。
在文獻1中，由於以DRAM為前提，因此記憶單元的個數多，與記憶單元的輸出連接的讀出位元線(RBL)具有高寄生電容。另外，在可程式切換元件100中，供應到輸出端子的信號被供應到可程式邏輯元件所具有的輸入端子，因此可程式切換元件100的輸出端子的寄生電容比文獻1小。因此，形成在電晶體117_1的閘極與源極和汲極中的一者之間的電容C3提高節點118_1的電位，此外，還可以獲得形成在電晶體117_1的閘極與源極和汲極中的另一者之間的電容C3'進一步提高供應到輸出端子的信號的電位的二次增壓效果。換言之，可程式切換元件100利用上述二次增壓效果可以進一步提高開關速 度。另外，可程式切換元件100使用比文獻2少的個數的電晶體可以保持上升了的節點的電位。
如上所述，在本發明的一個實施例可具有，在信號被輸入到可程式切換元件的期間中，能夠使設置在該可程式切換元件的輸入端子與輸出端子之間的電晶體的閘極處於電浮動狀態的電路結構。藉由採用該結構，利用增壓效果能夠使閘極電壓根據流過可程式邏輯元件之間的信號而上升，由此能夠抑制振幅電壓的下降。
本實施例可以與其他實施例適當地組合而實施。
實施例2
在本實施例中，說明PLD的電路結構實例、具有上述實施例1所說明的可程式切換元件的開關電路的電路結構實例以及可程式邏輯元件的電路結構實例。
〈PLD的結構實例〉
說明根據本發明的一個實施例的PLD的結構的一例。圖2A例示出根據本發明的一個實施例的PLD 130的結構的一部分。
在圖2A中，具有多個可程式邏輯元件131的第一列140_1、具有多個可程式邏輯元件131的第二列140_2以及具有多個可程式邏輯元件131的第三列140_3都設置在PLD 130中。圖2A例示出從圖式的左邊依次配 置有並聯連接的第一列140_1、第二列140_2及第三列140_3的情況。
另外，在圖2A中，多個佈線132、多個佈線133、多個佈線134、多個佈線135、多個佈線136、多個佈線137以及多個佈線138設置在PLD 130中。
並且，第一列140_1所具有的各可程式邏輯元件131的第一輸出端子與多個佈線132連接。第一列140_1所具有的各可程式邏輯元件131的第二輸出端子與多個佈線133連接。
另外，第二列140_2所具有的各可程式邏輯元件131的第一輸出端子與多個佈線135連接。第二列140_2所具有的各可程式邏輯元件131的第二輸出端子與多個佈線136連接。
另外，第三列140_3所具有的各可程式邏輯元件131的第一輸出端子與多個佈線134連接。第三列140_3所具有的各可程式邏輯元件131的第二輸出端子與多個佈線138連接。
此外，各可程式邏輯元件131所具有的第一輸出端子的個數和第二輸出端子的個數不一定侷限於一個，既可以任一者為多個，又可以兩者為多個。注意，不管第一輸出端子的個數及第二輸出端子的個數多大，一個輸出端子也必須連接到一個佈線。換言之，如果一個列所具有的可程式邏輯元件131的個數為Y(Y是自然數)，PLD 130則至少具有連接到第一輸出端子的Y個佈線和連 接到第二輸出端子的Y個佈線。
並且，第一列140_1設置在多個佈線132與多個佈線133之間。第二列140_2設置在多個佈線135與多個佈線136之間。第三列140_3設置在多個佈線134與多個佈線138之間。
再者，與第二列140_2所具有的各可程式邏輯元件131的第一輸出端子連接的多個佈線135配置在第一列140_1與第二列140_2之間以及第一列140_1與在圖2A的圖式中配置在第一列140_1的左邊的可程式邏輯元件131的列(未圖示)之間。與第三列140_3所具有的各可程式邏輯元件131的第一輸出端子連接的多個佈線134配置在第一列140_1與第二列140_2之間以及第二列140_2與第三列140_3之間。另外，與在圖2A中配置在第三列140_3的右邊的各可程式邏輯元件131(未圖示)的第一輸出端子連接的多個佈線137配置在第二列140_2與第三列140_3之間以及第三列140_3與配置在第三列140_3的右邊的可程式邏輯元件131的列(未圖示)之間。
就是說，當注目到第N列(N是3以上的自然數)時，與第N列所具有的各可程式邏輯元件131的第一輸出端子連接的多個佈線配置在第N列與第(N-1)列之間以及第(N-1)列與第(N-2)列之間。另外，當N為2時，與第二列所具有的各可程式邏輯元件131的第一輸出端子連接的多個佈線配置在第二列與第一列之間以及 第一列與IO之間。上述IO具有作為介面的功能，即具有控制從PLD的外部將信號輸入到可程式邏輯元件131或從可程式邏輯元件131將信號輸出到PLD的外部的功能。
此外，在本發明的一個實施例中，當注目到第(N-1)列(N是3以上的自然數)時，與第(N-1)列所具有的各可程式邏輯元件131的第一輸出端子連接的多個佈線、與第N列所具有的各可程式邏輯元件131的第一輸出端子連接的多個佈線以及與第(N-2)列所具有的各可程式邏輯元件131的第二輸出端子連接的多個佈線藉由開關電路110連接到第(N-1)列所具有的各可程式邏輯元件131的多個輸入端子。
明確而言，在圖2A中，例如，與第二列140_2所具有的各可程式邏輯元件131的第一輸出端子連接的多個佈線135、與第三列140_3所具有的各可程式邏輯元件131的第一輸出端子連接的多個佈線134以及與第一列140_1所具有的各可程式邏輯元件131的第二輸出端子連接的多個佈線133藉由開關電路110連接到第二列140_2所具有的各可程式邏輯元件131的多個輸入端子。
圖2B是圖2A所示的控制多個佈線133、多個佈線134及多個佈線135與第二列140_2所具有的各可程式邏輯元件131的多個輸入端子之間的連接的開關電路110的電路圖。在圖2B中，多個佈線124分別與第二列140_2所具有的可程式邏輯元件131之一的多個輸入端子 連接。
另外，開關電路110具有多個實施例1所說明的可程式切換元件。圖2C示出圖2B所示的開關電路110的更具體的結構實例。如圖2C所示，圖2B所示的開關電路110具有可程式切換元件150_1、可程式切換元件150_2、可程式切換元件150_3的三個可程式切換元件。
另外，在圖2C中，因為例示出對應於三個佈線124的開關電路110，所以示出開關電路110具有可程式切換元件150_1、可程式切換元件150_2及可程式切換元件150_3的三個可程式切換元件的情況。開關電路110所具有的可程式切換元件的個數可以根據可程式邏輯元件131所具有的多個輸入端子的個數來決定。
注意，雖然在圖2B及圖2C中，以控制多個佈線133、多個佈線134及多個佈線135與多個佈線124之間的連接的開關電路110為典型例子，但是在圖2A中，控制多個佈線與多個佈線之間的連接的其他的開關電路110也具有同樣的結構。
接著，圖3示出圖2C所示的開關電路110的更具體的結構實例。在圖3中，更詳細地示出多個佈線133、多個佈線134及多個佈線135與開關電路110之間的連接關係。如圖3所示，各可程式切換元件控制多個佈線133、多個佈線134和多個佈線135的每一個與多個佈線124中的一個之間的連接。
明確而言，在圖3中，例示出作為多個佈線 133設置有佈線133_1、佈線133_2、佈線133_3，作為多個佈線134設置有佈線134_1、佈線134_2、佈線134_3，作為多個佈線135設置有佈線135_1、佈線135_2、佈線135_3的情況。另外，在圖3中，例示出作為多個佈線124設置有佈線124_1、佈線124_2、佈線124_3的情況。另外，圖3例示出設置有可程式切換元件150_1、可程式切換元件150_2以及可程式切換元件150_3的情況。
在此，圖4示出圖2C和圖3所示的可程式切換元件150_1至150_3的具體結構實例。如圖4所示，各可程式切換元件150具有多個可程式切換元件100_1至100_k。圖4所示的可程式切換元件100_1至100_k相當於圖1所示的可程式切換元件100具有由兩種上下文選擇信號切換上下文的電路結構的例子。
多個可程式切換元件100_1至100_k分別設置有輸入端子IN_1至IN_k(k為2以上的自然數)，根據供應到選擇線CL_1和選擇線CL_2的兩種上下文選擇信號，選擇儲存在組態資料記憶電路101_1或組態資料記憶電路101_2中的組態資料，而切換輸入端子IN_1至IN_k中的任一與輸出端子OUT之間的連接。
明確而言，在圖4所示的可程式切換元件150中，在供應到選擇線CL_1的上下文選擇信號為H位準電位的情況下，根據儲存在組態資料記憶電路101_1中的組態資料，而控制各輸入端子IN_1至IN_k與輸出端子 OUT之間的連接的切換。另外，在供應到選擇線CL_2的上下文選擇信號為H位準電位的情況下，根據儲存在組態資料記憶電路101_2中的組態資料，而控制各輸入端子IN_1至IN_k與輸出端子OUT之間的連接的切換。
在圖3中，可程式切換元件150_1控制多個佈線133、多個佈線134和多個佈線135的每一個與佈線124_1之間的連接。明確而言，可程式切換元件150_1具有根據組態資料和上下文選擇信號選擇多個佈線133、多個佈線134和多個佈線135中的一個佈線，而將所選擇的佈線連接到佈線124_1的功能。
當將圖4所示的可程式切換元件150用作圖3所示的可程式切換元件150_1時，圖3所示的多個佈線133、多個佈線134以及多個佈線135相當於圖4所示的輸入端子IN_1至IN_k，圖3所示的佈線124_1相當於圖4所示的輸出端子OUT。
另外，可程式切換元件150_2控制多個佈線133、多個佈線134和多個佈線135的每一個與佈線124_2之間的連接。明確而言，可程式切換元件150_2具有根據組態資料和上下文選擇信號選擇多個佈線133、多個佈線134和多個佈線135中的一個佈線，而將所選擇的佈線連接到佈線124_2的功能。
當將圖4所示的可程式切換元件150用於圖3所示的可程式切換元件150_2時，圖3所示的多個佈線133、多個佈線134以及多個佈線135相當於圖4所示的 輸入端子IN_1至IN_k，圖3所示的佈線124_2相當於圖4所示的輸出端子OUT。
另外，可程式切換元件150_3控制多個佈線133、多個佈線134和多個佈線135的每一個與佈線124_3之間的連接。明確而言，可程式切換元件150_3具有根據組態資料和上下文選擇信號選擇多個佈線133、多個佈線134和多個佈線135中的一個佈線，而將所選擇的佈線連接到佈線124_3的功能。
當將圖1所示的可程式切換元件100用作圖3所示的可程式切換元件150_3時，圖3所示的多個佈線133、多個佈線134及多個佈線135相當於圖4所示的輸入端子IN_1至IN_k，圖3所示的佈線124_3相當於圖4所示的輸出端子OUT。
如上所述，在本發明的一個實施例中，根據組態資料和上下文選擇信號選擇與可程式邏輯元件131的輸出端子連接的佈線133、佈線134、佈線135等多個佈線中的一個佈線，而藉由上述可程式切換元件150連接所選擇的佈線與連接到可程式邏輯元件131的輸入端子的佈線124等一個佈線。另外，在圖2A所示的結構中，藉由將包括具有上述結構的可程式切換元件150的開關電路110和由開關電路110控制連接的上述各種佈線設置在第一列140_1、第二列140_2、第三列140_3等包括可程式邏輯元件131的列之間，可以由可程式切換元件150之一控制第二列140_2所具有的一個可程式邏輯元件131與第 二列140_2所具有的其他的可程式邏輯元件131之間的連接。另外，可以由可程式切換元件150之一控制第一列140_1所具有的一個可程式邏輯元件131與第二列140_2所具有的一個可程式邏輯元件131之間的連接。此外，可以由可程式切換元件150之一控制第二列140_2所具有的一個可程式邏輯元件131與第三列140_3所具有的一個可程式邏輯元件131之間的連接。因此，在圖2A所示的結構中，可以在提高PLD 130中的設計的自由度的同時，可以減少包括在佈線資源中的開關的個數。
〈PLE的結構實例〉
圖5A例示出可程式邏輯元件131的一個方式。圖5A所示的可程式邏輯元件131包括LUT(look-up table查找表)160、正反器161、組態記憶體162。組態記憶體162具有儲存從記憶體元件發送的組態資料並由上下文選擇信號切換該組態資料而輸出的功能。LUT 160的邏輯電路由從組態記憶體162發送的組態資料的內容決定。並且，當確定組態資料時，LUT 160根據供應到輸入端子163的多個輸入信號的輸入值而決定一個輸出值。並且，LUT 160輸出包括上述輸出值的信號。正反器161保持從LUT 160輸出的信號，並與時脈信號CLK同步地從第一輸出端子164及第二輸出端子165輸出對應於上述信號的輸出信號。
此外，也可以由組態資料定義正反器161的 種類。明確而言，也可以由組態資料使正反器161具有D型正反器、T型正反器、JK型正反器和RS型正反器中的任一者的功能。
另外，圖5B例示出可程式邏輯元件131的其他的一個方式。圖5B所示的可程式邏輯元件131具有對圖5A所示的可程式邏輯元件131附加多工器168和組態記憶體169的結構。在圖5B中，LUT 160的輸出信號和正反器161的輸出信號被輸入到多工器168。另外，多工器168具有根據儲存在組態記憶體169中的組態資料和上下文選擇信號選擇並輸出上述兩個輸出信號中的一者的功能。多工器168的輸出信號從第一輸出端子164及第二輸出端子165被輸出。
〈LUT的結構實例〉
接著，對可程式邏輯元件131所具有的LUT 160的結構實例進行說明。LUT 160可以使用多個多工器構成。並且，可以採用將組態資料輸入到多個多工器的輸入端子和控制端子中的任一者的結構。
圖6A示出可程式邏輯元件131所具有的LUT 160的一個實施例。
在圖6A中，LUT 160使用七個雙輸入多工器(多工器31、多工器32、多工器33、多工器34、多工器35、多工器36、多工器37)構成。多工器31至多工器34的各輸入端子相當於LUT 160的輸入端子M1至M8。
多工器31至多工器34的各控制端子彼此連接，上述控制端子相當於LUT 160的輸入端子in3。多工器31的輸出端子及多工器32的輸出端子與多工器35的兩個輸入端子連接，多工器33的輸出端子及多工器34的輸出端子與多工器36的兩個輸入端子連接。多工器35的控制端子與多工器36的控制端子連接，上述控制端子相當於LUT 160的輸入端子in2。多工器35的輸出端子及多工器36的輸出端子與多工器37的兩個輸入端子連接。多工器37的控制端子相當於LUT 160的輸入端子in1。多工器37的輸出端子out相當於LUT 160的輸出端子OUT。
藉由將對應於儲存在組態記憶體中的組態資料的輸出信號從該組態記憶體輸入到輸入端子M1至輸入端子M8，可以決定由LUT 160進行的邏輯運算的種類。
例如，在圖6A的LUT 160中，當從組態記憶體將對應於儲存在該組態記憶體中且具有“0”、“1”、“0”、“1”、“0”、“1”、“1”、“1”的數位值的組態資料的輸出信號分別輸入到LUT 160中的輸入端子M1至輸入端子M8時，可以實現圖6C所示的等效電路的功能。
圖6B示出可程式邏輯元件131所具有的LUT 160的其他的一個實施例。
在圖6B中，LUT 160使用三個雙輸入多工器(多工器41、多工器42、多工器43)和雙輸入OR電路 44構成。
多工器41的輸出端子及多工器42的輸出端子與多工器43的兩個輸入端子連接。OR電路44的輸出端子與多工器43的控制端子連接。多工器43的輸出端子相當於LUT 160的輸出端子OUT。
並且，藉由從組態記憶體將對應於儲存在該組態記憶體中的組態資料的輸出信號輸入到多工器41的控制端子A1、輸入端子A2及輸入端子A3、多工器42的控制端子A6、輸入端子A4及輸入端子A5和OR電路44的輸入端子A7及輸入端子A8中的任一，可以決定由LUT 160進行的邏輯運算的種類。
例如，在圖6B中，當從組態記憶體將對應於儲存在該組態記憶體中且具有“0”、“1”、“0”、“0”、“0”的數位值的組態資料的輸出信號分別輸入到LUT 160中的輸入端子A2、輸入端子A4、輸入端子A5、控制端子A6、輸入端子A8時，可以實現圖6C所示的等效電路的功能。注意，在上述結構中，控制端子A1、輸入端子A3、輸入端子A7分別相當於輸入端子in1、輸入端子in2、輸入端子in3。
注意，雖然圖6A及圖6B示出使用雙輸入多工器構成的LUT 160的例子，但是也可以採用使用具有更多輸入的多工器構成的LUT 160。
另外，除了多工器之外，LUT 160還可以具有二極體、電阻元件、邏輯電路(或邏輯元件)、開關中 的任一者或全部。作為邏輯電路(或邏輯元件)，可以使用緩衝器、反相器、NAND電路、NOR電路、三態緩衝器、時脈反相器等。作為開關，例如可以使用類比開關、電晶體等。
另外，雖然示出使用圖6A或圖6B所示的LUT 160進行如圖6C所示那樣的三輸入單輸出的邏輯運算的情況，但是不侷限於此。藉由適當地決定LUT 160的結構及所輸入的組態資料，可以實現更多的輸入、更多的輸出的邏輯運算。
如上所述，藉由與實施例1組合，本發明的一個實施例可以提供一種電路結構，其中在信號被輸入到可程式切換元件的期間中，使設置在該可程式切換元件的輸入端子與輸出端子之間的電晶體的閘極處於電浮動狀態。藉由採用該結構，利用增壓效果使閘極電壓根據流過可程式邏輯元件之間的信號而上升，由此抑制振幅電壓的下降。
本實施例可以與其他實施例適當地組合而實施。
實施例3
在本實施例中，對上述實施例1所說明的電路結構的具體工作進行說明。
首先，圖7A示出電路結構的一例，其中，在具有圖1所示的電路結構的可程式切換元件中儲存兩種組 態資料，並由上下文選擇信號選擇該組態資料而切換可程式邏輯元件之間的連接。
圖7A所示的可程式切換元件200包括組態資料記憶電路101A、101B、上下文選擇電路102A、102B。
組態資料記憶電路101A包括電晶體111A、電晶體112A、節點113A以及電容元件114A。組態資料記憶電路101B包括電晶體111B、電晶體112B、節點113B以及電容元件114B。
上下文選擇電路102A包括電晶體116A、電晶體117A以及節點118A。上下文選擇電路102B包括電晶體116B、電晶體117B以及節點118B。
另外，在圖7A中，為了表示包括氧化物半導體層，在電晶體111A、電晶體111B、電晶體116A以及電晶體116B的附近附上“OS”的符號。
電晶體111A的閘極與字線WL_A連接。電晶體116A的源極和汲極中的一者與選擇線CL_A連接。電晶體111B的閘極與字線WL_B連接。電晶體116B的源極和汲極中的一者與選擇線CL_B連接。電晶體111A以及電晶體111B的源極和汲極中的一者與位元線BL連接。電晶體116A以及電晶體116B的閘極與電源供應線VL連接。
電晶體111A和電晶體111B可以參照圖1所示的電晶體111_1至111_m的說明。電晶體112A和電晶體112B可以參照圖1所示的電晶體112_1至112_m的說 明。節點113A和電容元件114A以及節點113B和電容元件114B為構成圖1所示的節點113_1至113_m的電路，可以參照節點113_1至113_m的說明。
電晶體116A和電晶體116B可以參照圖1所示的電晶體116_1至116_m的說明。電晶體117A和電晶體117B可以參照圖1所示的電晶體117_1至117_m的說明。節點118A和節點118B可以參照圖1所示的節點118_1至118_m的說明。
字線WL_A以及字線WL_B可以參照圖1所示的字線WL_1至WL_m的說明。另外，控制電晶體116A的導通狀態的字信號被供應到字線WL_A，控制電晶體116B的導通狀態的字信號被供應到字線WL_B。
選擇線CL_A和選擇線CL_B可以參照圖1所示的選擇線CL_1至CL_m的說明。另外，寫入到節點118A的上下文選擇信號被供應到選擇線CL_A，寫入到節點118B的上下文選擇信號被供應到選擇線CL_B。
位元線BL可以參照圖1所示的位元線BL的說明。另外，儲存在節點113A和電容元件114A中的組態資料以及儲存在節點113B和電容元件114B中的組態資料被供應到圖7A所示的位元線BL。
電源供應線VL可以參照圖1所示的電源供應線VL的說明。
另外，圖7B所示的電路的方塊圖是圖7A所示的可程式切換元件200的電路結構的示意圖。另外，在 圖7B所示的方塊圖中，為了表示與周圍的佈線之間的連接關係而在方塊圖內附上符號，連接到對應於符號的端子的佈線與圖7A所示的元件連接。另外，在圖8中使用圖7B所示的電路方塊進行說明。其中，未圖示與各可程式切換元件連接的電源供應線VL。
圖8示出可程式切換元件200_1至200_8、可程式切換元件201_1至201_8以及可程式邏輯元件131_1和131_2的電路方塊。
可程式切換元件200_1至200_8以及可程式切換元件201_1至201_8與字線WL_A1至WL_A8、字線WL_B1至WL_B8、位元線BL1和BL2、輸入端子IN1和IN2、輸出端子OUT1至OUT8、選擇線CL_A和CL_B以如圖8所示的方式連接。
可程式邏輯元件131_1以及131_2具有輸入端子in1至in4以及輸出端子out，與可程式切換元件200_1至200_8以及可程式切換元件201_1至201_8以如圖8所示的方式連接。
另外，圖9示出當參照圖10說明圖8所示的電路結構的時序圖時使用的可程式切換元件200_1以及可程式切換元件200_2中的各節點和佈線。
例如，在圖10所示的時序圖中，節點N11_A表示圖9所示的可程式切換元件200_1中的對應於圖7A所示的節點113A的節點。另外，節點N21_A表示圖9所示的可程式切換元件200_1中的對應於圖7A所示的節點 118A的節點。另外，節點N31_A表示圖9所示的可程式切換元件200_1中的對應於圖7A所示的電晶體112A與電晶體117A之間的節點。
另外，在圖10所示的時序圖中，將圖9所示的可程式切換元件200_1中的對應於圖7A所示的節點113B的節點稱為節點N11_B。另外，將圖9所示的可程式切換元件200_1中的對應於圖7A所示的節點118B的節點稱為節點N21_B。另外，將圖9所示的可程式切換元件200_1中的對應於圖7A所示的電晶體112B與電晶體117B之間的節點稱為節點N31_B。
另外，在圖10所示的時序圖中，將圖9所示的可程式切換元件200_2中的對應於圖7A所示的節點113A的節點稱為節點N12_A。另外，將圖9所示的可程式切換元件200_2中的對應於圖7A的節點118A的節點稱為節點N22_A。另外，將圖9所示的可程式切換元件200_2中的對應於圖7A所示的電晶體112A與電晶體117A之間的節點稱為節點N32_A。
另外，在圖10所示的時序圖中，將圖9所示的可程式切換元件200_2中的對應於圖7A所示的節點113B的節點稱為節點N12_B。另外，將圖9所示的可程式切換元件200_1中的對應於圖7A所示的節點118B的節點稱為節點N22_B。另外，將圖9所示的可程式切換元件200_2中的對應於圖7A所示的電晶體112B與電晶體117B之間的節點稱為節點N32_B。
另外，圖10示出圖8和圖9所示的電路圖的時序圖。
在圖10中，首先，在時刻T100中開始第一上下文的組態。
明確而言，在時刻T101中，字線WL_A1的電位成為H位準電位，位元線BL的電位被寫入到節點N11_A。接著，在時刻T102中，字線WL_A2的電位成為H位準電位，位元線BL1的電位被寫入到節點N12_A。在寫入結束之後，各字線的電位成為L位準電位，節點N11_A和節點N12_A都處於電浮動狀態。
接著，在時刻T200中，開始第二上下文的組態。
明確而言，在時刻T201中，字線WL_B1的電位成為H位準電位，位元線BL的電位被寫入到節點N11_B。接著，在時刻T202中，字線WL_B2的電位成為H位準電位，位元線BL1的電位被寫入到節點N12_B。在寫入結束之後，各字線的電位成為L位準電位，節點N11_B和節點N12_B都處於電浮動狀態。
藉由上述工作，第一上下文和第二上下文的組態就完成。
接著，對在時刻T300中使用者利用第一上下文的情況進行說明。
明確而言，在時刻T301中，在使用者選擇第一上下文的情況下，對選擇線CL_A施加H位準電位並對 選擇線CL_B施加L位準電位。其結果，節點N21_A和節點N22_A的電位成為H位準電位而處於電浮動狀態。另外，節點N21_B和節點N22_B的電位成為L位準電位。
接著，在時刻T302中，在H位準電位被輸入到輸入端子IN1的情況下，處於電浮動狀態的節點N11_A的電壓因增壓效果而上升。因此，節點N31_A的電位上升，而不降低等於電晶體112A的臨界電壓的電壓。由於節點N31_A的電位上升，因此處於電浮動狀態的節點N21_A的電位因增壓效果而上升。因此，輸出端子OUT1的電位成為H位準電位，而不降低等於電晶體117A的臨界電壓的電壓。
另外，在時刻T302中，在H位準電位被輸入到輸入端子IN1的情況下，處於電浮動狀態的節點N11_B和節點N12_A的電壓因增壓效果而上升。然而，在節點N11_B和節點N12_A的電位為L位準的情況下，增壓效果沒有H位準電位的情況那麼高，因此節點N11_B和節點N12_A的電壓幾乎不上升。因此，節點N31_B和節點N32_A的電位保持L位準電位。
另外，在時刻T302中，在H位準電位被輸入到輸入端子IN1的情況下，處於電浮動狀態的節點N12_B的電壓因增壓效果而上升。因此，節點N32_B的電位成為H位準電位。然而，由於節點N22_B的電位為L位準電位，因此輸出端子OUT2的電位保持L位準電位。
接著，對在時刻T400中使用者利用第二上下文的情況進行說明。
明確而言，在時刻T401中，在使用者選擇第二上下文的情況下，對選擇線CL_A施加L位準電位並對選擇線CL_B施加H位準電位。其結果，節點N21_B和節點N22_B的電位成為H位準電位而處於電浮動狀態。另外，節點N21_A和節點N22_A的電位成為L位準電位。
接著，在時刻T402中，在H位準電位被輸入到輸入端子IN1的情況下，處於電浮動狀態的節點N12_B的電壓因增壓效果而上升。因此，節點N32_B的電位上升，而不降低等於電晶體112B的臨界電壓的電壓。由於節點N32_B的電位上升，因此處於電浮動狀態的節點N22_B的電位因增壓效果而上升。因此，輸出端子OUT2的電位成為H位準電位，而不降低等於電晶體117B的臨界電壓的電壓。
另外，在時刻T402中，在H位準電位被輸入到輸入端子IN1的情況下，處於電浮動狀態的節點N11_B和節點N12_A的電壓因增壓效果而上升。然而，在節點N11_B和節點N12_A的電位為L位準的情況下，增壓效果沒有H位準電位的情況那麼高，因此節點N11_B和節點N12_A的的電壓幾乎不上升。因此，節點N31_B和節點N32_A的電位保持L位準。
另外，在時刻T402中，在H位準電位被輸入 到輸入端子IN1的情況下，處於電浮動狀態的節點N11_A的電壓因增壓效果而上升。因此，節點N31_A的電位成為H位準電位。然而，由於節點N21_A的電位為L位準電位，因此輸出端子OUT1的電位保持L位準電位。
本實施例可以與其他實施例適當地組合而實施。
實施例4
在本實施例中，說明利用電路計算驗證本發明的一個方式的PLD及比較例子的PLD所包括的可程式切換元件的結構中的增壓效果的結果。
在電路計算中，使用SILVACO公司製造的類比電路模擬軟體“SmartSpice”比較並評估在具有不同電路結構的可程式切換元件的輸入端子與輸出端子之間傳輸的信號的波形。
比較圖11A所示的電路結構、圖12A所示的電路結構以及圖13A所示的電路結構。另外，圖11A所示的電路結構相當於上述實施例所說明的圖7A的電路結構的一部分。
在比較例子的圖12A所示的電路結構中，沒有設置圖7A所示的電路結構中的電晶體116A。另外，在圖13A所示的電路結構中，沒有設置圖7A所示的電路結構中的電晶體111A、電晶體116A以及字線WL。
另外，圖11B、圖12B以及圖13B分別示出 在圖11A、圖12A以及圖13A中供應到字線、選擇線CL、位元線BL、輸入端子IN的信號的時序圖。
另外，在圖11B、圖12B以及圖13B中，供應到輸入端子IN的信號為具有1MHz的頻率的方波信號。
另外，在圖11A和圖12A中，為了表示用作電晶體111A和電晶體116A的電晶體為包括氧化物半導體層的電晶體(以下，縮寫為OS電晶體)，其附近附上OS的符號。另外，在圖11A、圖12A以及圖13A中，用作電晶體112A和電晶體117A的電晶體為包括矽半導體層的電晶體(以下，縮寫為Si電晶體)。
另外，下面示出在圖11A、圖12A以及圖13A所示的電路結構的電路計算中使用的參數。
電路計算的輸入電壓條件為如下：H位準電位為2.5V，L位準電位為0V。另外，Si電晶體的通道長度L為0.5μm，通道寬度W為15μm。另外，OS電晶體的通道長度L為1μm，通道寬度W為4μm。另外，在電路計算中使用的Si電晶體和OS電晶體的特性參數為從實際的裝置抽出的值。另外，電容元件114A的靜電電容為4fF。
接著，對圖11B、圖12B以及圖13B所示的電路計算的工作進行說明。
首先，在圖11A、圖12A以及圖13A所示的電路結構中，供應到各佈線的信號的電位和各節點的電荷 的初期值為供應電源電壓之前的值，為L位準。
接著，在圖11A所示的電路結構中，對電源供應線VL施加H位準電位。
接著，假設組態工作，將圖11A和圖12A所示的電路結構中的施加到字線WL的電位從L位準切換到H位準。另外，在切換字線WL的電位的同時，將施加到位元線BL的電位從L位準切換到H位準。另外，在圖11A和圖12A所示的電路結構中的節點113A中儲存H位準電位。然後，將施加到字線WL和位元線BL的電位從H位準切換到L位準而結束組態。
接著，假設上下文的選擇，將圖11A、圖12A以及圖13A所示的電路結構中的選擇線CL的電位從L位準切換到H位準。然後，由於在圖11A中電晶體116A成為導通狀態，因此H位準電位被寫入到節點118A。在圖12A和圖13A中，將H位準的電位直接寫入節點118A。然後，選擇線CL保持H位準，節點118A的電位上升到H位準，因此電晶體116A成為非導通狀態。
接著，對輸入端子施加方波信號。在圖11A、圖12A以及圖13A所示的電路結構中，電晶體112A和117A處於導通狀態，因此輸出端子OUT輸出方波信號。
圖14示出上述電路計算的結果，其中橫軸表示時間，縱軸表示從輸出端子輸出的信號的電壓。圖14示出從圖11A的輸出端子OUT輸出的信號501的波形 (四角形)、從圖12A的輸出端子OUT輸出的信號502的波形(圓形)以及從圖13A的輸出端子OUT輸出的信號503的波形(三角形)。藉由觀察從各電路結構的輸出端子輸出的信號波形的失真，來驗證增壓效果。
如圖14所示，藉由電路計算可知，相當於本發明的一個實施例的圖11A的電路結構幾乎不發生信號波形的衰減，而圖12A和圖13A所示的電路結構發生信號波形的衰減。
本實施例可以與其他實施例適當地組合而實施。
實施例5
在本實施例，說明可用於上述實施例所說明的關態電流小的電晶體的半導體層的氧化物半導體。
用於電晶體的半導體層中的通道形成區的氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。尤其較佳為包含In及Zn。此外，除了上述元素以外，較佳為還包含使氧堅固地結合的穩定劑(stabilizer)。作為穩定劑，包含鎵(Ga)、錫(Sn)、鋯(Zr)、鉿(Hf)和鋁(Al)中的至少一種即可。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu) 中的一種或多種。
作為用於電晶體的半導體層的氧化物半導體，例如可以舉出氧化銦、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也記為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-Zr-Zn類氧化物、In-Ti-Zn類氧化物、In-Sc-Zn類氧化物、In-Y-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物等。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1、In：Ga：Zn=3：1：2或In：Ga：Zn=2：1：3的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。
當構成半導體層的氧化物半導體膜包含大量的氫時，由於氫與氧化物半導體鍵合而氫的一部分成為施體，並產生作為載子的電子。由此，電晶體的臨界電壓向 負方向漂移。因此，在形成氧化物半導體膜之後較佳為進行脫水化處理(脫氫化處理)，從氧化物半導體膜去除氫或水分來進行高度純化，以使儘量不包含雜質。
此外，有時因對氧化物半導體膜進行脫水化處理(脫氫化處理)而使氧化物半導體膜的氧減少。因此，為了填補對氧化物半導體膜進行脫水化處理(脫氫化處理)而增加的氧缺陷，較佳為對氧化物半導體添加氧。在本說明書等中，有時將對氧化物半導體膜供應氧的處理稱為加氧化處理，或者，有時將使氧化物半導體膜所包含的氧多於化學計量組成的處理稱為過氧化處理。
像這樣，藉由進行脫水化處理(脫氫化處理)以從氧化物半導體膜去除氫或水分，並進行加氧化處理以填補氧缺陷，可以得到i型(本質)或無限趨近於i型的實質上呈i型(本質)的氧化物半導體膜。此外，實質上呈本質是指氧化物半導體膜中的來源於施體的載子極少(近於零)，載子密度為1×1017/cm3以下、1×1016/cm3以下、1×1015/cm3以下、1×1014/cm3以下、1×1013/cm3以下。
此外，如此，具備i型或實質上呈i型的氧化物半導體膜的電晶體可以實現極為優良的關態電流特性。例如，可以使使用氧化物半導體膜的電晶體的處於關閉狀態時的汲極電流在室溫(25℃左右)下為1×10-18A以下，較佳為1×10-21A以下，更佳為1×10-24A以下，或者，在85℃下為1×10-15A以下，較佳為1×10-18A以下， 更佳為1×10-21A以下。此外，「電晶體處於關閉狀態」是指：在n通道電晶體的情況下，閘極電壓充分低於臨界電壓的狀態。明確而言，只要閘極電壓比臨界電壓低1V以上、2V以上或3V以上，電晶體則成為關閉狀態。
另外，以下說明氧化物半導體膜的結構。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，對CAAC-OS膜 進行詳細的說明。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用面外(out-of-plane)法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直 於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(軸)旋轉樣本的條件下進行分析(掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的晶化度不一定均勻。例如，在CAAC-OS膜的結晶部藉由從CAAC-OS膜的頂 面附近產生的結晶生長而形成的情況下，有時頂面附近的晶化度高於被形成面附近的晶化度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的晶化度改變，所以有時CAAC-OS膜中的晶化度根據區域而不同。
注意，當利用面外(out-of-plane)法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
本實施例可以與其他實施例適當地組合而實施。
實施例6
在本實施例中，參照圖式對一種電晶體的剖面結構進行說明，該電晶體用於構成根據所公開的發明的一個方式的PLD所包括的可程式切換元件的電路部。
圖15示出根據本發明的一個方式的電路部的 剖面結構的一部分的一例。在圖15中，例示出上述實施例3所示的電晶體111A、電容元件114A以及電晶體112A。
在本實施例中，例示出電晶體112A形成在單晶矽基板上，並且將氧化物半導體被用於活性層的電晶體111A形成在電晶體112A上的情況。在電晶體112A中，也可以將非晶、微晶、多晶或單晶的矽或鍺等的薄膜的半導體用於活性層。或者，在電晶體112A中，也可以將氧化物半導體用於活性層。當在所有的電晶體中將氧化物半導體用於活性層時，也可以將電晶體111A不層疊在電晶體112A上，可以在同一層上形成電晶體111A和電晶體112A。
在使用薄膜矽形成電晶體112A的情況下，也可以使用：藉由電漿CVD法等氣相生長法或濺射法形成的非晶矽；利用雷射退火法等處理使非晶矽結晶化的多晶矽；以及對單晶矽晶片注入氫離子等而使其表層部剝離的單晶矽等。
另外，在上述實施例1中說明的可程式切換元件100所包括的電晶體中，在將氧化物半導體用於電晶體111A及電晶體116A且將矽用於包括電晶體112A的其他電晶體的情況下，使用氧化物半導體的電晶體的個數比使用矽的電晶體少。因此，藉由在使用矽的電晶體上層疊電晶體111A及電晶體116A，可以緩和電晶體111A及電晶體116A的設計規則。
如此，藉由採用層疊使用矽的電晶體和使用氧化物半導體的電晶體的結構的暫存器，可以縮小PLD的晶片面積。此外，在一個電路方塊中，使用矽的電晶體的個數比使用氧化物半導體的電晶體的個數多，因此實際上的PLD的晶片面積根據使用矽的電晶體的個數決定。
雖然氧化物半導體膜可以利用濺射法形成，但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生因電漿損傷所引起的缺陷的優點。
可以以如下方法進行利用熱CVD法的成膜：將處理室內的壓力設定為大氣壓或減壓，將原料氣體及氧化劑同時供應到處理室內，使其在基板附近或在基板上發生反應。
另外，可以以如下方法進行利用ALD法的成膜：將處理室內的壓力設定為大氣壓或減壓，將用於反應的原料氣體依次引入處理室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的原料氣體依次供應到處理室內。為了防止多種原料氣體混合，例如，在引入第一原料氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二原料氣體。注意，當同時引入第一原料氣體及惰性氣體時，惰性氣體用 作載子氣體，另外，可以在引入第二原料氣體的同時引入惰性氣體。另外，也可以利用真空抽氣將第一原料氣體排出來代替引入惰性氣體，然後引入第二原料氣體。第一原料氣體附著到基板表面形成第一單原子層，之後引入的第二原料氣體與該第一單原子層起反應，由此第二單原子層層疊在第一單原子層上而形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於形成微型FET。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施例所公開的導電膜或半導體膜，例如，當形成InGaZnOX(X>0)膜時，使用三甲基銦、三甲基鎵及二乙基鋅。另外，三甲基銦的化學式為(CH3)3In。另外，三甲基鎵的化學式為(CH3)3Ga。另外，二乙基鋅的化學式為(CH3)2Zn。另外，不侷限於上述組合，也可以使用三乙基鎵(化學式為(C2H5)3Ga)代替三甲基鎵，並使用二甲基鋅(化學式為(C2H5)2Zn)代替二乙基鋅。
例如，在使用利用ALD的成膜裝置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後同時引入WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD的成膜裝置形成氧化物半導體膜如InGaZnOX(X>0)膜時，依次反復引入 In(CH3)3氣體和O3氣體形成InO2層，然後同時引入Ga(CH3)3氣體和O3氣體形成GaO層，之後同時引入Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體代替In(CH3)3氣體。此外，也可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。還可以使用In(C2H5)3氣體代替In(CH3)3氣體。另外，也可以使用Zn(CH3)2氣體。
在圖15中，在半導體基板800上形成有n通道電晶體112A。
作為半導體基板800，例如可以使用具有n型或p型導電型的矽基板、鍺基板、矽鍺基板、化合物半導體基板(GaAs基板、InP基板、GaN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等。在圖15中例示出使用具有n型導電型的單晶矽基板的情況。
另外，電晶體112A與其他電晶體由元件分離絕緣膜801電分離。元件分離絕緣膜801可以使用矽局部氧化(LOCOS：Local Oxidation of Silicon)法或溝槽分離法等形成。
明確而言，電晶體112A包括：形成在半導體基板800中的用作源極區或汲極區的雜質區802及雜質區 803；閘極電極804；以及設置在半導體基板800與閘極電極804之間的閘極絕緣膜805。閘極電極804隔著閘極絕緣膜805重疊於形成在雜質區802與雜質區803之間的通道形成區。
在電晶體112A上形成有絕緣膜809。在絕緣膜809中形成有開口部。並且，在該開口部中形成有接觸於雜質區802的佈線810、接觸於雜質區803的佈線811以及接觸於閘極電極804的佈線812。
並且，佈線810連接於形成在絕緣膜809上的佈線815，佈線811連接於形成在絕緣膜809上的佈線816，佈線812連接於形成在絕緣膜809上的佈線817。
在佈線815至佈線817上形成有絕緣膜820。在絕緣膜820中形成有開口部，在該開口部中形成有連接到佈線817的佈線821。
並且，在圖15中，在絕緣膜820上形成有電晶體111A及電容元件114A。
電晶體111A在絕緣膜820上包括：包含氧化物半導體的半導體膜830；半導體膜830上的用作源極電極或汲極電極的導電膜832及導電膜833；半導體膜830、導電膜832及導電膜833上的閘極絕緣膜831；以及位於閘極絕緣膜831上並在導電膜832與導電膜833之間重疊於半導體膜830的閘極電極834。另外，導電膜833連接於佈線821。
另外，在閘極絕緣膜831上的重疊於導電膜 833的位置設置有導電膜835。將導電膜833與導電膜835隔著閘極絕緣膜831彼此重疊的部分用作電容元件114A。
另外，在圖15中例示出電容元件114A與電晶體111A一起設置在絕緣膜820上的情況，但是電容元件114A也可以與電晶體112A一起設置在絕緣膜820下。
並且，在電晶體111A及電容元件114A上設置有絕緣膜841。在絕緣膜841中設置有開口部，在該開口部中接觸於閘極電極834的導電膜843設置在絕緣膜841上。
另外，在圖15中，電晶體111A在半導體膜830的至少一個表面一側具有閘極電極834即可，但是也可以具有隔著半導體膜830設置的一對閘極電極。
在電晶體111A具有隔著半導體膜830設置的一對閘極電極的情況下，對一個閘極電極供應用來控制導通或關閉的信號，對另一個閘極電極從其他的端子施加電位，即可。在後者的情況下，既可以對一對電極施加相同位準的電位，又可以只對另一個閘極電極施加接地電位等固定電位。藉由控制對另一個閘極電極施加的電位的位準，可以控制電晶體111A的臨界電壓。
另外，半導體膜830不一定由單層的氧化物半導體構成，也可以由層疊的多個氧化物半導體構成。圖16A示出半導體膜830具有三層的疊層結構時的電晶體 111A的結構實例。
圖16A所示的電晶體111A包括：設置在絕緣膜820等上的半導體膜830；與半導體膜830電連接的導電膜832和導電膜833；閘極絕緣膜831；以及在閘極絕緣膜831上與半導體膜830重疊的方式設置的閘極電極834。
另外，在電晶體111A中，作為半導體膜830從絕緣膜820一側依次疊層有氧化物半導體層830a至氧化物半導體層830c。
氧化物半導體層830a及氧化物半導體層830c是作為構成要素包含構成氧化物半導體層830b的金屬元素中的至少一種的氧化物膜，其導帶底能量比氧化物半導體層830b近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。此外，氧化物半導體層830b較佳為至少包含銦，因為載子移動率得到提高。
另外，如圖16B所示，也可以在導電膜832和導電膜833上層疊氧化物半導體層830c和閘極絕緣膜831。
本實施例可以與其他實施例適當地組合而實施。
實施例7
在本實施例中，參照圖17A至圖18E說明將包括上 述實施例所說明的PLD的電路應用於電子構件的例子及具備該電子構件的電子裝置的例子。
在圖17A中，說明將包括上述實施例所說明的PLD的半導體裝置應用於電子構件的例子。注意，電子構件也被稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向和端子的形狀具有不同規格和名稱。於是，在實施例中，說明其一個例子。
藉由在組裝製程(後製程)中組合能夠安裝在印刷電路板上並從印刷電路板分離的構件，完成由上述實施例6的圖15所示的電晶體構成的電路部。
後製程可以藉由圖17A所示的製程結束。明確而言，在由前製程得到的元件基板完成(步驟S1)之後，研磨基板的背面(步驟S2)。藉由在此步驟使基板薄膜化，可以減少在前製程中產生的基板的翹曲等，而實現構件的小型化。
進行研磨基板的背面且將基板分成多個晶片的切割(dicing)製程。並且，進行如下晶片接合(die bonding)製程(步驟S3)：拾取被切割的各晶片，安裝於引線框架上而接合。該晶片接合製程中的晶片與引線框架的接合可以適當地根據產品選擇合適的方法，如利用樹脂的接合或利用膠帶的接合等。另外，在晶片接合製程中，也可以將各晶片安裝於插入物(interposer)上而接合。
接著，進行將引線框架的引線與晶片上的電 極藉由金屬細線(wire)電連接的打線接合(wire bonding)(步驟S4)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球形接合(ball bonding)或楔形接合(wedge bonding)。
對進行了打線接合後的晶片實施由環氧樹脂等密封的封膠(molding)製程(步驟S5)。藉由進行封膠製程，使電子構件的內部被樹脂填充，由機械外力可以保護安裝於電子構件內部的電路部及金屬細線，還可以降低因水分或灰塵而導致的特性劣化。
接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(步驟S6)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行焊接。
接著，對封裝表面實施印字處理(marking)(步驟S7)。並且藉由最終的檢驗製程(步驟S8)完成具備包括PLD的電路部的電子構件(步驟S9)。
上面說明的電子構件可以具有包括上述實施例所說明的PLD的電路部的結構。因此，可以實現電路面積小且工作速度高的電子構件。
另外，圖17B示出完成的電子構件的透視示意圖。在圖17B中，作為電子構件的一例，示出QFP(Quad Flat Package：四面扁平封裝)的透視示意圖。圖17B所示的電子構件700包括引線701及電路部703。圖17B所示的電子構件700例如安裝於印刷電路板702。藉 由組合多個這樣的電子構件700並使其在印刷電路板702上彼此電連接，來完成半導體裝置。完成的半導體裝置704設置於電子裝置等的內部。
接著，說明將上述電子構件用於如下電子裝置的情況：電腦、可攜式資訊終端(包括行動電話、可攜式遊戲機以及音頻再生裝置等)、電子紙、電視機(也稱為電視或電視接收機)以及數位攝影機等。
圖18A示出可攜式資訊終端，其包括外殼901、外殼902、第一顯示部903a和第二顯示部903b等。在外殼901和外殼902中的至少一部分中設置有包括之前的實施例所示的PLD的半導體裝置。因此，可以實現電路面積小且工作速度高的可攜式資訊終端。
另外，第一顯示部903a為具有觸摸輸入功能的面板，例如如圖18A的左圖所示，可以由第一顯示部903a顯示的選擇按鈕904選擇是進行「觸摸輸入」還是進行「鍵盤輸入」。由於可以以各種各樣的尺寸顯示選擇按鈕，所以各個年齡層的人都能容易使用。在此，例如在選擇「觸摸輸入」的情況下，如圖18A的右圖所示，在第一顯示部903a中顯示鍵盤905。由此，如習知的資訊終端同樣可以利用鍵盤迅速地進行文字輸入等。
另外，圖18A所示的可攜式資訊終端如圖18A的右圖所示，可以將第一顯示部903a和第二顯示部903b中的一者卸下。藉由作為第一顯示部903a採用具有觸摸輸入功能的面板，可以減輕攜帶時的重量，並可以用 一隻手拿著外殼902而用另一隻手進行操作，所以很方便。
圖18A所示的可攜式資訊終端可具有在顯示部上顯示各種資訊(例如靜態影像、動態影像和文字影像等)的功能，在顯示部上顯示日曆、日期、時間等的功能，操作或編輯顯示在顯示部上的資訊的功能，利用各種軟體(程式)控制處理的功能等。另外，也可以採用在外殼的背面或側面具備外部連接端子(耳機端子、USB端子等)、儲存介質插入部等的結構。
另外，圖18A所示的可攜式資訊終端可以採用以無線方式發送且接收資訊的結構。還可以採用以無線方式從電子書籍伺服器購買且下載所希望的書籍資料等的結構。
再者，也可以使圖18A所示的外殼902具有天線、麥克風功能或無線通訊功能，來將其用作行動電話。
圖18B示出安裝有電子紙的電子書閱讀器910，該電子書閱讀器由兩個外殼，即外殼911及外殼912構成。在外殼911及外殼912中分別設置有顯示部913及顯示部914。外殼911及外殼912由軸部915彼此連接，並且可以以該軸部915為軸而進行開閉動作。此外，外殼911包括電源開關916、操作鍵917以及揚聲器918等。在外殼911和外殼912中的至少一個中設置有包括之前的實施例所示的PLD的半導體裝置。因此，可以 實現電路面積小且工作速度高的電子書閱讀器。
圖18C示出電視機，其包括外殼921、顯示部922和支架923等。可以藉由外殼921所具有的開關和遙控器924來進行電視機920的操作。在外殼921和遙控器924中安裝有包括之前的實施例所示的PLD的半導體裝置。因此，可以實現電路面積小且工作速度高的電視機。
圖18D示出智慧手機，其主體930設置有顯示部931、揚聲器932、麥克風933和操作按鈕934等。包括之前的實施例所示的PLD的半導體裝置設置在主體930中。因此，可以實現電路面積小且工作速度高的智慧手機。
圖18E示出數位相機，其包括主體941、顯示部942和操作開關943等。包括之前的實施例所示的PLD的半導體裝置設置在主體941中。因此，可以實現電路面積小且工作速度高的數位相機。
如上所述，在本實施例所示的電子裝置中安裝有根據之前的實施例的PLD。因此，可以實現電路面積小且工作速度高的電子裝置。
實施例8
在本實施例中，說明在利用可攜式終端的軟體處理中使用上述可程式邏輯裝置時的應用例子。
用於可攜式終端的通信的通信協定(規格) 有時被改變。例如，在發生與其他通信協議之間的通信干擾的情況下，有時改變頻帶。另外，由於產品開發週期的短期化或通信技術的快速進步，有時需要在決定通信協定之前進行新產品的開發。因此，在用專用LSI(ASIC)構成通信LSI的情況下，有可能為了進行伴隨通信協定的改變的遮罩變化或再製造等而產生巨大的成本。另外，在利用CPU的軟體處理進行通信LSI的處理的情況下，難以得到滿足通信協定的規格的處理性能，另外有可能導致功耗的增大。
因此，有效的是，在通信協定發生變化的情況下，採用具有上述實施例所說明的可程式邏輯裝置作為通信LSI的可攜式終端，並藉由根據新的通信協定改變使用OS記憶體的可程式邏輯裝置的電路結構，來實現以最適合於該通信協定的電路結構進行影像處理。
在上述實施例所說明的可程式邏輯裝置中，在啟動時不需要改寫組態資料，因此能夠快速啟動可攜式終端。尤其是，可攜式終端為了降低功耗而採用頻繁地關閉電源供應的結構，另外，需要快速回應使用者的鍵盤輸入而啟動，因此較佳為應用上述實施例所說明的可程式邏輯裝置。另外，通信LSI週期性地監視通信信號並當檢測出通信信號時充分工作是有效的。因此，能夠快速啟動的通信LSI是有利的。

Claims (17)

  1. 一種可程式邏輯裝置，包括：可程式切換元件，包括：輸入端子；輸出端子；第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；第六電晶體；第七電晶體；以及第八電晶體，其中，該第一電晶體的第一端子電連接到該第二電晶體的閘極，其中該第二電晶體的第一端子電連接到該輸入端子，其中該第二電晶體的第二端子及該第四電晶體的第一端子互相電連接，其中該第三電晶體的第一端子電連接到該第四電晶體的閘極，其中，該第四電晶體的第二端子電連接到該輸出端子，其中，該第五電晶體的第一端子電連接到該第六電晶體的閘極， 其中該第六電晶體的第一端子電連接到該輸入端子，其中該第六電晶體的第二端子及該第八電晶體的第一端子互相電連接，其中該第七電晶體的第一端子電連接到該第八電晶體的閘極，其中該第八電晶體的第二端子電連接到該輸出端子，其中該第一電晶體的第二端子與該第五電晶體的第二端子互相電連接，並且其中該第三電晶體的閘極與該第七電晶體的閘極互相電連接。
  2. 根據申請專利範圍第1項之可程式邏輯裝置，其中該第一電晶體包括包含氧化物半導體的通道形成區，並且其中，該第三電晶體包括包含氧化物半導體的通道形成區。
  3. 根據申請專利範圍第2項之可程式邏輯裝置，其中該第一電晶體的該通道形成區的該氧化物半導體包含In、Ga和Zn，並且其中該第三電晶體的該通道形成區的該氧化物半導體包含In、Ga和Zn。
  4. 根據申請專利範圍第1項之可程式邏輯裝置，還包括第一可程式邏輯元件以及第二可程式邏輯元件，其中該第一可程式邏輯元件的輸出端子電連接到該可程式切換元件的該輸入端子，並且 其中該第二可程式邏輯元件的輸入端子電連接到該可程式切換元件的該輸出端子。
  5. 根據申請專利範圍第4項之可程式邏輯裝置，其中該第一可程式邏輯元件包括組態以儲存第一組態資料的第一組態記憶體，其中該第一可程式邏輯元件的功能根據該第一組態資料變化，其中該第二可程式邏輯元件包括組態以儲存第二組態資料的第二組態記憶體，其中該第二可程式邏輯元件的功能根據該第二組態資料變化，其中該可程式切換元件包括組態以儲存第三組態資料的節點，並且其中該可程式切換元件的該輸入端子與該可程式切換元件的該輸出端子之間的連接根據該第三組態資料變化。
  6. 根據申請專利範圍第1項之可程式邏輯裝置，還包括第一可程式邏輯元件以及第二可程式邏輯元件，其中該第一可程式邏輯元件的輸出端子電連接到該可程式切換元件的該輸入端子，並且其中該第二可程式邏輯元件的輸入端子電連接到該可程式切換元件的該輸出端子。
  7. 一種包括根據申請專利範圍第1項之可程式邏輯裝置的半導體裝置。
  8. 一種可程式邏輯裝置，包括： 第一可程式切換元件以及第二可程式切換元件，各包括：輸入端子；輸出端子；第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；第六電晶體；第七電晶體；以及第八電晶體，其中，該第一電晶體的第一端子電連接到該第二電晶體的閘極，其中該第二電晶體的第一端子電連接到該輸入端子，其中該第二電晶體的第二端子及該第四電晶體的第一端子互相電連接，其中該第三電晶體的第一端子電連接到該第四電晶體的閘極，其中該第四電晶體的第二端子電連接到該輸出端子，其中，該第五電晶體的第一端子電連接到該第六電晶體的閘極，其中該第六電晶體的第一端子電連接到該輸入端子，其中該第六電晶體的第二端子及該第八電晶體的第一 端子互相電連接，其中該第七電晶體的第一端子電連接到該第八電晶體的閘極，其中該第八電晶體的第二端子電連接到該輸出端子，其中該第一電晶體的第二端子與該第五電晶體的第二端子互相電連接，其中該第三電晶體的閘極與該第七電晶體的閘極互相電連接，其中該第一可程式切換元件的該輸入端子與該第二可程式切換元件的該輸入端子互相電連接，並且其中，該第一可程式切換元件的該第一電晶體的第二端子與該第二可程式切換元件的該第一電晶體的第二端子互相電連接。
  9. 根據申請專利範圍第8項之可程式邏輯裝置，其中該第一電晶體包括包含氧化物半導體的通道形成區，並且其中該第三電晶體包括包含氧化物半導體的通道形成區。
  10. 根據申請專利範圍第8項之可程式邏輯裝置，還包括第一可程式邏輯元件、第二可程式邏輯元件以及第三可程式邏輯元件，其中該第一可程式邏輯元件的輸出端子電連接到該第一可程式切換元件的該輸入端子以及該第二可程式切換元件的該輸入端子， 其中該第二可程式邏輯元件的輸入端子電連接到該第一可程式切換元件的該輸出端子，並且其中該第三可程式邏輯元件的輸入端子電連接到該第二可程式切換元件的該輸出端子。
  11. 根據申請專利範圍第10項之可程式邏輯裝置，其中該第一可程式邏輯元件包括組態以儲存第一組態資料的第一組態記憶體，其中該第一可程式邏輯元件的功能根據該第一組態資料變化，其中該第二可程式邏輯元件包括組態以儲存第二組態資料的第二組態記憶體，其中該第二可程式邏輯元件的功能根據該第二組態資料變化，其中該第三可程式邏輯元件包括組態以儲存第三組態資料的第三組態記憶體，其中該第三可程式邏輯元件的功能根據該第三組態資料變化，其中該第一可程式切換元件包括組態以儲存第四組態資料的節點，其中該第一可程式切換元件的該輸入端子與該第一可程式切換元件的該輸出端子之間的連接根據該第四組態資料變化，其中該第二可程式切換元件包括組態以儲存第五組態資料的節點，並且 其中該第二可程式切換元件的該輸入端子與該第二可程式切換元件的該輸出端子之間的連接根據該第五組態資料變化。
  12. 根據申請專利範圍第8項之可程式邏輯裝置，還包括第一可程式邏輯元件、第二可程式邏輯元件以及第三可程式邏輯元件，其中該第一可程式邏輯元件的輸出端子電連接到該第一可程式切換元件的該輸入端子以及該第二可程式切換元件的該輸入端子，其中該第二可程式邏輯元件的輸入端子電連接到該第一可程式切換元件的該輸出端子，並且其中該第三可程式邏輯元件的輸入端子電連接到該第二可程式切換元件的該輸出端子。
  13. 一種可程式邏輯裝置，包括：第一可程式切換元件以及第二可程式切換元件，各包括：輸入端子；輸出端子；第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；第六電晶體； 第七電晶體；以及第八電晶體，其中，該第一電晶體的第一端子電連接到該第二電晶體的閘極，其中該第二電晶體的第一端子電連接到該輸入端子，其中該第二電晶體的第二端子及該第四電晶體的第一端子互相電連接，其中該第三電晶體的第一端子電連接到該第四電晶體的閘極，其中該第四電晶體的第二端子電連接到該輸出端子，其中，該第五電晶體的第一端子電連接到該第六電晶體的閘極，其中該第六電晶體的第一端子電連接到該輸入端子，其中該第六電晶體的第二端子及該第八電晶體的第一端子互相電連接，其中該第七電晶體的第一端子電連接到該第八電晶體的閘極，其中該第八電晶體的第二端子電連接到該輸出端子，其中該第一電晶體的第二端子與該第五電晶體的第二端子互相電連接，其中該第三電晶體的閘極與該第七電晶體的閘極互相電連接，其中該第一可程式切換元件的該輸出端子與該第二可程式切換元件的該輸出端子互相電連接，並且 其中該第一可程式切換元件的該第三電晶體的第二端子與該第二可程式切換元件的該第三電晶體的第二端子互相電連接。
  14. 根據申請專利範圍第13項之可程式邏輯裝置，其中該第一電晶體包括包含氧化物半導體的通道形成區，並且其中該第三電晶體包括包含氧化物半導體的通道形成區。
  15. 根據申請專利範圍第13項之可程式邏輯裝置，還包括第一可程式邏輯元件、第二可程式邏輯元件以及第三可程式邏輯元件，其中該第一可程式邏輯元件的輸出端子電連接到該第一可程式切換元件的該輸入端子，其中該第二可程式邏輯元件的輸出端子電連接到該第二可程式切換元件的該輸入端子，並且其中該第三可程式邏輯元件的輸入端子電連接到該第一可程式切換元件的該輸出端子以及該第二可程式切換元件的該輸出端子。
  16. 根據申請專利範圍第15項之可程式邏輯裝置，其中該第一可程式邏輯元件包括組態以儲存第一組態資料的第一組態記憶體，其中該第一可程式邏輯元件的功能根據該第一組態資料變化，其中該第二可程式邏輯元件包括組態以儲存第二組態 資料的第二組態記憶體，其中該第二可程式邏輯元件的功能根據該第二組態資料變化，其中該第三可程式邏輯元件包括組態以儲存第三組態資料的第三組態記憶體，其中該第三可程式邏輯元件的功能根據該第三組態資料變化，其中該第一可程式切換元件包括組態以儲存第四組態資料的節點，其中該第一可程式切換元件的該輸入端子與該第一可程式切換元件的該輸出端子之間的連接根據該第四組態資料變化，其中該第二可程式切換元件包括組態以儲存第五組態資料的節點，並且其中該第二可程式切換元件的該輸入端子與該第二可程式切換元件的該輸出端子之間的連接根據該第五組態資料變化。
  17. 根據申請專利範圍第13項之可程式邏輯裝置，還包括第一可程式邏輯元件、第二可程式邏輯元件以及第三可程式邏輯元件，其中該第一可程式邏輯元件的輸出端子電連接到該第一可程式切換元件的該輸入端子，其中該第二可程式邏輯元件的輸出端子電連接到該第二可程式切換元件的該輸入端子，並且 其中該第三可程式邏輯元件的輸入端子電連接到該第一可程式切換元件的該輸出端子以及該第二可程式切換元件的該輸出端子。
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