JP2020115658A - 半導体装置 - Google Patents
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Abstract
Description
ニュファクチャ、又は、組成物(コンポジション・オブ・マター)に関する。特に、本発
明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、又は、
それらの製造方法に関する。特に、本発明の一態様は、回路構成を変更することができる
プログラマブルロジックデバイスと、上記プログラマブルロジックデバイスを用いた半導
体装置などに関する。
evice)は、複数のプログラマブルロジックエレメント(Programmable
Logic Element)及びプログラマブルスイッチエレメント(Progra
mmable Switch Element)で構成されている。PLDは、各プログ
ラマブルロジックエレメントの機能や、プログラマブルスイッチエレメントによるプログ
ラマブルロジックエレメント間の接続構造を、製造後においてユーザがプログラミングに
より変更することで、回路構成が切り換えられ、その機能が変更される。
る接続構造を設定するデータ(コンフィギュレーションデータ)は、フラッシュメモリ等
のメモリデバイスに格納されている。メモリデバイスに格納されているコンフィギュレー
ションデータを、プログラマブルロジックエレメント及びプログラマブルスイッチエレメ
ントに書き込むことをコンフィギュレーションと呼ぶ。
回路構成を、動的に切り替える動的再構成(ダイナミック・リコンフィギュレーション)
技術が知られている。
テキスト方式とは、PLDに、複数の回路構成に対応するコンフィギュレーションデータ
のセットを格納し、使用するコンフィギュレーションデータのセットを切り替えることで
PLDの回路構成を切り替える方式である。回路構成情報を表すコンフィギュレーション
データのセットをコンテキストといい、回路構成情報を切り換える信号をコンテキスト選
択信号と呼ぶ。
としては、論理ゲートを組み合わせて実現する回路や、トランスミッションゲートで実現
する回路や、パストランジスタで実現する回路等がある(例えば特許文献1を参照)。
ース及びドレインとなる端子を接続し、それぞれのゲートに互いに論理の反転した信号を
印加することでスイッチとして用いる回路のことである。また、パストランジスタとは、
ゲートに印加する信号に応じて、ソースとドレインとの間の導通状態又は非導通状態を選
択する回路である。
スイッチエレメントを経由してプログラマブルロジックエレメント間を流れる信号は、パ
ストランジスタの閾値電圧分だけ、振幅電圧が減少してしまう。この振幅電圧の減少への
対策として、振幅電圧を元の振幅電圧にまで回復させるためのプルアップ回路等の昇圧回
路を、出力端子側に設ける構成が有効である。
加的に設けて、振幅電圧を元の振幅電圧に回復させる構成では、回路面積の増大及びPL
Dの高速動作の阻害を引き起こしてしまう。
現する場合、又はプログラマブルスイッチエレメントにトランスミッションゲートを用い
た場合、該プログラマブルスイッチエレメントを経由してプログラマブルロジックエレメ
ント間を流れる信号の振幅電圧の減少は解消されるものの、ゲート段数の増加や回路面積
の増大などの問題が生じてしまい、PLDの回路規模が大きくなってしまう。
ラマブルロジックデバイスなどを提供することを課題の一とする。又は、本発明の一態様
では、高速動作を図ることのできる、新規な構成のプログラマブルロジックデバイスなど
を提供することを課題の一とする。又は、本発明の一態様では、低消費電力化が図られた
、新規な構成のプログラマブルロジックデバイスなどを提供することを課題の一とする。
又は、本発明の一態様では、信頼性の高い、新規な構成のプログラマブルロジックデバイ
スなどを提供することを課題の一とする。又は、本発明の一態様では、新規な半導体装置
などを提供することを課題の一とする。
態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、上記以外の課題を抽出することが可能である。
ンジスタのゲートを、該プログラマブルスイッチエレメントに信号が入力される期間、電
気的に浮遊状態となる回路構成とするものである。該構成によりプログラマブルロジック
エレメント間を流れる信号に対し、ゲートの電圧がブースティング効果によって昇圧する
よう作用させることで、振幅電圧の減少を抑える。
態を制御するトランジスタのゲートに新たにトランジスタを接続し、プログラマブルスイ
ッチエレメントの入出力端子間に信号が流れる間、新たに設けるトランジスタが非導通状
態となる構成とする。そして、プログラマブルロジックエレメント間を流れる信号の導通
状態又は非導通状態を制御するトランジスタのゲートを電気的に浮遊状態として、ブース
ティング効果を発現させる構成とする。
コンフィギュレーションデータを与える配線に電気的に接続される第1のトランジスタと
、ゲートが記憶部に電気的に接続され、ソース及びドレインの一方が入力端子に電気的に
接続される第2のトランジスタと、ゲートが高電源電位を与える配線に電気的に接続され
、ソース及びドレインの一方がコンテキスト選択信号を与える配線に電気的に接続される
第3のトランジスタと、ゲートが第3のトランジスタのソース及びドレインの他方に電気
的に接続され、ソース及びドレインの一方が第2のトランジスタのソース及びドレインの
他方に電気的に接続され、ソース及びドレインの他方が出力端子に電気的に接続される第
4のトランジスタと、を含むプログラマブルスイッチエレメントを有し、第2のトランジ
スタのゲート及び第4のトランジスタのゲートは、入力端子と出力端子間が電気的に導通
状態となる期間において、電気的に浮遊状態にされるプログラマブルロジックデバイスで
ある。
膜にチャネル形成領域を有するトランジスタであることが好ましい。
い。
電圧の減少を抑えることができ、プルアップ回路等の昇圧回路が占めていた分の回路面積
の縮小、及び動作速度の向上が図られたプログラマブルロジックデバイスを提供すること
ができる。
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する
発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。
なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領
域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネ
ル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができ
るものである。
、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースと
して機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、
ソースとドレインとの一方を第1電極と表記し、ソースとドレインとの他方を第2電極と
表記する場合がある。
を避けるために付したものであり、数的に限定するものではないことを付記する。
るものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的
に接続されているとは、AとBとの間で、何らかの電気的作用を有する対象物が存在する
とき、AとBとの電気信号の授受を可能とするものをいう。
係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語
句に限定されず、状況に応じて適切に言い換えることができる。
ものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路
や領域においては同じ回路ブロック内で別々の機能を実現しうるように設けられている場
合もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機能を特
定するものであり、一つの回路ブロックとして示していても、実際の回路や領域において
は一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合
もある。
配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂
直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従
って、85°以上95°以下の場合も含まれる。
。
実施の形態での説明は、以下の順序で行う。
1.実施の形態1(プログラマブルスイッチエレメントの回路構成について)
2.実施の形態2(PLDが有する回路の構成例について)
3.実施の形態3(回路の動作について)
4.実施の形態4(本発明の一態様による効果について)
5.実施の形態5(酸化物半導体について)
6.実施の形態6(PLDを構成する素子について)
7.実施の形態7(PLDを含む電子部品及び該電子部品を具備する電子機器の構成例)
8.実施の形態8(PLDを用いる際の応用例について)
本実施の形態では、PLDを構成するプログラマブルスイッチエレメント(Progra
mmable Switch Element)の回路構成について説明する。
rammable Logic Element)及びプログラマブルスイッチエレメン
トで構成される回路である。また本明細書において、PLDは、各プログラマブルロジッ
クエレメントの機能や、プログラマブルスイッチエレメントによるプログラマブルロジッ
クエレメント間の接続構造を、製造後においてユーザがプログラミングにより変更するこ
とで、回路構成が切り換えられる回路である。
けられる。また本明細書において、プログラマブルスイッチエレメントは、コンフィギュ
レーションによって記憶されたコンフィギュレーションデータに基づいて接続状態が設定
される回路である。また本明細書において、プログラマブルスイッチエレメントのコンフ
ィギュレーションデータは、コンテキスト選択信号により、コンフィギュレーションデー
タのうちのいずれか一のセットに切り換えられる。
によって記憶されたコンフィギュレーションデータに基づいて複数の機能が設定される回
路である。また本明細書において、プログラマブルロジックエレメントのコンフィギュレ
ーションデータは、コンテキスト選択信号により、コンフィギュレーションデータのうち
のいずれか一のセットに切り換えられる。
メントの機能、及びプログラマブルスイッチエレメントによる接続構造を設定するデータ
を含むデータである。なお本明細書において、コンフィギュレーションは、プログラマブ
ルロジックエレメント及びプログラマブルスイッチエレメントにコンフィギュレーション
データを書き込むこという。
構成に対応するコンフィギュレーションデータのセット(コンテキスト)のうち、使用す
るコンフィギュレーションデータのセットに切り替えるデータである。なお本明細書にお
いて、コンテキストとは、回路構成情報を表すコンフィギュレーションデータのセットの
ことをいう。
ントの回路構成の一例について、図1を参照して説明する。
され、その機能によって、コンフィギュレーションデータ記憶回路101_1乃至101
_m(mは2以上の自然数)、及びコンテキスト選択回路102_1乃至102_mに大
別することができる。また、プログラマブルスイッチエレメント100は、プログラマブ
ルロジックエレメントに接続される入力端子IN及び出力端子OUTとの間に設けられる
。
ある。また出力端子OUTは、プログラマブルロジックエレメントに与える入力信号を出
力する端子である。
イッチエレメント100において、コンフィギュレーションデータを記憶するための回路
である。また、コンフィギュレーションデータ記憶回路101_1乃至101_mは、プ
ログラマブルスイッチエレメント100において、コンフィギュレーションデータに従っ
て入力端子と出力端子との間の導通状態又は非導通状態を制御するための回路である。な
お本明細書において、コンフィギュレーションデータ記憶回路は、コンフィギュレーショ
ンデータを記憶する機能、及びコンフィギュレーションデータに従って入出力端子間の導
通状態又は非導通状態を制御する機能を有する回路である。
、該トランジスタのソースとドレインの間に流れる電流が大きく、該端子間が電気的に接
続されている状態をいう。また、非導通状態とは、例えば端子間に設けられるトランジス
タでいえば、該トランジスタのソースとドレインの間に流れる電流が小さく、該端子間が
電気的に接続されていない状態をいう。
100において、コンテキスト選択信号に従って入力端子と出力端子との間の導通状態又
は非導通状態を制御するための回路である。なお本明細書において、コンテキスト選択回
路は、コンテキスト選択信号に従って入出力端子間の導通状態又は非導通状態を制御する
機能を有する回路である。
素子によるセットで構成され、各セットにおいて、それぞれコンフィギュレーションデー
タを記憶することができる。コンフィギュレーションデータ記憶回路101_1乃至10
1_mでは、トランジスタ111_1乃至111_mのいずれか一、トランジスタ112
_1乃至112_mのいずれか一、及びノード113_1乃至113_mのいずれか一を
一組のセットとして、素子のセットが構成される。例えばコンフィギュレーションデータ
記憶回路101_1であれば、トランジスタ111_1、トランジスタ112_1及びノ
ード113_1を有する構成となる。
ソース及びドレインの一方がコンフィギュレーションデータを与えるビット線BLに接続
されている。トランジスタ111_1の導通状態又は非導通状態は、ワード線WL_1の
ワード信号によって制御される。トランジスタ111_2乃至111_mについても、同
様にワード線WL_2乃至WL_m、ビット線BLに接続される。なおトランジスタ11
1_1乃至111_mは、第1のトランジスタということもある。
はHレベル及びLレベルの電位を有する信号であり、ワード線WL_1乃至WL_mに接
続されたトランジスタの導通状態又は非導通状態を制御する。なおワード線WL_1乃至
WL_mは単に配線という場合がある。
BLに与えられるコンフィギュレーションデータは、Hレベル及びLレベルの電位を有す
る信号である。ビット線BLに接続されたトランジスタ111_1乃至111_mのいず
れか一が導通状態となることで、Hレベル又はLレベルの電位が、ノード113_1乃至
113_mの対応するノードに記憶される。なおビット線BLは単に配線という場合があ
る。
位VDDに基づく電位であればよい。なおLレベルの電位とは、Hレベルの電位よりも低
い電位であり、一例として、低電源電位VSSに基づく電位であればよい。またHレベル
とLレベルの電位がゲートに印加されることによって、トランジスタの導通状態又は非導
通状態が切り換えられるよう、Hレベルの電位とLレベルの電位との間で、トランジスタ
の閾値電圧以上の電位差を有することが望ましい。
)が少ないトランジスタが用いられることが好ましい。ここでは、オフ電流が低いとは、
室温においてチャネル幅1μmあたりの規格化されたオフ電流が10zA/μm以下であ
ることをいう。オフ電流は少ないほど好ましいため、この規格化されたオフ電流値が1z
A/μm以下、更に10yA/μm以下とし、更に1yA/μm以下であることが好まし
い。なお、その場合のソースとドレイン間の電圧は、例えば、0.1V、5V、又は、1
0V程度である。このようにオフ電流が少ないトランジスタとしては、チャネルが酸化物
半導体で形成されているトランジスタが挙げられる。
、ビット線BLとノード113_1乃至113_m間をトランジスタ111_1乃至11
1_mで接続し、このトランジスタ111_1乃至111_mの導通状態、又は非導通状
態を制御することで、コンフィギュレーションデータの書き込み、記憶を行っている。そ
のためコンフィギュレーションデータを記憶する期間において、ノード113_1乃至1
13_mの電荷の移動を伴った電位の変動を抑えるスイッチとして、オフ電流が少ないト
ランジスタが用いられることが特に好ましい。
コンフィギュレーションデータ記憶回路101_1乃至101_mを、電源遮断後にデー
タの保持期間が存在する不揮発性のメモリとすることができる。よって、一旦、コンフィ
ギュレーションデータ記憶回路101_1乃至101_mに書き込まれたコンフィギュレ
ーションデータは、再度、トランジスタ111_1乃至111_mを導通状態とするまで
、ノード113_1乃至113_mに記憶し続けることができる。従って、起動時に外部
のメモリデバイスからコンフィギュレーションデータをロードする処理を省略でき、起動
時の消費電力の削減、起動時間の短縮等が実現できる。
の一方が入力端子INに接続されている。トランジスタ112_1の導通状態又は非導通
状態は、ノード113_1に保持される、Hレベル又はLレベルの電位によって制御され
る。トランジスタ112_2乃至112_mについても、同様にノード113_2乃至1
13_m、入力端子INに接続される。なおトランジスタ112_1乃至112_mは、
第2のトランジスタということもある。
至112_mをnチャネル型のトランジスタとしたが、pチャネル型トランジスタとする
こともできる。
スタ112_1のゲートとが接続されるノードに相当する。ノード113_2乃至113
_mについても同様に、トランジスタ111_2乃至111_mのソース及びドレインの
他方と、トランジスタ112_2乃至112_mのゲートと、が接続されるノードに相当
する。ノード113_1乃至113_mは、該ノードにおいて、トランジスタ111_1
乃至111_mが非導通状態となることで電荷の保持を行うことができ、コンフィギュレ
ーションデータの記憶を行うことができる。
の節点のことであり、素子間に設けられる接続を行うための配線や、該配線に付加される
容量素子等のいずれかの箇所をいう。なお図1では省略したがノード113_1乃至11
3_mには、電荷の保持を良好なものとするために、容量素子を設ける構成が好ましい。
で構成され、各セットのいずれか1つを選択するコンテキスト選択信号が与えられる。コ
ンテキスト選択回路102_1乃至102_mでは、トランジスタ116_1乃至116
_mのいずれか一、トランジスタ117_1乃至117_mのいずれか一、及びノード1
18_1乃至118_mのいずれか一を一組のセットとして、素子のセットが構成される
。例えばコンテキスト選択回路102_1であれば、トランジスタ116_1、トランジ
スタ117_2及びノード118_1を有する構成となる。
及びドレインの一方がコンテキスト選択信号を与える選択線CL_1に接続されている。
トランジスタ116_1は、コンテキスト選択信号がHレベルの電位の場合には、導通状
態後にノード118_1にHレベルの電位が書き込まれて非導通状態となり、コンテキス
ト選択信号がLレベルの電位の場合には、ノード118_1をLレベルとして導通状態を
維持するよう制御される。トランジスタ116_2乃至116_mについても、同様に選
択線CL_2乃至CL_m、電源線VLに接続される。なおトランジスタ116_1乃至
116_mは、第3のトランジスタということもある。
Lは単に配線という場合がある。
えば選択線CL_1乃至CL_mに与えられるコンテキスト選択信号は、トランジスタ1
16_1乃至116_mが導通状態となることでノード118_1乃至118_mに書き
込まれる。例えばコンテキスト選択回路102_1において、選択線CL_1に与えられ
るコンテキスト選択信号がHレベルの電位の場合には、ノード118_1にHレベルの電
位が書き込まれることで、ゲートとソースの間の電位差が0になるため、トランジスタ1
16が非導通状態となる。また選択線CL_1に与えられるコンテキスト選択信号がLレ
ベルの電位の場合には、ノード118_1にLレベルの電位が書き込まれたまま、トラン
ジスタ116_1が導通状態を維持する。なお選択線CL_1乃至CL_mは単に配線と
いう場合がある。
方に電気的に接続され、ソース及びドレインの一方がトランジスタ112_1のソース及
びドレインの他方に接続され、ソース及びドレインの他方が出力端子OUTに接続されて
いる。トランジスタ117_1の導通状態又は非導通状態は、ノード118_1の電位に
よって制御される。トランジスタ117_2乃至117_mについても、同様にゲートが
トランジスタ116_2乃至116_mのソース及びドレインの他方に電気的に接続され
、ソース及びドレインの一方がトランジスタ112_2乃至112_mのソース及びドレ
インの他方に接続され、ソース及びドレインの他方が出力端子OUTに接続される。なお
トランジスタ117_1乃至117_mは、第4のトランジスタということもある。
mと同様に、非導通状態でのリーク電流(オフ電流)が少ないトランジスタが用いられる
ことが好ましい。
至CL_mとノード118_1乃至118_m間をトランジスタ116_1乃至116_
mで接続し、このトランジスタ116_1乃至116_mの導通状態又は非導通状態によ
って、ノード118_1乃至118_mが電気的に浮遊状態となるか否かが定まる。具体
的にトランジスタ116_1乃至116_mが非導通状態となるのは、コンテキスト選択
信号がHレベルであり、ノード118_1乃至118_mにHレベルの電位が書き込まれ
た状態の場合である。このトランジスタ116_1乃至116_mが非導通状態となる期
間において、ノード118_1乃至118_mの電荷の移動を伴った、電位の変動を抑え
るスイッチとして、オフ電流が少ないトランジスタが用いられることが特に好ましい。
至117_mをnチャネル型のトランジスタとしたが、pチャネル型トランジスタとする
こともできる。
スタ117_1のゲートとが接続されるノードに相当する。ノード118_2乃至118
_mについても、同様にトランジスタ116_2乃至116_mのソース及びドレインの
他方と、トランジスタ117_2乃至117_mのゲートとが接続されるノードに相当す
る。
ンジスタ112_1乃至112_m、及びトランジスタ117_1乃至117_mのゲー
トを、該プログラマブルスイッチエレメントの入力端子INに信号が入力される期間、電
気的に浮遊状態となる回路構成とするものである。該構成によりプログラマブルロジック
エレメント間を流れる信号に対し、ゲートの電圧がブースティング効果によって昇圧する
よう作用させることで、振幅電圧の減少を抑える。
の素子又は配線と電気的に接続していない状態のことをいう。例えば、電気的に浮遊状態
であるノードでは、該ノードに対して電荷の出入りがほとんどなく、該ノードに形成され
る容量成分による容量結合により、電位の上昇又は下降が生じる状態となる。
02_1での場合を説明する。この場合、プログラマブルスイッチエレメント100間を
流れる信号の導通状態又は非導通状態を制御するトランジスタ112_1及びトランジス
タ117_1のゲートにトランジスタ111_1及びトランジスタ116_1を接続し、
プログラマブルスイッチエレメント100の入出力端子間に信号が流れる間、トランジス
タ111_1及び116_1が非導通状態となる構成とする。そして、入力端子IN、出
力端子OUT間を流れる信号の導通状態又は非導通状態を制御するトランジスタ112_
1及びトランジスタ117_1のゲートを電気的に浮遊状態として、ブースティング効果
を発現させる構成とする。
とき、ソース及びドレインの一方の電位がLレベルからHレベルに変化するのに伴い、各
種容量により、ゲートの電位を上昇させることをいう。このブースティング効果は、ゲー
トのノードにLレベルの電位が保持されている場合と、Hレベルの電位が保持されている
場合とで、ソース及びドレインの一方の電位の変化に伴う、ゲートの電位が上昇する度合
いを異ならせることができる。
ゲートを電気的に浮遊状態とすることで、ブースティング効果を発現する際の作用及び効
果について説明する。なお以下では、図1に示すコンフィギュレーションデータ記憶回路
101_1及びコンテキスト選択回路102_1で、ブースティング効果を発現する際の
説明をする。なおコンフィギュレーションデータ記憶回路101_2乃至101_m、及
びコンテキスト選択回路102_2乃至102_mについても、同様の説明をすることが
できる。
が浮遊状態にあると、入力端子INに与えられる信号がLレベルからHレベルに変化する
のに伴い、トランジスタ112_1の有する各種容量より、ノード113_1の電位が上
昇する。
ベルの電位を記憶している場合、トランジスタ112_1は弱反転モードにあるため、ノ
ード113_1の電位の上昇にはゲートとソース及びドレインのいずれか一方の間に形成
される容量C1と、ゲートとソース及びドレインのいずれか他方との間に形成される容量
C1’が寄与する。
ここではHレベルの電位を記憶している場合、トランジスタ112_1は強反転モードに
あるため、ノード113_1の電位の上昇には、容量C1及びC1’に加えて、ゲートと
チャネル形成領域との間に形成される容量C2が寄与する。
位の上昇に寄与するトランジスタ112の容量が、コンフィギュレーションデータがLレ
ベルの電位の場合よりも大きいこととなる。よって、コンフィギュレーションデータ記憶
回路101_1乃至101_mでは、コンフィギュレーションデータがHレベルの電位の
場合の方が、コンフィギュレーションデータがLレベルの電位の場合よりも、入力端子I
Nに与えられる信号の電位の変化に伴い、ノード113_1の電位をより高く上昇させる
というブースティング効果を得ることができる。
のスイッチ速度は、コンフィギュレーションデータがHレベルの電位の場合に向上し、コ
ンフィギュレーションデータがLレベルの電位の場合には、トランジスタ112_1は非
導通状態となる。
に浮遊状態にあると、トランジスタ112_1とトランジスタ117_1との間のノード
に与えられる信号がLレベルからHレベルに変化するのに伴い、トランジスタ117_1
の有する各種容量により、ノード118_1の電位が上昇する。
位が書き込まれる場合、トランジスタ117_1は弱反転モードにあるため、ノード11
8_1の電位の上昇にはゲートとソース及びドレインのいずれか一方の間に形成される容
量C3と、ゲートとソース及びドレインのいずれか他方との間に形成される容量C3’が
寄与する。
ルの電位が書き込まれる場合、トランジスタ117_1は強反転モードにあるため、ノー
ド118_1の電位の上昇には、容量C3及びC3’に加えて、ゲートとチャネル形成領
域との間に形成される容量C4が寄与する。
与するトランジスタ117の容量が、コンテキスト選択信号がLレベルの電位の場合より
も大きいこととなる。よって、コンテキスト選択回路102_1乃至102_mでは、コ
ンテキスト選択信号がHレベルの電位の場合の方が、コンテキスト選択信号がLレベルの
電位の場合よりも、トランジスタ112_1とトランジスタ117_1との間のノードに
与えられる信号の電位の変化に伴い、ノード118_1の電位をより高く上昇させるとい
うブースティング効果を得ることができる。
、コンテキスト選択信号がHレベルの電位の場合に向上し、コンテキスト選択信号がLレ
ベルの電位の場合には、トランジスタ117_1は非導通状態となる。
トランジスタには、集積密度の向上を図るためにnチャネル型トランジスタが用いられて
いる。しかし、上記スイッチでは、閾値電圧に起因してnチャネル型トランジスタのゲー
トを通過する信号の電位が降下することにより生じる、スイッチ速度の低下が課題である
。スイッチ速度の向上を目的として、nチャネル型トランジスタのゲートに高い電位を印
加するオーバードライブ駆動を用いた方法も提案されているが、この場合、スイッチに用
いられるnチャネル型トランジスタの信頼性を落とす恐れがある。しかし、本発明の一態
様では、上述したブースティング効果により、オーバードライブ駆動を用いなくとも、コ
ンフィギュレーションデータ記憶回路101_1及びコンテキスト選択回路102_1の
スイッチ速度を、コンフィギュレーションデータ及びコンテキスト選択信号がHレベルの
電位の場合に向上させることができるので、スイッチ速度を向上させるために信頼性を犠
牲にする必要がない。
H.Kim,”A 3T Gain Cell Embedded DRAM Util
izing Preferential Boosting for High Den
sity and Low Power On−Die Caches”IEEE Jo
urnal of Solid−State Circuits, vol.46, n
o.6, pp.1495−1505, June. 2011)、文献2(F. Es
lami and M. Sima,”Capacitive Boosting fo
r FPGA Interconnection Networks” Int. Co
nf. on Field Programmable Logic and Appl
ications, 2011, pp. 453−458.)とは異なり、本実施の形
態の構成におけるプログラマブルスイッチエレメント100では更なる効果が期待できる
。
接続されている読み出し用のビット線(RBL)が、高い寄生容量を有することとなる。
一方、プログラマブルスイッチエレメント100では、出力端子に与えられる信号がプロ
グラマブルロジックエレメントが有する入力端子に供給されるので、プログラマブルスイ
ッチエレメント100の出力端子の寄生容量は文献1の場合に比べて小さい。そのため、
トランジスタ117_1のゲートとソース及びドレインのいずれか一方の間に形成される
容量C3によるノード118_1の電位の上昇に伴い、更に、ゲートとソース及びドレイ
ンのいずれか他方の間に形成される容量C3’によって、出力端子に与えられる信号の電
位を更に上昇させるという副次的なブースティング効果も得られる。すなわち、プログラ
マブルスイッチエレメント100では、上述した副次的なブースティング効果により、更
なるスイッチ速度の向上が得られる。また、プログラマブルスイッチエレメント100の
場合、文献2の場合に比べて、少ない数のトランジスタで、上昇したノードの電位を保持
することが可能である。
間に設けられるトランジスタのゲートを、該プログラマブルスイッチエレメントに信号が
入力される期間、電気的に浮遊状態となる回路構成とすることができる。該構成によりプ
ログラマブルロジックエレメント間を流れる信号に対し、ゲートの電圧がブースティング
効果によって昇圧するよう作用させることで、振幅電圧の減少を抑えることができる。
本実施の形態ではPLDの回路構成例、上記実施の形態1で説明したプログラマブルスイ
ッチエレメントを有するスイッチ回路の回路構成例、及びプログラマブルロジックエレメ
ントの回路構成例について説明する。
本発明の一態様に係るPLDの構成の一例について説明する。図2(A)に、本発明の一
態様に係るPLD130の構成の一部を、例示する。
0_1と、複数のプログラマブルロジックエレメント131を有する第2の列140_2
と、複数のプログラマブルロジックエレメント131を有する第3の列140_3とが、
PLD130に設けられている。図2(A)では、図面に向かって左側から順に、第1の
列140_1、第2の列140_2、及び第3の列140_3が、並列に配置されている
場合を例示している。
、複数の配線135と、複数の配線136と、複数の配線137と、複数の配線138と
が、PLD130に設けられている。
出力端子は、複数の配線132のいずれか一つに、それぞれ接続されている。第1の列1
40_1が有する各プログラマブルロジックエレメント131の第2出力端子は、複数の
配線133のいずれか一つに、それぞれ接続されている。
力端子は、複数の配線135のいずれか一つに、それぞれ接続されている。第2の列14
0_2が有する各プログラマブルロジックエレメント131の第2出力端子は、複数の配
線136のいずれか一つに、それぞれ接続されている。
力端子は、複数の配線134のいずれか一つに、それぞれ接続されている。第3の列14
0_3が有する各プログラマブルロジックエレメント131の第2出力端子は、複数の配
線138のいずれか一つに、それぞれ接続されている。
力端子の数は、必ずしも一つとは限らず、いずれか一方が複数であっても良いし、両方と
も複数であっても良い。ただし、第1出力端子が複数であっても、第2出力端子が複数で
あっても、一の配線には、必ず一の出力端子が接続されるものとする。よって、一の列が
有するプログラマブルロジックエレメント131の数がY(Yは自然数)であるならば、
PLD130は、第1出力端子に接続されるY本の配線と、第2出力端子に接続されるY
本の配線とを、少なくとも有する。
いる。第2の列140_2は、複数の配線135と複数の配線136の間に配置されてい
る。第3の列140_3は、複数の配線134と複数の配線138の間に配置されている
。
出力端子に接続された複数の配線135は、第1の列140_1と第2の列140_2の
間と、第1の列140_1と、図2(A)の図面に向かって第1の列140_1の左側に
配置されるプログラマブルロジックエレメント131の列(図示せず)の間とに、跨るよ
うに配置されている。第3の列140_3が有する各プログラマブルロジックエレメント
131の第1出力端子に接続された複数の配線134は、第1の列140_1と第2の列
140_2の間と、第2の列140_2と第3の列140_3の間とに、跨るように配置
されている。また、図2(A)の図面に向かって第3の列140_3の右側に配置される
各プログラマブルロジックエレメント131(図示せず)の、第1出力端子に接続された
複数の配線137は、第2の列140_2と第3の列140_3の間と、第3の列140
_3と第3の列140_3の右側に配置されるプログラマブルロジックエレメント131
の列(図示せず)の間とに、跨るように配置されている。
ブルロジックエレメント131の第1出力端子に接続された複数の配線は、第Nの列と第
(N−1)の列の間と、第(N−1)の列と第(N−2)の列の間とに、跨るように配置
されている。なお、Nが2である場合、第2の列が有する各プログラマブルロジックエレ
メント131の第1出力端子に接続された複数の配線は、第2の列と第1の列の間と、第
1の列とIOの間とに、跨るように配置される。上記IOは、PLD外部からプログラマ
ブルロジックエレメント131への信号の入力、またはプログラマブルロジックエレメン
ト131からPLD外部への信号の出力を制御する、インターフェースとしての機能を有
する。
記列が有する各プログラマブルロジックエレメント131の第1出力端子に接続された複
数の配線と、第Nの列が有する各プログラマブルロジックエレメント131の第1出力端
子に接続された複数の配線と、第(N−2)の列が有する各プログラマブルロジックエレ
メント131の第2出力端子に接続された複数の配線とが、スイッチ回路110を介して
、第(N−1)の列が有する各プログラマブルロジックエレメント131の複数の入力端
子に接続されている。
ジックエレメント131の第1出力端子に接続された複数の配線135と、第3の列14
0_3が有する各プログラマブルロジックエレメント131の第1出力端子に接続された
複数の配線134と、第1の列140_1が有する各プログラマブルロジックエレメント
131の第2出力端子に接続された複数の配線133とが、スイッチ回路110を介して
、第2の列140_2が有する各プログラマブルロジックエレメント131の複数の入力
端子に接続されている。
配線135と、第2の列140_2が有する各プログラマブルロジックエレメント131
の複数の入力端子と、の接続を制御するスイッチ回路110の回路図を、抜き出して示す
。図2(B)において、複数の配線124は、第2の列140_2が有する一のプログラ
マブルロジックエレメント131の複数の入力端子に、それぞれ接続されている。
ントを複数有する。図2(C)に、図2(B)に示したスイッチ回路110のより具体的
な構成例を示す。図2(B)に示したスイッチ回路110は、図2(C)に示すように、
プログラマブルスイッチエレメント150_1、プログラマブルスイッチエレメント15
0_2、プログラマブルスイッチエレメント150_3で示す、3つのプログラマブルス
イッチエレメントを有する。
ため、スイッチ回路110が、プログラマブルスイッチエレメント150_1、プログラ
マブルスイッチエレメント150_2、及びプログラマブルスイッチエレメント150_
3の、3つのプログラマブルスイッチエレメントを有する場合が図示されている。スイッ
チ回路110が有するプログラマブルスイッチエレメントの数は、プログラマブルロジッ
クエレメント131が有する複数の入力端子の数に従って、定めることができる。
の配線135と、複数の配線124との接続を制御するスイッチ回路110を代表例とし
て図示しているが、図2(A)において複数の配線と複数の配線の接続を制御する他のス
イッチ回路110も、同様の構成を有するものとする。
図3では、複数の配線133、複数の配線134、及び複数の配線135と、スイッチ回
路110との接続関係をより詳細に示している。図3に示すように、各プログラマブルス
イッチエレメントは、複数の配線133、複数の配線134、及び複数の配線135の全
てと、複数の配線124の一つとの接続を制御する。
3_3を有し、複数の配線134が、配線134_1、配線134_2、配線134_3
を有し、複数の配線135が、配線135_1、配線135_2、配線135_3を有す
る場合を例示している。また、図3では、複数の配線124が、配線124_1、配線1
24_2、配線124_3を有する場合を例示している。また、図3では、プログラマブ
ルスイッチエレメント150_1、プログラマブルスイッチエレメント150_2、プロ
グラマブルスイッチエレメント150_3を有する場合を例示している。
50_3の具体的な構成例を図4に示す。図4に示すように、各プログラマブルスイッチ
エレメント150は、複数のプログラマブルスイッチエレメント100_1乃至100_
kを有する。図4に示すプログラマブルスイッチエレメント100_1乃至100_kは
、それぞれ、図1におけるプログラマブルスイッチエレメント100において、2種類の
コンテキスト選択信号でコンテキストが切り換えられる場合の回路構成例である。
子IN_1乃至IN_k(kは2以上の自然数)が設けられ、選択線CL_1及び選択線
CL_2に与えられる2種類のコンテキスト選択信号に従って、コンフィギュレーション
データ記憶回路101_1又はコンフィギュレーションデータ記憶回路101_2に記憶
されたコンフィギュレーションデータが選択され、入力端子IN_1乃至IN_kのいず
れか一と、出力端子OUTとの接続が切り換えられる。
られるコンテキスト選択信号がHレベルの電位のとき、コンフィギュレーションデータ記
憶回路101_1に記憶されたコンフィギュレーションデータに従って、各入力端子IN
_1乃至IN_kと出力端子OUTとの接続の切り換えが制御される。また、選択線CL
_2に与えられるコンテキスト選択信号がHレベルの電位のとき、コンフィギュレーショ
ンデータ記憶回路101_2に記憶されたコンフィギュレーションデータに従って、各入
力端子IN_1乃至IN_kと出力端子OUTとの接続の切り換えが制御される。
配線134、及び複数の配線135の全てと、配線124_1との接続を制御する。具体
的に、プログラマブルスイッチエレメント150_1は、複数の配線133、複数の配線
134、及び複数の配線135のうち、一の配線をコンフィギュレーションデータ及びコ
ンテキスト選択信号に従って選択し、選択された当該一の配線と配線124_1とを接続
する機能を有する。
チエレメント150_1として用いる場合、図3に示す複数の配線133、複数の配線1
34、及び複数の配線135が、図4に示す入力端子IN_1乃至IN_kに相当し、図
3に示す配線124_1が、図4に示す出力端子OUTに相当する。
134、及び複数の配線135の全てと、配線124_2との接続を制御する。具体的に
は、プログラマブルスイッチエレメント150_2は、複数の配線133、複数の配線1
34、及び複数の配線135のうち、一の配線をコンフィギュレーションデータ及びコン
テキスト選択信号に従って選択し、選択された当該一の配線と配線124_2とを接続す
る機能を有する。
チエレメント150_2として用いる場合、図3に示す複数の配線133、複数の配線1
34、及び複数の配線135が、図4に示す入力端子IN_1乃至IN_kに相当し、図
3に示す配線124_2が、図4に示す出力端子OUTに相当する。
134、及び複数の配線135の全てと、配線124_3との接続を制御する。具体的に
は、プログラマブルスイッチエレメント150_3は、複数の配線133、複数の配線1
34、及び複数の配線135のうち、一の配線をコンフィギュレーションデータ及びコン
テキスト選択信号に従って選択し、選択された当該一の配線と配線124_3とを接続す
る機能を有する。
チエレメント150_3として用いる場合、図3に示す複数の配線133、複数の配線1
34、及び複数の配線135が、図4に示す入力端子IN_1乃至IN_kに相当し、図
3に示す配線124_3が、図4に示す出力端子OUTに相当する。
端子に接続された配線133、配線134、配線135などの複数の配線のうち、一の配
線をコンフィギュレーションデータ及びコンテキスト選択信号に従って選択し、選択され
た当該一の配線と、プログラマブルロジックエレメント131の入力端子に接続された配
線124などの一の配線とを、上記プログラマブルスイッチエレメント150により接続
する。そして、図2(A)の構成では、上記構成を有するプログラマブルスイッチエレメ
ント150を含むスイッチ回路110と、スイッチ回路110により接続が制御される上
記各種配線とを、第1の列140_1、第2の列140_2、第3の列140_3などの
プログラマブルロジックエレメント131を含む列間に設けることで、第2の列140_
2が有する一のプログラマブルロジックエレメント131と、第2の列140_2が有す
る別の一のプログラマブルロジックエレメント131の接続を、一のプログラマブルスイ
ッチエレメント150により制御することができる。また、第1の列140_1が有する
一のプログラマブルロジックエレメント131と第2の列140_2が有する一のプログ
ラマブルロジックエレメント131の接続を、一のプログラマブルスイッチエレメント1
50により制御することができる。また、第2の列140_2が有する一のプログラマブ
ルロジックエレメント131と第3の列140_3が有する一のプログラマブルロジック
エレメント131の接続を、一のプログラマブルスイッチエレメント150により制御す
ることができる。よって、図2(A)の構成では、PLD130における設計の自由度を
高めつつ、配線リソースに含まれるスイッチの数を抑えることができる。
図5(A)に、プログラマブルロジックエレメント131の一形態を例示する。図5(A
)に示すプログラマブルロジックエレメント131は、LUT(ルックアップテーブル)
160と、フリップフロップ161と、コンフィギュレーションメモリ162と、を有す
る。コンフィギュレーションメモリ162は、メモリエレメントから送られてきたコンフ
ィギュレーションデータを記憶し、該コンフィギュレーションデータをコンテキスト選択
信号により切り換えて出力する機能を有する。LUT160は、コンフィギュレーション
メモリ162から送られてくるコンフィギュレーションデータの内容によって、定められ
る論理回路が異なる。そして、コンフィギュレーションデータが確定すると、LUT16
0は、入力端子163に与えられた複数の入力信号の入力値に対する、一の出力値が定ま
る。そして、LUT160からは、上記出力値を含む信号が出力される。フリップフロッ
プ161は、LUT160から出力される信号を保持し、クロック信号CLKに同期して
当該信号に対応した出力信号を、第1出力端子164及び第2出力端子165から出力す
る。
きる構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップ
フロップ161がD型フリップフロップ、T型フリップフロップ、JK型フリップフロッ
プ、またはRS型フリップフロップのいずれかの機能を有するようにしても良い。
。図5(B)に示すプログラマブルロジックエレメント131は、図5(A)に示したプ
ログラマブルロジックエレメント131に、マルチプレクサ168と、コンフィギュレー
ションメモリ169が追加された構成を有している。図5(B)において、マルチプレク
サ168は、LUT160からの出力信号と、フリップフロップ161からの出力信号と
が入力されている。そして、マルチプレクサ168は、コンフィギュレーションメモリ1
69に格納されているコンフィギュレーションデータ及びコンテキスト選択信号に従って
、上記2つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ
168からの出力信号は、第1出力端子164及び第2出力端子165から出力される。
次いでプログラマブルロジックエレメント131が有するLUT160の構成例について
説明する。LUT160は複数のマルチプレクサを用いて構成することができる。そして
、複数のマルチプレクサの入力端子及び制御端子のうちのいずれかにコンフィギュレーシ
ョンデータが入力される構成とすることができる。
を示す。
31、マルチプレクサ32、マルチプレクサ33、マルチプレクサ34、マルチプレクサ
35、マルチプレクサ36、マルチプレクサ37)用いて構成されている。マルチプレク
サ31乃至マルチプレクサ34の各入力端子が、LUT160の入力端子M1乃至M8に
相当する。
子が、LUT160の入力端子in3に相当する。マルチプレクサ31の出力端子、及び
マルチプレクサ32の出力端子は、マルチプレクサ35の2つの入力端子と接続され、マ
ルチプレクサ33の出力端子、及びマルチプレクサ34の出力端子は、マルチプレクサ3
6の2つの入力端子と接続されている。マルチプレクサ35及びマルチプレクサ36の各
制御端子は接続されており、上記制御端子が、LUT160の入力端子in2に相当する
。マルチプレクサ35の出力端子、及びマルチプレクサ36の出力端子は、マルチプレク
サ37の2つの入力端子と接続されている。マルチプレクサ37の制御端子は、LUT1
60の入力端子in1に相当する。マルチプレクサ37の出力端子outがLUT160
の出力端子OUTに相当する。
ュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号を入
力することによって、LUT160によって行われる論理演算の種類を定めることができ
る。
ィギュレーションメモリから、デジタル値が”0”、”1”、”0”、”1”、”0”、
”1”、”1”、”1”である当該コンフィギュレーションメモリに格納されたコンフィ
ギュレーションデータに対応した出力信号をそれぞれ入力した場合、図6(C)に示す等
価回路の機能を実現することができる。
態様を示す。
41、マルチプレクサ42、マルチプレクサ43)と、2入力のOR回路44とを用いて
構成されている。
43の2つの入力端子と接続されている。OR回路44の出力端子はマルチプレクサ43
の制御端子に接続されている。マルチプレクサ43の出力端子がLUT160の出力端子
OUTに相当する。
レクサ42の制御端子A6、入力端子A4及び入力端子A5、OR回路44の入力端子A
7及び入力端子A8のいずれかに、コンフィギュレーションメモリから、当該コンフィギ
ュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号を入
力することによって、LUT160によって行われる論理演算の種類を定めることができ
る。
5、制御端子A6、入力端子A8に、コンフィギュレーションメモリから、デジタル値が
”0”、”1”、”0”、”0”、”0”である当該コンフィギュレーションメモリに格
納されたコンフィギュレーションデータに対応した出力信号をそれぞれ入力した場合、図
6(C)に示す等価回路の機能を実現することができる。なお、上記構成の場合、制御端
子A1、入力端子A3、入力端子A7がそれぞれ入力端子in1、入力端子in2、入力
端子in3に相当する。
160の例を示したが、より多くの入力のマルチプレクサを用いて構成したLUT160
であっても良い。
は論理素子)、スイッチのいずれかまたは全てを更に有していても良い。論理回路(或い
は論理素子)としては、バッファ、インバータ、NAND回路、NOR回路、スリーステ
ートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例え
ばアナログスイッチ、トランジスタ等を用いることができる。
1出力の論理演算を行う場合について示したがこれに限定されない。LUT160及び入
力するコンフィギュレーションデータを適宜定めることによって、より多くの入力、多く
の出力の論理演算を実現することができる。
ラマブルスイッチエレメントの入出力端子間に設けられるトランジスタのゲートを、該プ
ログラマブルスイッチエレメントに信号が入力される期間、電気的に浮遊状態となる回路
構成とすることができる。該構成によりプログラマブルロジックエレメント間を流れる信
号に対し、ゲートの電圧がブースティング効果によって昇圧するよう作用させることで、
振幅電圧の減少を抑えることができる。
本実施の形態では、上記実施の形態1で説明した回路構成の具体的な動作について説明す
る。
トで2つのコンフィギュレーションデータを記憶し、該コンフィギュレーションデータを
コンテキスト選択信号によって選択しプログラマブルロジックエレメント間の接続構造を
切り換える回路構成の一例を示す。
データ記憶回路101A、101B及びコンテキスト選択回路102A、102Bを有す
る。
タ112A、ノード113A、及び容量素子114Aを有する。コンフィギュレーション
データ記憶回路101Bは、トランジスタ111B、トランジスタ112B、ノード11
3B、及び容量素子114Bを有する。
ノード118Aを有する。コンテキスト選択回路102Bは、トランジスタ116B、ト
ランジスタ117B、及びノード118Bを有する。
A及びトランジスタ116Bは、酸化物半導体層を有することを明示するために、OSの
符号を合わせて付している。
6Aのソース及びドレインの一方には、選択線CL_Aが接続される。トランジスタ11
1Bのゲートには、ワード線WL_Bが接続される。トランジスタ116Bのソース及び
ドレインの一方には、選択線CL_Bが接続される。トランジスタ111A及びトランジ
スタ111Bのソース及びドレインの一方には、ビット線BLが接続される。トランジス
タ116A及びトランジスタ116Bのゲートには、電源線VLが接続される。
1乃至111_mの説明と同様である。トランジスタ112A、トランジスタ112Bは
、図1で説明したトランジスタ112_1乃至112_mの説明と同様である。ノード1
13A及び容量素子114A、並びにノード113B及び容量素子114Bは、図1で説
明したノード113_1乃至113_mを構成する回路であり、ノード113_1乃至1
13_mの説明と同様である。
1乃至116_mの説明と同様である。トランジスタ117A、トランジスタ117Bは
、図1で説明したトランジスタ117_1乃至117_mの説明と同様である。ノード1
18A及びノード118Bは、図1で説明したノード118_1乃至118_mの説明と
同様である。
mの説明と同様である。なおワード線WL_Aには、トランジスタ116Aの導通状態を
制御するワード信号が与えられ、ワード線WL_Bには、トランジスタ116Bの導通状
態を制御するワード信号が与えられる。
明と同様である。なお選択線CL_Aには、ノード118Aに書き込まれるコンテキスト
選択信号が与えられ、選択線CL_Bには、ノード118Bに書き込まれるコンテキスト
選択信号が与えられる。
すビット線BLには、ノード113A及び容量素子114Aに記憶されるコンフィギュレ
ーションデータ、及びノード113B及び容量素子114Bに記憶されるコンフィギュレ
ーションデータが与えられる。
ッチエレメント200の回路構成を略記したものである。また、図7(B)に示すブロッ
ク図は、周辺の配線との接続関係を抽出して表すためにブロック図内に符号を付しており
、符号に対応する端子に接続される配線が図7(A)で説明した素子に接続されることを
表している。なお、図8では、図7(B)に示す回路ブロックを用いて説明を行う。なお
各プログラマブルスイッチエレメントに接続される電源線VLは、図示を省略している。
マブルスイッチエレメント201_1乃至201_8、並びにプログラマブルロジックエ
レメント131_1及び131_2の回路ブロックを図示している。
ッチエレメント201_1乃至201_8には、ワード線WL_A1乃至WL_A8、ワ
ード線WL_B1乃至WL_B8、ビット線BL1及びBL2、入力端子IN1及びIN
2、出力端子OUT1乃至OUT8、並びに選択線CL_A及びCL_Bが、図8に示す
ように接続されている。
in4、及び出力端子outを示しており、プログラマブルスイッチエレメント200_
1乃至200_8、及びプログラマブルスイッチエレメント201_1乃至201_8と
図8に示すように接続されている。
ラマブルスイッチエレメント200_1及びプログラマブルスイッチエレメント200_
2中の各ノード及び配線について図示している。
ト200_1における、図7(A)のノード113Aに対応するノードをノードN11_
Aとして説明する。また、図9のプログラマブルスイッチエレメント200_1における
、図7(A)のノード118Aに対応するノードをノードN21_Aとして説明する。ま
た、図9のプログラマブルスイッチエレメント200_1における、図7(A)のトラン
ジスタ112Aとトランジスタ117Aの間のノードをノードN31_Aとして説明する
。
200_1における、図7(A)のノード113Bに対応するノードをノードN11_B
として説明する。また、図9のプログラマブルスイッチエレメント200_1における、
図7(A)のノード118Bに対応するノードをノードN21_Bとして説明する。また
、図9のプログラマブルスイッチエレメント200_1における、図7(A)のトランジ
スタ112Bとトランジスタ117Bの間のノードをノードN31_Bとして説明する。
200_2における、図7(A)のノード113Aに対応するノードをノードN12_A
として説明する。また、図9のプログラマブルスイッチエレメント200_2における、
図7(A)のノード118Aに対応するノードをノードN22_Aとして説明する。また
、図9のプログラマブルスイッチエレメント200_2における、図7(A)のトランジ
スタ112Aとトランジスタ117Aの間のノードをノードN32_Aとして説明する。
200_2における、図7(A)のノード113Bに対応するノードをノードN12_B
として説明する。また、図9のプログラマブルスイッチエレメント200_1における、
図7(A)のノード118Bに対応するノードをノードN22_Bとして説明する。また
、図9のプログラマブルスイッチエレメント200_2における、図7(A)のトランジ
スタ112Bとトランジスタ117Bの間のノードをノードN32_Bとして説明する。
開始される。
線BLの電位がノードN11_Aに書き込まれる。続いて時刻T102においてワード線
WL_A2がHレベルの電位となり、ビット線BL1の電位がノードN12_Aに書き込
まれる。書き込みが終了後、各ワード線はLレベルの電位となり、ノードN11_A、ノ
ードN12_Aは共に電気的に浮遊状態となる。
。
線BLの電位がノードN11_Bに書き込まれる。続いて時刻T202においてワード線
WL_B2がHレベルの電位となり、ビット線BL1の電位がノードN12_Bに書き込
まれる。書き込みが終了後、各ワード線はLレベルの電位となり、ノードN11_B、ノ
ードN12_Bは共に電気的に浮遊状態となる。
ンが完了する。
る。
CL_AをHレベルの電位とし、選択線CL_BをLレベルの電位とする。その結果、ノ
ードN21_A及びノードN22_AはHレベルの電位となり、電気的に浮遊状態となる
。また、ノードN21_B及びノードN22_BはLレベルの電位になる。
的に浮遊状態であるノードN11_Aは、ブースティング効果により昇圧される。そのた
め、ノードN31_Aは、トランジスタ112Aの閾値電圧分、降下すること無く、電位
が上昇する。ノードN31_Aの電位が上昇することで、電気的に浮遊状態であるノード
N21_Aが、ブースティング効果により昇圧される。そのため、出力端子OUT1は、
トランジスタ117Aの閾値電圧分、降下すること無く、Hレベルの電位になる。
的に浮遊状態であるノードN11_B及びノードN12_Aは、ブースティング効果によ
り昇圧される。しかし、ノードN11_B及びノードN12_AがLレベルの電位の場合
、Hレベルの電位の場合と比べて、ブースティング効果が高くないため、ほとんど昇圧し
ない。そのため、ノードN31_B及びノードN32_AはLレベルの電位のままである
。
に浮遊状態であるノードN12_Bは、ブースティング効果により昇圧される。よってノ
ードN32_BはHレベルの電位になる。しかし、ノードN22_BがLレベルの電位の
ため、出力端子OUT2はLレベルの電位のままである。
る。
CL_AをLレベルの電位とし、選択線CL_BをHレベルの電位とする。その結果、ノ
ードN21_B及びノードN22_BはHレベルの電位となり、電気的に浮遊状態となる
。また、ノードN21_A及びノードN22_AはLレベルの電位になる。
的に浮遊状態であるノードN12_Bは、ブースティング効果により昇圧される。そのた
め、ノードN32_Bは、トランジスタ112Bの閾値電圧分、降下すること無く、電位
が上昇する。ノードN32_Bの電位が上昇することで、電気的に浮遊状態であるノード
N22_Bが、ブースティング効果により昇圧される。そのため、出力端子OUT2は、
トランジスタ117Bの閾値電圧分、降下すること無く、Hレベルの電位になる。
的に浮遊状態であるノードN11_B及びノードN12_Aは、ブースティング効果によ
り昇圧される。しかし、ノードN11_B及びノードN12_AがLレベルの電位の場合
、Hレベルの電位の場合と比べて、ブースティング効果が高くないため、ほとんど昇圧し
ない。そのため、ノードN31_B及びノードN32_AはLレベルのままである。
に浮遊状態であるノードN11_Aは、ブースティング効果により昇圧される。よってノ
ードN31_AはHレベルの電位になる。しかし、ノードN21_AがLレベルの電位の
ため、出力端子OUT1はLレベルの電位のままである。
本実施の形態では、本発明の一態様であるPLDが有するプログラマブルスイッチエレメ
ントの構成におけるブースティング効果について、比較例を含めて回路計算で検証した結
果を説明する。
を用い、異なる回路構成を有するプログラマブルスイッチエレメントでの入出力端子間を
伝送する信号波形の比較及び評価を行った。
回路構成とを比較した。なお図11(A)に示す回路構成は、上記実施の形態で説明した
図7(A)の回路構成の一部に相当する。
ジスタ116Aを省略した回路構成である。また図13(A)に示す回路構成は、図7(
A)に示す回路構成におけるトランジスタ111A及びトランジスタ116A、ワード線
WLを省略した回路構成である。
ット線BL、入力端子INに与える信号のタイミングチャート図をそれぞれ図11(B)
、図12(B)及び図13(B)に示す。
は、周波数1MHzの矩形波の信号とした。
に対応するトランジスタは、半導体層に酸化物半導体層を有するトランジスタ(以下、O
Sトランジスタと略記)であることを明示するために、OSの符号を合わせて付している
。なお図11(A)、図12(A)及び図13(A)で、トランジスタ112A及びトラ
ンジスタ117Aに対応するトランジスタは、半導体層にシリコンを有するトランジスタ
(以下、Siトランジスタと略記)である。
パラメータは、次の通りである。
た。またトランジスタのサイズはSiトランジスタは、チャネル長Lを0.5μmとし、
チャネル幅Wを15μmとした。またOSトランジスタは、チャネル長Lを1μmとし、
チャネル幅Wを4μmとした。なお、Siトランジスタ及びOSトランジスタにおける回
路計算に用いた、特性のパラメータは実デバイスから抽出した値を用いた。また容量素子
114Aの静電容量は、4fFとした。
明する。
ノードの初期値には、電源電圧を供給する前を想定し、各信号及び電源はLレベルとした
。
回路構成ではワード線WLに与える電位をLレベルからHレベルに切り換えた。またワー
ド線WLでの電位の切り換えと平行して、ビット線BLに与える電位をLレベルからHレ
ベルに切り換えた。そして図11(A)及び図12(A)に示す回路構成のノード113
AにHレベルの電位を記憶させた。その後、ワード線WL及びビット線BLに与える電位
をそれぞれ、HレベルからLレベルに切り換えて、コンフィギュレーションを完了させた
。
示す回路構成では選択線CLの電位をLレベルからHレベルに切り換えた。そして図11
(A)ではトランジスタ116Aが導通状態となることで、ノード118AにHレベルの
電位を書き込んだ。図12(A)及び図13(A)では、直接ノード118AにHレベル
の電位を書き込んだ。その後、選択線CLはHレベルを維持し、ノード118Aの電位が
Hレベルに上昇することで、トランジスタ116Aは非導通状態となった。
3(A)に示す回路構成では、トランジスタ112A、117Aが常時導通状態となるた
め、出力端子OUTに与えられる信号も矩形波の信号が出力される。
れる信号を示すものである。図14において、図11(A)の出力端子OUTより得られ
る信号波形501(四角印)、図12(A)の出力端子OUTより得られる信号波形50
2(丸印)、図13(A)の出力端子OUTより得られる信号波形503(三角印)を示
している。各回路構成の出力端子より得られる信号波形のなまりを観測することで、ブー
スティング効果による効果を検証した。
成では、信号波形の減衰がほとんどないのに対し、図12(A)及び図13(A)に示す
回路構成では、信号波形の減衰が確認できた。
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に
用いることのできる酸化物半導体について説明する。
もインジウム(In)又は亜鉛(Zn)を含むことが好ましい。特にIn及びZnを含む
ことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有する
ことが好ましい。スタビライザーとしては、ガリウム(Ga)、スズ(Sn)、ジルコニ
ウム(Zr)、ハフニウム(Hf)及びアルミニウム(Al)の少なくともいずれかを有
すればよい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種又は複数種を有してもよい。
ム、酸化スズ、酸化亜鉛、In−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化
物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化
物、In−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、
In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、S
n−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−Zr−Zn系酸化物、In
−Ti−Zn系酸化物、In−Sc−Zn系酸化物、In−Y−Zn系酸化物、In−L
a−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd
−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−
Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Z
n系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn
系酸化物、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系酸化物、In−Hf−
Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化
物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物等がある。
n:Ga:Zn=2:1:3の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の
酸化物を用いるとよい。
ることによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これ
により、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物
半導体膜の形成後において、脱水化処理(脱水素化処理)を行い酸化物半導体膜から、水
素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理(脱水素化処
理)によって増加した酸素欠損を補填するため酸素を酸化物半導体に加えることが好まし
い。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す
場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合
を過酸素化処理と記す場合がある。
除去され、加酸素化処理により酸素欠損を補填することによって、i型(真性)化又はi
型に限りなく近く実質的にi型(真性)である酸化物半導体膜とすることができる。なお
、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく(ゼ
ロに近く)、キャリア密度が1×1017/cm3以下、1×1016/cm3以下、1
×1015/cm3以下、1×1014/cm3以下、1×1013/cm3以下である
ことをいう。
は、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジ
スタがオフ状態のときのドレイン電流を、室温(25℃程度)にて1×10−18A以下
、好ましくは1×10−21A以下、更に好ましくは1×10−24A以下、又は85℃
にて1×10−15A以下、好ましくは1×10−18A以下、更に好ましくは1×10
−21A以下とすることができる。なお、トランジスタがオフ状態とは、nチャネル型の
トランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、
ゲート電圧が閾値電圧よりも1V以上、2V以上又は3V以上小さければ、トランジスタ
はオフ状態となる。
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、CAAC−OS(C Axis Aligned Crystalline
Oxide Semiconductor)膜などをいう。
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−O
S膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内
に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、CAAC−OS膜について詳細な説明を行う
。
ron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CA
AC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
いることがわかる。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAA
C−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
が小さい。よって、当該トランジスタは、信頼性が高い。
AC−OS膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態では、開示する発明の一態様に係るPLDが有するプログラマブルスイッチ
エレメントを構成する回路部に用いられるトランジスタの断面の構造について、図面を参
照して説明する。
5では、上記実施の形態3で図示したトランジスタ111A、容量素子114A、及びト
ランジスタ112Aを、例示している。
酸化物半導体を活性層に用いたトランジスタ111Aが、トランジスタ112A上に形成
されている場合を例示している。トランジスタ112Aは、非晶質、微結晶、多結晶又は
単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を活性層に用いていても良
い。或いは、トランジスタ112Aは、酸化物半導体を活性層に用いていても良い。全て
のトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ111Aはトラ
ンジスタ112A上に積層されていなくとも良く、トランジスタ111Aとトランジスタ
112Aとは、同一の層に形成されていても良い。
気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレ
ーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに
水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
ランジスタのうち、トランジスタ111A及びトランジスタ116Aに酸化物半導体を用
い、トランジスタ112Aを含むその他のトランジスタにシリコンを用いる場合、シリコ
ンを用いたトランジスタの数に対し、酸化物半導体を用いたトランジスタの数は少なくて
済む。よって、シリコンを用いたトランジスタ上にトランジスタ111A及びトランジス
タ116Aを積層させることで、トランジスタ111A及びトランジスタ116Aのデザ
インルールを緩和させることができる。
層した構造のレジスタを有することによってPLDのチップ面積を縮小することができる
。また一つの回路ブロックにおいて、シリコンを用いたトランジスタの数は、酸化物半導
体を用いたトランジスタの数より多いため、実際のPLDのチップ面積は、シリコンを用
いたトランジスタの数で決定される。
他の方法、例えば、熱CVD法により形成してもよい。熱CVD法の例としてMOCVD
(Metal Organic Chemical Vapor Deposition
)法やALD(Atomic Layer Deposition)法を使っても良い。
されることが無いという利点を有する。
ンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ(高速バルブとも呼ぶ)を切り替えて2種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原
料ガスと同時またはその後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第
2の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後
、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着して第1の単原
子層を成膜し、後から導入される第2の原料ガスと反応して、第2の単原子層が第1の単
原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さにな
るまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の
厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調
節が可能であり、微細なFETを作製する場合に適している。
導電膜や半導体膜を形成することができ、例えば、InGaZnOX(X>0)膜を成膜
する場合には、トリメチルインジウム、トリメチルガリウム、及びジエチル亜鉛を用いる
。なお、トリメチルインジウムの化学式は、(CH3)3Inである。また、トリメチル
ガリウムの化学式は、(CH3)3Gaである。また、ジエチル亜鉛の化学式は、(CH
3)2Znである。また、これらの組み合わせに限定されず、トリメチルガリウムに代え
てトリエチルガリウム(化学式(C2H5)3Ga)を用いることもでき、ジエチル亜鉛
に代えてジメチル亜鉛(化学式(C2H5)2Zn)を用いることもできる。
スとB2H6ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WF6
ガスとH2ガスを同時に導入してタングステン膜を形成する。なお、B2H6ガスに代え
てSiH4ガスを用いてもよい。
>0)膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次繰り返し導入して
InO2層を形成し、その後、Ga(CH3)3ガスとO3ガスを同時に導入してGaO
層を形成し、更にその後Zn(CH3)2とO3ガスを同時に導入してZnO層を形成す
る。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてInGa
O2層やInZnO2層、GaInO層、ZnInO層、GaZnO層などの混合化合物
層を形成しても良い。なお、O3ガスに変えてAr等の不活性ガスでバブリングして得ら
れたH2Oガスを用いても良いが、Hを含まないO3ガスを用いる方が好ましい。また、
In(CH3)3ガスにかえて、In(C2H5)3ガスを用いても良い。また、Ga(
CH3)3ガスにかえて、Ga(C2H5)3ガスを用いても良い。また、In(CH3
)3ガスにかえて、In(C2H5)3ガスを用いても良い。また、Zn(CH3)2ガ
スを用いても良い。
。
ム基板、シリコンゲルマニウム基板、化合物半導体基板(GaAs基板、InP基板、G
aN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等を用いる
ことができる。図15では、n型の導電性を有する単結晶シリコン基板を用いた場合を例
示している。
電気的に分離されている。素子分離用絶縁膜801の形成には、選択酸化法(LOCOS
(Local Oxidation of Silicon)法)又はトレンチ分離法等
を用いることができる。
レイン領域として機能する不純物領域802及び不純物領域803と、ゲート電極804
と、半導体基板800とゲート電極804の間に設けられたゲート絶縁膜805とを有す
る。ゲート電極804は、ゲート絶縁膜805を間に挟んで、不純物領域802と不純物
領域803の間に形成されるチャネル形成領域と重なる。
が形成されている。そして、上記開口部には、不純物領域802、不純物領域803にそ
れぞれ接する配線810、配線811と、ゲート電極804に接する配線812とが形成
されている。
811は、絶縁膜809上に形成された配線816に接続されており、配線812は、絶
縁膜809上に形成された配線817に接続されている。
口部が形成されており、上記開口部に、配線817に接続された配線821が形成されて
いる。
成されている。
導体膜830上の、ソース電極又はドレイン電極として機能する導電膜832及び導電膜
833と、半導体膜830、導電膜832及び導電膜833上のゲート絶縁膜831と、
ゲート絶縁膜831上に位置し、導電膜832と導電膜833の間において半導体膜83
0と重なっているゲート電極834と、を有する。なお、導電膜833は、配線821に
接続されている。
られている。ゲート絶縁膜831を間に挟んで導電膜833及び導電膜835が重なって
いる部分が、容量素子114Aとして機能する。
設けられている場合を例示しているが、容量素子114Aは、トランジスタ112Aと共
に、絶縁膜820の下に設けられていても良い。
。絶縁膜841には開口部が設けられており、上記開口部においてゲート電極834に接
する導電膜843が、絶縁膜841上に設けられている。
片側において少なくとも有していれば良いが、半導体膜830を間に挟んで存在する一対
のゲート電極を有していても良い。
ている場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方
のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対の電
極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位など
の固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御する
ことで、トランジスタ111Aの閾値電圧を制御することができる。
複数の酸化物半導体で構成されていても良い。例えば半導体膜830が、3層に積層され
て構成されている場合のトランジスタ111Aの構成例を、図16(A)に示す。
膜830と、半導体膜830と電気的に接続されている導電膜832、及び導電膜833
と、ゲート絶縁膜831と、ゲート絶縁膜831上に半導体膜830と重畳するように設
けられたゲート電極834と、を有する。
至酸化物半導体層830cが、絶縁膜820側から順に積層されている。
bを構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下端のエネルギ
ーが酸化物半導体層830bよりも0.05eV以上、0.07eV以上、0.1eV以
上又は0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下又は0.4eV
以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層830bは、少なくとも
インジウムを含むと、キャリア移動度が高くなるため好ましい。
33の上層でゲート絶縁膜831と重畳させて設ける構成としてもよい。
本実施の形態では、上述の実施の形態で説明したPLDを含む回路を電子部品に適用する
例、及び該電子部品を具備する電子機器に適用する例について、図17、図18を用いて
説明する。
する例について説明する。なお電子部品は、半導体パッケージ、又はIC用パッケージと
もいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称
が存在する。そこで、本実施の形態では、その一例について説明することにする。
程(後工程)を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
体的には、前工程で得られる素子基板が完成(ステップS1)した後、基板の裏面を研削
する(ステップS2)。この段階で基板を薄膜化することで、前工程での基板の反り等を
低減し、部品としての小型化を図るためである。
分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボン
ディング工程を行う(ステップS3)。このダイボンディング工程におけるチップとリー
ドフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適し
た方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合して
もよい。
に接続する、ワイヤーボンディングを行う(ステップS4)。金属の細線には、銀線や金
線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェ
ッジボンディングを用いることができる。
される(ステップS5)。モールド工程を行うことで電子部品の内部が樹脂で充填され、
機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃
による特性の劣化を低減することができる。
(ステップS6)。このめっき処理によりリードの錆を防止し、後にプリント基板に実装
する際のはんだ付けをより確実に行うことができる。
的な検査工程(ステップS8)を経てPLDを含む回路部を有する電子部品が完成する(
ステップS9)。
とすることができる。そのため、回路面積の縮小、及び動作速度の向上が図られた電子部
品を実現することができる。
品の一例として、QFP(Quad Flat Package)の斜視模式図を示して
いる。図17(B)に示す電子部品700は、リード701及び回路部703を示してい
る。図17(B)に示す電子部品700は、例えばプリント基板702に実装される。こ
のような電子部品700が複数組み合わされて、それぞれがプリント基板702上で電気
的に接続されることで半導体装置が完成する。完成した半導体装置704は、電子機器等
の内部に設けられる。
含む)、電子ペーパー、テレビジョン装置(テレビ、又はテレビジョン受信機ともいう)
、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明
する。
3a、第2の表示部903bなどによって構成されている。筐体901と筐体902の少
なくとも一部には、先の実施の形態に示すPLDを有する半導体装置が設けられている。
そのため、回路面積の縮小、及び動作速度の向上が図られた携帯型の情報端末が実現され
る。
8(A)の左図のように、第1の表示部903aに表示される選択ボタン904により「
タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な
大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「
タッチ入力」を選択した場合、図18(A)の右図のように第1の表示部903aにはキ
ーボード905が表示される。これにより、従来の情報端末と同様に、キー入力による素
早い文字入力などが可能となる。
示部903a及び第2の表示部903bのうち、一方を取り外すことができる。第1の表
示部903aもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図
ることができ、一方の手で筐体902を持ち、他方の手で操作することができるため便利
である。
)を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表
示した情報を操作又は編集する機能、様々なソフトウェア(プログラム)によって処理を
制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子(
イヤホン端子、USB端子など)、記録媒体挿入部などを備える構成としてもよい。
よい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロード
する構成とすることも可能である。
電話として用いてもよい。
2の2つの筐体で構成されている。筐体911及び筐体912には、それぞれ表示部91
3及び表示部914が設けられている。筐体911と筐体912は、軸部915により接
続されており、該軸部915を軸として開閉動作を行うことができる。また、筐体911
は、電源916、操作キー917、スピーカー918などを備えている。筐体911、筐
体912の少なくとも一には、先の実施の形態に示すPLDを有する半導体装置が設けら
れている。そのため、回路面積の縮小、及び動作速度の向上が図られた電子書籍が実現さ
れる。
などで構成されている。テレビジョン装置920の操作は、筐体921が備えるスイッチ
や、リモコン操作機924により行うことができる。筐体921及びリモコン操作機92
4には、先の実施の形態に示すPLDを有する半導体装置が搭載されている。そのため、
回路面積の縮小、及び動作速度の向上が図られたテレビジョン装置が実現される。
932と、マイク933と、操作ボタン934等が設けられている。本体930内には、
先の実施の形態に示すPLDを有する半導体装置が設けられている。そのため回路面積の
縮小、及び動作速度の向上が図られたスマートフォンが実現される。
3などによって構成されている。本体941内には、先の実施の形態に示すPLDを有す
る半導体装置が設けられている。そのため、回路面積の縮小、及び動作速度の向上が図ら
れたデジタルカメラが実現される。
れている。このため、回路面積の縮小、及び動作速度の向上が図られた電子機器が実現さ
れる。
本実施の形態では、携帯端末でのソフトウェア処理に上述したプログラマブルロジックデ
バイスを用いる場合の応用例について説明する。
、他の通信プロトコルとの混信が生じることが判明し、使用周波数帯域が変更される場合
などである。また、商品開発サイクルの短期間化や通信技術の急激な進歩により、通信プ
ロトコルが未確定の段階で対応する新商品の開発を進める必要もある。そのため、通信L
SIを専用LSI(ASIC)で構成する場合、通信プロトコルの変更に伴うマスク変更
や再製造など、膨大なコストが生じる可能性がある。また、通信LSIで行う処理をCP
Uのソフトウェア処理で行う構成の場合、通信プロトコルの仕様を満たす処理性能を得難
く、また、消費電力が増大する可能性がある。
て有する携帯端末において、通信プロトコルが変更された場合に、OSメモリを用いたプ
ログラマブルロジックデバイスの回路構成を対応する回路構成に変更し、通信プロトコル
に最適な回路構成で画像処理を行う携帯端末とすることが有効である。
ーションデータの書き換えが不要なので、携帯端末を高速に起動することができる。特に
、携帯端末は、消費電力を低減する目的で、頻繁に電源供給を遮断する構成を採用してお
り、また、ユーザーのキー入力に対しては速やかな起動が要求されるため、好ましい。ま
た、通信LSIは、定期的に通信信号を監視し、通信信号を検出した場合にフル動作する
構成とすることが有効である。したがって、通信LSIが高速に起動することは有利であ
る。
A2 入力端子
A3 入力端子
A4 入力端子
A5 入力端子
A6 制御端子
A7 入力端子
A8 入力端子
BL ビット線
BL1 ビット線
C1 容量
C2 容量
C3 容量
C4 容量
CL 選択線
CL_A 選択線
CL_B 選択線
CL_m 選択線
CL_1 選択線
CL_2 選択線
CL1 選択線
in1 入力端子
in2 入力端子
in3 入力端子
in4 入力端子
IN 入力端子
IN_k 入力端子
IN_1 入力端子
IN1 入力端子
M1 入力端子
M8 入力端子
N11_A ノード
N11_B ノード
N12_A ノード
N12_B ノード
N21_A ノード
N21_B ノード
N22_A ノード
N22_B ノード
N31_A ノード
N31_B ノード
N32_A ノード
N32_B ノード
OUT 出力端子
OUT1 出力端子
OUT2 出力端子
OUT8 出力端子
out 出力端子
T100 時刻
T101 時刻
T102 時刻
T200 時刻
T201 時刻
T300 時刻
T301 時刻
T302 時刻
T400 時刻
T401 時刻
T402 時刻
WL ワード線
WL_A ワード線
WL_B ワード線
WL_A1 ワード線
WL_A2 ワード線
WL_A8 ワード線
WL_B1 ワード線
WL_B2 ワード線
WL_B8 ワード線
WL_m ワード線
WL_1 ワード線
WL_2 ワード線
31 マルチプレクサ
32 マルチプレクサ
33 マルチプレクサ
34 マルチプレクサ
35 マルチプレクサ
36 マルチプレクサ
37 マルチプレクサ
41 マルチプレクサ
42 マルチプレクサ
43 マルチプレクサ
44 OR回路
100 プログラマブルスイッチエレメント
100_k プログラマブルスイッチエレメント
100_1 プログラマブルスイッチエレメント
101_m コンフィギュレーションデータ記憶回路
101_1 コンフィギュレーションデータ記憶回路
101_2 コンフィギュレーションデータ記憶回路
101A コンフィギュレーションデータ記憶回路
101B コンフィギュレーションデータ記憶回路
102_m コンテキスト選択回路
102_1 コンテキスト選択回路
102_2 コンテキスト選択回路
102A コンテキスト選択回路
102B コンテキスト選択回路
110 スイッチ回路
111_m トランジスタ
111_1 トランジスタ
111_2 トランジスタ
111A トランジスタ
111B トランジスタ
112 トランジスタ
112_m トランジスタ
112_1 トランジスタ
112_2 トランジスタ
112A トランジスタ
112B トランジスタ
113_m ノード
113_1 ノード
113_2 ノード
113A ノード
113B ノード
114A 容量素子
114B 容量素子
116 トランジスタ
116_m トランジスタ
116_1 トランジスタ
116_2 トランジスタ
116A トランジスタ
116B トランジスタ
117 トランジスタ
117_m トランジスタ
117_1 トランジスタ
117_2 トランジスタ
117A トランジスタ
117B トランジスタ
118 ノード
118_m ノード
118_1 ノード
118_2 ノード
118A ノード
118B ノード
124 配線
124_1 配線
124_2 配線
124_3 配線
130 PLD
131 プログラマブルロジックエレメント
131_1 プログラマブルロジックエレメント
132 配線
133 配線
133_1 配線
133_2 配線
133_3 配線
134 配線
134_1 配線
134_2 配線
134_3 配線
135 配線
135_1 配線
135_2 配線
135_3 配線
136 配線
137 配線
138 配線
140_1 列
140_2 列
140_3 列
150 プログラマブルスイッチエレメント
150_1 プログラマブルスイッチエレメント
150_2 プログラマブルスイッチエレメント
150_3 プログラマブルスイッチエレメント
160 LUT
161 フリップフロップ
162 コンフィギュレーションメモリ
163 入力端子
164 出力端子
165 出力端子
168 マルチプレクサ
169 コンフィギュレーションメモリ
200 プログラマブルスイッチエレメント
200_1 プログラマブルスイッチエレメント
200_2 プログラマブルスイッチエレメント
200_8 プログラマブルスイッチエレメント
201_1 プログラマブルスイッチエレメント
201_8 プログラマブルスイッチエレメント
501 信号波形
502 信号波形
503 信号波形
700 電子部品
701 リード
702 プリント基板
703 回路部
704 半導体装置
800 半導体基板
801 素子分離用絶縁膜
802 不純物領域
803 不純物領域
804 ゲート電極
805 ゲート絶縁膜
809 絶縁膜
810 配線
811 配線
812 配線
815 配線
816 配線
817 配線
820 絶縁膜
821 配線
830 半導体膜
831 ゲート絶縁膜
832 導電膜
833 導電膜
834 ゲート電極
835 導電膜
841 絶縁膜
843 導電膜
901 筐体
902 筐体
903a 表示部
903b 表示部
904 選択ボタン
905 キーボード
910 電子書籍
911 筐体
912 筐体
913 表示部
914 表示部
915 軸部
916 電源
917 操作キー
918 スピーカー
920 テレビジョン装置
921 筐体
922 表示部
923 スタンド
924 リモコン操作機
930 本体
931 表示部
932 スピーカー
933 マイク
934 操作ボタン
941 本体
942 表示部
943 操作スイッチ
Claims (3)
- 第1のトランジスタと、
第2のトランジスタと、を有し、
前記第1のトランジスタのソースまたはドレインの一方は、前記第2のトランジスタのソースまたはドレインの一方に電気的に接続され、
前記第1のトランジスタのゲートと前記第2のトランジスタのゲートは、前記第1のトランジスタと前記第2のトランジスタが同時にオン状態となる期間において、電気的に浮遊状態にされ、
前記第1のトランジスタのゲートと前記第2のトランジスタのゲートは、前記第1のトランジスタのソースまたはドレインの一方及び前記第2のトランジスタのソースまたはドレインの一方に入力される信号により、電位が上昇する期間を有する半導体装置。 - 請求項1において、
第3のトランジスタを有し、
前記第3のトランジスタのゲートは、第1の配線に電気的に接続され、
前記第3のトランジスタのソースまたはドレインの一方は、第2の配線に電気的に接続され、
前記第3のトランジスタのソースまたはドレインの他方は、前記第1のトランジスタのゲートに電気的に接続され、
前記第1の配線及び前記第2の配線はそれぞれ異なる配線である半導体装置。 - 請求項1または請求項2において、
第4のトランジスタを有し、
前記第4のトランジスタのゲートは、第3の配線に電気的に接続され、
前記第4のトランジスタのソースまたはドレインの一方は、第4の配線に電気的に接続され、
前記第4のトランジスタのソースまたはドレインの他方は、前記第2のトランジスタのゲートに電気的に接続され、
前記第3の配線及び前記第4の配線はそれぞれ異なる配線である半導体装置。
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