TWI758188B - 記憶體裝置及其操作方法 - Google Patents

記憶體裝置及其操作方法 Download PDF

Info

Publication number
TWI758188B
TWI758188B TW110117677A TW110117677A TWI758188B TW I758188 B TWI758188 B TW I758188B TW 110117677 A TW110117677 A TW 110117677A TW 110117677 A TW110117677 A TW 110117677A TW I758188 B TWI758188 B TW I758188B
Authority
TW
Taiwan
Prior art keywords
target
same
memory
memory cells
search
Prior art date
Application number
TW110117677A
Other languages
English (en)
Other versions
TW202232498A (zh
Inventor
許柏凱
葉騰豪
呂函庭
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Application granted granted Critical
Publication of TWI758188B publication Critical patent/TWI758188B/zh
Publication of TW202232498A publication Critical patent/TW202232498A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/046—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using non-volatile storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本案提供三維記憶體裝置與其操作方法。三維記憶體裝置包括：一記憶體陣列，包括複數個記憶體單元；一控制器，耦接至該記憶體陣列；以及一匹配電路，耦接至該記憶體陣列。於進行資料搜尋與比對時，該控制器選擇共享同一目標整體信號線的複數個目標記憶體單元，以及該控制器選擇共享該整體信號線的複數條目標字元線以當成複數條目標搜尋線，其中，一搜尋資料透過該些目標搜尋線而送入至該些目標記憶體單元以進行匹配。該目標整體信號線被預充電。根據該目標整體信號線的一電位是否被拉低，該匹配電路輸出一匹配位址。

Description

記憶體裝置及其操作方法
本發明是有關於一種記憶體裝置及其操作方法。
內容可定址記憶體(Content-addressable memory，CAM)是一種特別類型記憶體，可應用於超高速搜尋應用中。在進行內容定址時，記憶體比較所輸入的搜尋資料與內部所儲存的資料，而將匹配資料的位址回傳。CAM可應用於網路裝置(networking device)，以加速資訊傳送與資訊回傳。
非揮發性記憶體能節省資料搬移量，具有低能耗優勢，且能快速回傳資料，故而，現已將非揮發性記憶體用來實現三態TCAM(ternary content addressable memory，三態內容定址記憶體)。傳統的NOR快閃記憶體雖具有較佳裝置特性(device characteristics)，但其儲存密度較為受限。
相反地，3D AND快閃記憶體可提供高儲存密度與良好裝置特性，故而，3D AND快閃記憶體已用於實現TCAM記憶體陣列。
然而，如何提供高效率記憶體裝置仍是重要課題。
根據本案一實施例，提出一種三維記憶體裝置，包括：一記憶體陣列，包括複數個記憶體單元；一控制器，耦接至該記憶體陣列；以及一匹配電路，耦接至該記憶體陣列。於進行資料搜尋與比對時，該控制器選擇共享同一目標整體信號線的複數個目標記憶體單元，以及該控制器選擇共享該整體信號線的複數條目標字元線以當成複數條目標搜尋線，其中，一搜尋資料透過該些目標搜尋線而送入至該些目標記憶體單元以進行匹配。該目標整體信號線被預充電。根據該目標整體信號線的一電位是否被拉低，該匹配電路輸出一匹配位址。
根據本案一實施例，提出一種三維記憶體裝置之操作方法，包括：於進行資料搜尋與比對時，選擇共享同一目標整體信號線的複數個目標記憶體單元，以及選擇共享該整體信號線的複數條目標字元線以當成複數條目標搜尋線，其中，一搜尋資料透過該些目標搜尋線而送入至該些目標記憶體單元以進行匹配；預充電該目標整體信號線；以及根據該目標整體信號線的一電位是否被拉低，輸出一匹配位址。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。
請參照第1圖，其繪示根據本案一實施例的記憶體裝置100的電路示意圖。記憶體裝置100包括：記憶體陣列110、控制器120與匹配電路130。記憶體陣列110耦接至控制器120與匹配電路130。記憶體裝置100可實現TCAM。在本案實施例中，記憶體裝置100與記憶體陣列110屬於三維架構。故而，本案實施例的記憶體裝置100與記憶體陣列110在功能與操作上具有較佳彈性。
記憶體陣列110包括排列成陣列形式的複數個記憶體單元MC。該些記憶體單元MC可被程式化或被抹除。在此，以程式化後記憶體單元MC儲存邏輯1，而抹除後記憶體單元MC儲存邏輯0為例做說明，但當知本案並不受限於此。
控制器120用以控制記憶體陣列110與匹配電路130，以進行資料搜尋與匹配。
匹配電路130包括：複數個感應放大器131、位址編碼器132與搜尋資料暫存器133。該些感應放大器131 透過複數條匹配線ML而耦接至記憶體陣列110的該些記憶體單元MC，用以感應該些記憶體單元MC是否產生單元電流。舉例而言，當對該記憶體單元MC的搜尋結果為匹配，則該記憶體單元MC不產生單元電流；相反地，當對該記憶體單元MC的搜尋結果為不匹配，則該記憶體單元MC產生單元電流。
位址編碼器132耦接至該些感應放大器131，用以根據該些感應放大器131的感應結果而產生匹配位址MA。當該記憶體單元MC不產生單元電流時(搜尋結果為匹配)，位址編碼器132產生匹配位址MA，其中，匹配位址MA代表搜尋結果為匹配的記憶體單元的位址。
搜尋資料暫存器133用以暫存搜尋資料SD並傳送至記憶體陣列110，以進行資料匹配。搜尋資料暫存器133透過搜尋線SL耦接至該些記憶體單元MC，以將資料傳送至該些記憶體單元MC進行匹配。
第2圖顯示根據本案實施例的搜尋的一例。但當知本案並不受限於此。
如第2圖所示，當搜尋資料SD為10100時，第三行的複數個記憶體單元的儲存資料為10100，故對第三行的搜尋結果為匹配，對其他行的搜尋結果為不匹配。當搜尋資料SD為01100時，第一行的複數個記憶體單元的儲存資料為0110X(X代表不在乎(don’t care)，可為邏輯1或邏輯0)，故對第一行的搜尋結果為匹配，第二行的複數個記憶體單元的儲存資料為011XX，故對第二行的搜尋結果為匹配；對第三行與第四行的搜尋結果為不匹配。以TCAM而言，有最多位元匹配的該行被選擇是最終匹配結果。以第2圖而言，當搜尋資料SD為01100時，第一行有4個位元匹配而第二行有3個位元匹配，故而，選擇第一行當成最終匹配結果(最佳結果)。
在TCAM中，透過使用X位元(don’t care bit)，可增加搜尋的彈性。
在進行搜尋時，對於所有行進行平行搜尋，而將最佳結果回傳，以當成匹配位址MA。
第3圖顯示根據本案一實施例的記憶體裝置100的電路圖。如第3圖所示，記憶體裝置100更包括區域位元線解碼器(local bit line decoder)310，區域位元線解碼器310包括複數個位元線電晶體群組320，各位元線電晶體群組320包括位元線電晶體BLT_1~BLT_K(K為正整數)。位元線電晶體BLT_1~BLT_K耦接於該些記憶體單元MC與該些感應放大器131之間。SL0、SLB0、SL1、SLB1乃是搜尋線。在本案實施例中，將字元線當成搜尋線(SL)而將整體位元線(GBL_1~GBL_N，N為正整數)當成匹配線(ML)。整體位元線亦可稱為整體信號線。
如上述，當對該記憶體單元MC搜尋結果為匹配時，該記憶體單元MC不產生單元電流；以及，當對該記憶體單元MC搜尋結果為不匹配時，該記憶體單元MC產生單元電流。不匹配的該記憶體單元MC所產生的單元電流透過該些位元線電晶體BLT_1~BLT_K而將整體位元線GBL_1~GBL_N之一拉低(在進行搜尋操作時，該些整體位元線GBL_1~GBL_N被預充電至高電位)。該些感應放大器131比較該些整體位元線GBL_1~GBL_N的電位與參考電壓VREF。當該些整體位元線GBL_1~GBL_N的電位高於或等於參考電壓VREF時(代表對該行的搜尋結果為匹配)，該些感應放大器131輸出匹配結果給位址編碼器132，位址編碼器132據以產生匹配位址MA。相反地，當該些整體位元線GBL_1~GBL_N的電位低於參考電壓VREF時(代表對該行的搜尋結果為不匹配)，該些感應放大器131不輸出匹配結果給位址編碼器132。
第4圖顯示根據本案一實施例的記憶體裝置100的電路示意圖與其簡化電路。如第4圖所示，記憶體裝置100更包括區域源極線解碼器(local source line decoder)410，包括複數個源極線電晶體SLT_1~SLT_K。以源極線電晶體SLT_1為例，源極線電晶體SLT_1的一端耦接至整體源極線GSL，源極線電晶體SLT_1的另一端耦接至區域源極線LSL，源極線電晶體SLT_1的控制端則接受控制器120所輸出的控制信號(未示出)。其他源極線電晶體SLT_2~SLT_K具有相似耦接關係。
相似地，以位元線電晶體BLT_1為例，位元線電晶體BLT_1的一端耦接至整體位元線GBL(亦即匹配線ML)，位元線電晶體BLT_1的另一端耦接至區域位元線LBL，位元線電晶體BLT_1的控制端則接受控制器120所輸出的控制信號(未示出)。其他位元線電晶體BLT_2~BLT_K具有相似耦接關係。
第4圖的記憶體單元MC可以簡化。在第4圖中，第一記憶體單元MC1的三端耦接至搜尋線SL、匹配線ML與接地端。相似地，第二記憶體單元MCB1的三端耦接至搜尋線SLB、匹配線ML與接地端。在本案說明中，第一記憶體單元MC1與第二記憶體單元MCB1是成對的，而且，搜尋線SL與搜尋線SLB也是成對的。
第5圖顯示根據本案一實施例的搜尋真值表。如第5圖所示，PGM代表該記憶體單元被程式化，儲存邏輯1；ERS代表該記憶體單元被抹除，儲存邏輯0。在情況(a)至(f)中，第一記憶體單元MC1儲存邏輯1而第二記憶體單元MCB1儲存邏輯0。在情況(g)至(i)中，第一記憶體單元MC1與第二記憶體單元MCB1儲存位元X(在第5圖中以儲存邏輯1為例，但第一記憶體單元MC1與第二記憶體單元MCB1 也可儲存邏輯0)。
在本案實施例中，以記憶體單元MC儲存邏輯1的情況，當搜尋線SL上的高電位VH施加至該記憶體單元MC時，儲存邏輯1的記憶體單元MC不會導通，不會產生單元電流；以及，當搜尋線SL上的低電位VL施加至該記憶體單元MC時，儲存邏輯1的記憶體單元MC不會導通，不會產生單元電流。相似地，以記憶體單元MC儲存邏輯0的情況，當搜尋線SL上的高電位VH施加至該記憶體單元MC時，儲存邏輯0的記憶體單元MC會導通，產生單元電流；以及，當搜尋線SL上的低電位VL施加至該記憶體單元MC時，儲存邏輯0的記憶體單元MC不會導通，不會產生單元電流。
在情況(a)中，欲搜尋邏輯1，對於搜尋線SL與SLB分別施加高電位VH(例如但不受限於為7V)與低電位VL(例如但不受限於為0V)。因為第一記憶體單元MC1與第二記憶體單元MCB1皆未導通，第一記憶體單元MC1與第二記憶體單元MCB1皆未產生單元電流。故而，匹配線ML未被拉低。故而，在情況(a)中為匹配。
在情況(b)中，欲搜尋邏輯0，對於搜尋線SL與SLB分別施加低電位VL與高電位VH。第一記憶體單元MC1未導通但第二記憶體單元MCB1為導通，所以第二記憶體單元MCB1產生單元電流並將匹配線ML拉低。故而，在情況(b)中為不匹配。
在情況(c)中，欲搜尋邏輯X，對於搜尋線SL與SLB皆施加低電位VL。第一記憶體單元MC1與第二記憶體單元MCB1皆未導通，所以第一記憶體單元MC1與第二記憶體單元MCB1未產生單元電流，匹配線ML未被拉低。故而，在情況(c)中為匹配。
在情況(d)中，欲搜尋邏輯1，對於搜尋線SL與SLB分別施加高電位VH與低電位VL。因為第一記憶體單元MC1導通但第二記憶體單元MCB1未導通，第一記憶體單元MC1產生單元電流。故而，匹配線ML被拉低。故而，在情況(d)中為不匹配。
在情況(e)中，欲搜尋邏輯0，對於搜尋線SL與SLB分別施加低電位VL與高電位VH。第一記憶體單元MC1與第二記憶體單元MCB1皆未為導通，所以第一記憶體單元MC1與第二記憶體單元MCB1皆未產生單元電流，匹配線ML未被拉低。故而，在情況(e)中為匹配。
在情況(f)中，欲搜尋邏輯X，對於搜尋線SL與SLB皆施加低電位VL。第一記憶體單元MC1與第二記憶體單元MCB1皆未導通，所以第一記憶體單元MC1與第二記憶體單元MCB1未產生單元電流，匹配線ML未被拉低。故而，在情況(f)中為匹配。
在情況(g)中，欲搜尋邏輯1，對於搜尋線SL與SLB分別施加高電位VH與低電位VL。因為第一記憶體單元MC1與第二記憶體單元MCB1皆未導通，第一記憶體單元MC1與第二記憶體單元MCB1未產生單元電流。故而，匹配線ML不被拉低。故而，在情況(g)中為匹配。
在情況(h)中，欲搜尋邏輯0，對於搜尋線SL與SLB分別施加低電位VL與高電位VH。第一記憶體單元MC1與第二記憶體單元MCB1皆未為導通，所以第一記憶體單元MC1與第二記憶體單元MCB1皆未產生單元電流，匹配線ML未被拉低。故而，在情況(h)中為匹配。
在情況(i)中，欲搜尋邏輯X，對於搜尋線SL與SLB皆施加低電位VL。第一記憶體單元MC1與第二記憶體單元MCB1皆未導通，所以第一記憶體單元MC1與第二記憶體單元MCB1未產生單元電流，匹配線ML未被拉低。故而，在情況(i)中為匹配。
第6A圖至第6C圖顯示根據本案實施例中，當進行多位元搜尋(multi-bit search)時，如何選擇字元線來當成搜尋線的數個示範例。
如所知般，一個記憶體陣列包括複數個記憶庫(bank)，而一個記憶庫包括複數個區塊(tile)，而一區塊包括複數個狹縫(slit)，一個狹縫包括複數個記憶體單元。
在第6A圖至第6C圖中顯示2條搜尋線SL與SLB，但當知本案並不受限於此，實際操作時，可以有更多條搜尋線。
如第6A圖中，在本案實施例中，選擇當成搜尋線的該些多個字元線乃耦接至同一記憶庫的同一區塊的同一狹縫。如第6A圖所示，搜尋線SL與SLB耦接至同一區塊T(X,Y)的同一狹縫。
如第6B圖中，在本案實施例中，選擇當成搜尋線的該些多個字元線乃耦接至同一記憶庫的同一區塊的不同狹縫。如第6B圖所示，搜尋線SL與SLB耦接至同一記憶庫的相同區塊T(X,Y)的不同狹縫。
如第6C圖中，在本案實施例中，選擇當成搜尋線的該些多個字元線乃耦接至同一記憶庫的不同區塊。如第6C圖所示，搜尋線SL與SLB分別耦接至同一記憶庫的不同區塊T(X,Y)與T(X,Y+1)。
簡言之，在本案實施例中，所選擇的該些搜尋線乃是耦接至同一記憶庫。由於同一記憶庫共享同一條整體位元線。故而，在本案實施例中，所選擇的該些搜尋線共享同一條整體位元線。
第7A圖至第7C圖顯示根據本案實施例中，當進行多位元搜尋時，如何選擇記憶體單元來當成資料搜尋對象。在第7A圖至第7C圖中顯示2 個記憶體單元MC1與MCB1，但當知本案並不受限於此，實際操作時，會需要更多個記憶體單元。
如第7A圖，在本案實施例中，選擇同一記憶庫的同一區塊的同一狹縫內且位於同一垂直通道(vertical channel)的相鄰多個記憶體單元當成資料搜尋對象(如第5圖中的記憶體單元MC1與記憶體單元MCB1)。
如第7B圖，在本案實施例中，選擇位於同一記憶庫的同一區塊內但不同狹縫內的不相鄰多個記憶體單元當成資料搜尋對象。
如第7C圖，在本案實施例中，選擇位於同一記憶庫的不同區塊內的不相鄰多個記憶體單元當成資料搜尋對象。
簡言之，在本案實施例中，所選擇的該些記憶體單元位於同一記憶庫。
在本案可能實施例中，第6A圖至第6C圖以及第7A圖至第7C圖可以任意搭配，其皆在本案精神範圍內。
第8A圖至第8I圖顯示根據本案數個實施例的選擇字元線與記憶體單元的示範例。
以第8A圖而言，選擇耦接至同一記憶庫的同一區塊的同一狹縫的多個字元線當成搜尋線SL1、SLB1、SL2與SLB2；以及，選擇同一記憶庫的同一區塊的同一狹縫內且位於同一垂直通道的相鄰多個記憶體單元MC1、MCB1、MC2與MCB2。搜尋線SL1與SLB1是成對，而搜尋線SL2與SLB2是另一成對。記憶體單元MC1與MCB1是成對，而記憶體單元MC2與MCB2是另一成對。
以第8B圖而言，選擇耦接至同一記憶庫的同一區塊的同一狹縫的多個字元線當成搜尋線SL1、SLB1、SL2與SLB2；以及選擇位於同一記憶庫的同一區塊內但不同狹縫內的不相鄰多個記憶體單元MC1、MCB1、MC2與MCB2。
以第8C圖而言，選擇耦接至同一記憶庫的同一區塊的同一狹縫的多個字元線當成搜尋線SL1、SLB1、SL2與SLB2；以及選擇位於同一記憶庫的不同區塊內的不相鄰多個記憶體單元MC1、MCB1、MC2與MCB2。
以第8D圖而言，選擇耦接至同一記憶庫的同一區塊但不同狹縫的多條字元線當成搜尋線SL1、SLB1、SL2與SLB2；以及，選擇同一記憶庫的同一區塊的同一狹縫內且位於同一垂直通道的相鄰多個記憶體單元MC1、MCB1、MC2與MCB2。
以第8E圖而言，選擇耦接至同一記憶庫的同一區塊但不同狹縫的多條字元線當成搜尋線SL1、SLB1、SL2與SLB2；以及選擇位於同一記憶庫的同一區塊內但不同狹縫內的不相鄰多個記憶體單元MC1、MCB1、MC2與MCB2。
以第8F圖而言，選擇耦接至同一記憶庫的同一區塊但不同狹縫的多條字元線當成搜尋線SL1、SLB1、SL2與SLB2；以及選擇位於同一記憶庫的不同區塊內的不相鄰多個記憶體單元MC1、MCB1、MC2與MCB2。
以第8G圖而言，選擇耦接至同一記憶庫的不同區塊的多條字元線當成搜尋線SL1、SLB1、SL2與SLB2；以及，選擇同一記憶庫的同一區塊的同一狹縫內且位於同一垂直通道的相鄰多個記憶體單元MC1、MCB1、MC2與MCB2。
以第8H圖而言，選擇耦接至同一記憶庫的不同區塊的多條字元線當成搜尋線SL1、SLB1、SL2與SLB2；以及，選擇位於同一記憶庫的同一區塊內但不同狹縫內的不相鄰多個記憶體單元MC1、MCB1、MC2與MCB2。
以第8I圖而言，選擇耦接至同一記憶庫的不同區塊的多條字元線當成搜尋線SL1、SLB1、SL2與SLB2；以及，選擇位於同一記憶庫的不同區塊內的不相鄰多個記憶體單元MC1、MCB1、MC2與MCB2。
以上乃是用以舉例說明，當知本案可有其他種變化實施例。
在本案實施例中，在進行多位元搜尋時，透過上述搜尋方式，當記憶體單元的儲存資料匹配時，匹配電路130的位址編碼器132產生匹配位址MA。
在本案實施例中，記憶體陣列110的操作可如同一般NOR陣列的操作。
在本案上述及其他可能實施例中，在實現3D AND記憶體陣列上實現TCAM功能時，將字元線當成搜尋線，且將整體位元線當成匹配線。
在本案實施例中，為辨別搜尋結果，記憶體單元係耦接至整體位元線。當進行搜尋結果時，整體位元線先預充電至高電位，如果有不匹配，則整體位元線會被拉低至低電位，藉由可以辨別搜尋是匹配或不匹配。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:記憶體裝置 110:記憶體陣列 120:控制器 130:匹配電路 131:感應放大器 132:位址編碼器 133:搜尋資料暫存器 MA:匹配位址 MC:記憶體單元 SD:搜尋資料 ML:匹配線 310:區域位元線解碼器 320:位元線電晶體群組 BLT_1~BLT_K:位元線電晶體 SL、SLB、SL0、SLB0、SL1、SLB1、SL2、SLB2:搜尋線 GBL_1~GBL_N:整體位元線 410:區域源極線解碼器 SLT_1~SLT_K:源極線電晶體 GSL:整體源極線 LBL:區域位元線 LSL:區域源極線 MC1、MC2、MCB1、MCB2:記憶體單元 T(X,Y)、T(X,Y+1):區塊
第1圖繪示根據本案一實施例的記憶體裝置的電路示意圖。 第2圖顯示根據本案實施例的搜尋的一例。 第3圖顯示根據本案一實施例的記憶體裝置的電路圖。 第4圖顯示根據本案一實施例的記憶體裝置的電路示意圖與其簡化電路。 第5圖顯示根據本案一實施例的搜尋真值表。 第6A圖至第6C圖顯示根據本案實施例中，當進行多位元搜尋(multi-bit search)時，如何選擇字元線來當成搜尋線的數個示範例。 第7A圖至第7C圖顯示根據本案實施例中，當進行多位元搜尋時，如何選擇記憶體單元來當成資料搜尋對象。 第8A圖至第8I圖顯示根據本案數個實施例的選擇字元線與記憶體單元的示範例。
MC1、MCB1:記憶體單元
SL、SLB:搜尋線
ML:匹配線

Claims (8)

  1. 一種三維記憶體裝置，包括： 一記憶體陣列，包括複數個記憶體單元； 一控制器，耦接至該記憶體陣列；以及 一匹配電路，耦接至該記憶體陣列， 其中，於進行資料搜尋與比對時，該控制器選擇共享同一目標整體信號線的複數個目標記憶體單元，以及該控制器選擇共享該整體信號線的複數條目標字元線以當成複數條目標搜尋線，其中，一搜尋資料透過該些目標搜尋線而送入至該些目標記憶體單元以進行匹配； 該目標整體信號線被預充電；以及 根據該目標整體信號線的一電位是否被拉低，該匹配電路輸出一匹配位址。
  2. 如請求項1所述之三維記憶體裝置，其中， 於選擇該些目標搜尋線時， 當成該些目標搜尋線的該些目標字元線乃耦接至一同一記憶庫的一同一區塊的一同一狹縫；或者 當成該些目標搜尋線的該些目標字元線乃耦接至該同一記憶庫的該同一區塊的不同狹縫；或者 當成該些目標搜尋線的該些目標字元線乃耦接至該同一記憶庫的不同區塊。
  3. 如請求項1所述之三維記憶體裝置，其中， 於選擇該些目標記憶體單元時， 選擇一同一記憶庫的一同一區塊的一同一狹縫且位於一同一垂直通道的相鄰多個記憶體單元當成該些目標記憶體單元；或者 選擇位於該同一記憶庫的該同一區塊的不同狹縫的不相鄰多個記憶體單元當成該些目標記憶體單元；或者 選擇位於該同一記憶庫的不同區塊內的不相鄰多個記憶體單元當成該些目標記憶體單元。
  4. 如請求項1所述之三維記憶體裝置，其中， 於選擇該些目標搜尋線時， 當成該些目標搜尋線的該些目標字元線乃耦接至一同一記憶庫的一同一區塊的一同一狹縫；或者 當成該些目標搜尋線的該些目標字元線乃耦接至該同一記憶庫的該同一區塊的不同狹縫；或者 當成該些目標搜尋線的該些目標字元線乃耦接至該同一記憶庫的不同區塊；以及 於選擇該些目標記憶體單元時， 選擇一同一記憶庫的一同一區塊的一同一狹縫且位於一同一垂直通道的相鄰多個記憶體單元當成該些目標記憶體單元；或者 選擇位於該同一記憶庫的該同一區塊的不同狹縫的不相鄰多個記憶體單元當成該些目標記憶體單元；或者 選擇位於該同一記憶庫的不同區塊內的不相鄰多個記憶體單元當成該些目標記憶體單元。
  5. 一種三維記憶體裝置之操作方法，包括： 於進行資料搜尋與比對時，選擇共享同一目標整體信號線的複數個目標記憶體單元，以及選擇共享該整體信號線的複數條目標字元線以當成複數條目標搜尋線，其中，一搜尋資料透過該些目標搜尋線而送入至該些目標記憶體單元以進行匹配； 預充電該目標整體信號線；以及 根據該目標整體信號線的一電位是否被拉低，輸出一匹配位址。
  6. 如請求項5所述之三維記憶體裝置之操作方法，其中， 於選擇該些目標搜尋線時， 當成該些目標搜尋線的該些目標字元線乃耦接至一同一記憶庫的一同一區塊的一同一狹縫；或者 當成該些目標搜尋線的該些目標字元線乃耦接至該同一記憶庫的該同一區塊的不同狹縫；或者 當成該些目標搜尋線的該些目標字元線乃耦接至該同一記憶庫的不同區塊。
  7. 如請求項5所述之三維記憶體裝置之操作方法，其中， 於選擇該些目標記憶體單元時， 選擇一同一記憶庫的一同一區塊的一同一狹縫且位於一同一垂直通道的相鄰多個記憶體單元當成該些目標記憶體單元；或者 選擇位於該同一記憶庫的該同一區塊的不同狹縫的不相鄰多個記憶體單元當成該些目標記憶體單元；或者 選擇位於該同一記憶庫的不同區塊內的不相鄰多個記憶體單元當成該些目標記憶體單元。
  8. 如請求項5所述之三維記憶體裝置之操作方法，其中， 於選擇該些目標搜尋線時， 當成該些目標搜尋線的該些目標字元線乃耦接至一同一記憶庫的一同一區塊的一同一狹縫；或者 當成該些目標搜尋線的該些目標字元線乃耦接至該同一記憶庫的該同一區塊的不同狹縫；或者 當成該些目標搜尋線的該些目標字元線乃耦接至該同一記憶庫的不同區塊；以及 於選擇該些目標記憶體單元時， 選擇一同一記憶庫的一同一區塊的一同一狹縫且位於一同一垂直通道的相鄰多個記憶體單元當成該些目標記憶體單元；或者 選擇位於該同一記憶庫的該同一區塊的不同狹縫的不相鄰多個記憶體單元當成該些目標記憶體單元；或者 選擇位於該同一記憶庫的不同區塊內的不相鄰多個記憶體單元當成該些目標記憶體單元。
TW110117677A 2021-02-02 2021-05-17 記憶體裝置及其操作方法 TWI758188B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202163144967P 2021-02-02 2021-02-02
US63/144,967 2021-02-02

Publications (2)

Publication Number Publication Date
TWI758188B true TWI758188B (zh) 2022-03-11
TW202232498A TW202232498A (zh) 2022-08-16

Family

ID=81710719

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110117677A TWI758188B (zh) 2021-02-02 2021-05-17 記憶體裝置及其操作方法

Country Status (3)

Country Link
US (1) US11398268B1 (zh)
CN (1) CN114842894A (zh)
TW (1) TWI758188B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230085583A1 (en) * 2021-09-16 2023-03-16 Macronix International Co., Ltd. Three dimension memory device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080151588A1 (en) * 2006-12-21 2008-06-26 Intel Corporation Full-rail, dual-supply global bitline accelerator CAM circuit
US9728259B1 (en) * 2016-03-15 2017-08-08 Qualcomm Technologies, Inc. Non-volatile (NV)-content addressable memory (CAM) (NV-CAM) cells employing differential magnetic tunnel junction (MTJ) sensing for increased sense margin

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6792502B1 (en) * 2000-10-12 2004-09-14 Freescale Semiconductor, Inc. Microprocessor having a content addressable memory (CAM) device as a functional unit therein and method of operation
US7401180B1 (en) * 2001-12-27 2008-07-15 Netlogic Microsystems, Inc. Content addressable memory (CAM) device having selectable access and method therefor
JP2003242784A (ja) * 2002-02-15 2003-08-29 Kawasaki Microelectronics Kk 連想メモリ装置
JP2003272386A (ja) * 2002-03-20 2003-09-26 Mitsubishi Electric Corp Ｔｃａｍセル、ｔｃａｍセルアレイ、アドレス検索メモリおよびネットワークアドレス検索装置
US7010741B2 (en) * 2002-10-29 2006-03-07 Mosaid Technologies Method and circuit for error correction in CAM cells
US7120732B2 (en) * 2004-02-24 2006-10-10 International Business Machines Corporation Content addressable memory structure
US7120040B2 (en) * 2004-06-01 2006-10-10 Mosaid Technologies Incorporation Ternary CAM cell for reduced matchline capacitance
US20060020397A1 (en) * 2004-07-21 2006-01-26 Kermani Bahram G Methods for nucleic acid and polypeptide similarity search employing content addressable memories
US7738274B1 (en) * 2007-10-15 2010-06-15 T-Ram Semiconductor, Inc. Content-addressable memory architecture
JP5140849B2 (ja) * 2008-02-13 2013-02-13 ルネサスエレクトロニクス株式会社 内容参照メモリ
JP5477621B2 (ja) * 2009-08-03 2014-04-23 ルネサスエレクトロニクス株式会社 連想メモリ
JP2011181147A (ja) * 2010-03-02 2011-09-15 Renesas Electronics Corp 連想記憶装置
US9269440B2 (en) * 2014-05-16 2016-02-23 International Business Machines Corporation High density search engine
JP2015225682A (ja) * 2014-05-27 2015-12-14 ルネサスエレクトロニクス株式会社 半導体集積回路
US20160172037A1 (en) * 2014-12-15 2016-06-16 Peter Wung Lee Novel lv nand-cam search scheme using existing circuits with least overhead
US10083135B2 (en) * 2015-08-28 2018-09-25 Macronix International Co., Ltd. Cooperative overlay
KR20180028020A (ko) * 2016-09-07 2018-03-15 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP6840621B2 (ja) * 2017-05-24 2021-03-10 ルネサスエレクトロニクス株式会社 内容参照メモリ
US10922020B2 (en) * 2019-04-12 2021-02-16 Micron Technology, Inc. Writing and querying operations in content addressable memory systems with content addressable memory buffers
KR102154353B1 (ko) * 2019-06-18 2020-09-10 고려대학교 산학협력단 전하 공유 기반의 선택적 매치 라인 프리차지 기법을 이용하는 캠 장치
KR102587962B1 (ko) * 2019-06-25 2023-10-11 삼성전자주식회사 탐색 회로, 이를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템
CN111341365B (zh) * 2020-03-05 2022-02-15 北京大学 三态内容可寻址存储器及其操作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080151588A1 (en) * 2006-12-21 2008-06-26 Intel Corporation Full-rail, dual-supply global bitline accelerator CAM circuit
US9728259B1 (en) * 2016-03-15 2017-08-08 Qualcomm Technologies, Inc. Non-volatile (NV)-content addressable memory (CAM) (NV-CAM) cells employing differential magnetic tunnel junction (MTJ) sensing for increased sense margin

Also Published As

Publication number Publication date
US20220246195A1 (en) 2022-08-04
US11398268B1 (en) 2022-07-26
CN114842894A (zh) 2022-08-02
TW202232498A (zh) 2022-08-16

Similar Documents

Publication Publication Date Title
US10629259B2 (en) Non-volatile memory device and on-chip valley search (OCVS) read method thereof
KR102419895B1 (ko) 비휘발성 메모리 장치 및 이의 읽기 방법
US10026491B2 (en) Semiconductor memory device and memory system
KR102336659B1 (ko) 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US8659926B1 (en) PMC-based non-volatile CAM
KR102518874B1 (ko) 메모리 장치 및 그 리드 방법
US9202574B2 (en) Memory device having a different source line coupled to each of a plurality of layers of memory cell arrays
CN109243507B (zh) 页缓冲器、感测存储单元的方法以及非易失性存储器件
KR102291176B1 (ko) 저항 변화형 랜덤 액세스 메모리
US8976593B2 (en) Nonvolatile semiconductor device
TWI758188B (zh) 記憶體裝置及其操作方法
JP2020102285A (ja) 半導体記憶装置
JPH10106277A (ja) 不揮発性半導体メモリおよびそのデータ書込方法
GB2430522A (en) Semiconductor device and writing method
US20190122735A1 (en) Memory device and programming operation method thereof with different bit line voltages
US6587383B1 (en) Erase block architecture for non-volatile memory
US20160133326A1 (en) Apparatuses and methods for non-volatile memory programming schemes
US11152072B2 (en) Memory device including grouped page buffers and read operation method thereof
KR101060259B1 (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
TWI836661B (zh) 記憶體
US8879316B2 (en) Semiconductor device and method of generating voltages using the same
JP7344361B1 (ja) 大きな検索ワード用連想メモリ
KR100960447B1 (ko) 불휘발성 메모리 소자의 동작 방법
JPH0877781A (ja) 不揮発性半導体記憶装置
KR101897389B1 (ko) 자기 저항 메모리를 사용하는 내용 주소화 기억 장치