JPH0479020B2 - - Google Patents

Description

【発明の詳細な説明】 発明の属する技術分野 本発明はアドレス変換を行う情報処理装置に関
する。

従来技術 アドレス変換を行う情報処理装置は、記憶装置
上の実アドレス空間の大きさを越える仮想アドレ
ス空間を取扱うことができる。仮想アドレス空間
から実アドレス空間への変換のために、記憶装置
に少なくとも１つのアドレス変換記述子を含むア
ドレス変換テーブルが設けられているが、仮想ア
ドレス空間への参照毎に記憶装置上のこのアドレ
ス変換テーブルを索引したのでは処理速度が低下
してしまうため、一般にプログラムの実行に際し
ては、一時的には、仮想アドレス空間のあるかた
まつた部分を参照する確率が高いことに着目して
上記記憶装置とは別の高速バツフア記憶装置を設
けて、この高速記憶装置をまず参照して、目的の
アドレス変換記述子が登録されている場合には当
アドレス変換記述子を使用し、登録されていない
場合には、記憶装置上のアドレス変換テーブルか
ら目的のアドレス変換記述子を読み出して高速記
憶装置に登録すると同時に、ここで読み出したア
ドレス変換記述子を使用して仮想アドレス空間か
ら実アドレス空間への変換を行う方式を採つてい
る。また、１つの情報処理装置内で複数の仮想ア
ドレス空間を持つことができ、この場合には各仮
想アドレス空間対応にアドレス変換テーブルが用
意される。

情報処理装置上で動作するソフトウエアはシス
テムプログラムとユーザプログラムとに分けるこ
とができ、ユーザプログラムは短時間に完了する
タスクに分割され、これら各タスクは時分割で実
行される。

１つのユーザプログラムが１つの仮想アドレス
空間を占めることが多いことからタスクの切替え
毎に仮想アドレス空間が切替えられることにな
り、これによりアドレス変換テーブルが切替えら
れたことを上記の高速記憶装置に正しく反映させ
ねばならない。

従来、仮想アドレス空間の切替えはタスクと、
システムプログラムとの間でも行われていたた
め、１回のタスク切替えに際して、２回の仮想ア
ドレス空間の切替えが必要である。

発明の目的 タスクを起動するシステムプログラムとタスク
の間で仮想空間が干渉しないという条件下で１回
のタスク切替えを１回の仮想空間の切替えで行う
ことを可能として、情報処理装置のオーバーヘツ
ドを軽減することを目的としている。

発明の構成 発明の装置は、論理アドレス発生手段と、 この論理アドレス発生手段からの論理アドレス
を物理アドレスに変換するためのアドレス変換記
述子を格納するアドレス変換テーブル手段と、 アドレス境界を保持する一対のアドレス境界格
納手段と、 前記アドレス境界格納手段の内容と該論理アド
レス発生手段からの論理アドレスとを比較する比
較手段と、 アドレス境界格納手段により分割された二つの
論理アドレス空間毎に対応する二組のアドレスポ
インタ格納手段と、 前記アドレス変換テーブル手段の各アドレス変
換記述子に対応してアドレスポインタを格納する
アドレスポインタテーブル手段と、 前記二組のアドレスポインタ格納手段の内容を
切換える切換手段と、 この切換手段の出力とアドレスポインタテーブ
ルの内容とを比較する比較手段とを含むことを特
徴とする。

実施例の説明 図を参照すると、本発明の一実施例はアドレス
レジスタ１０、アドレス変換バツフア１１、アド
レスポインタバツフア１２、システムアドレスポ
インタレジスタ１３、タスクアドレスポインタレ
ジスタ１４、選択回路１５、タスクアドレス下限
レジスタ１６、タスクアドレス上限レジスタ１
７、判別回路１８、アドレス変換回路１９、比較
器２０、および記述子要求回路２１を含む。

次に本発明の一実施例の動作を詳細に説明す
る。高位アドレスビツト１０ａおよび低位アドレ
スビツト１０ｂからなる論理アドレスがアドレス
レジスタ１０に格納されている。

物理アドレス空間は制御プログラムを格納して
いるシステム領域と、ユーザープログラムを格納
しているタスク領域に分割されている。

該システム領域、またはタスク領域に在駐する
プログラムは該プログラムをアクセスする場合に
使用するアドレス変換テーブルのオリジナルを格
納するエリアを持つている。

該アドレス変換テーブル格納エリアの先頭番地
を該プログラムのアドレスポインタと呼ぶ。

前記アドレス変換バツフア１１の各記憶位置に
は、アドレス変換記述子が格納されており、前記
アドレスポインタバツフア１２の各記憶位置に
は、前記アドレス変換バツフア１１に格納された
アドレス変換記述子により使用されるべきプログ
ラムの持つアドレスポインタが格納されている。

上記アドレス変換記述子およびアドレスポイン
タのアドレス変換バツフア１１、アドレスポイン
タバツフア１２に格納されている記憶位置は、高
位アドレスビツト１０ａにより規定される。

前記システムアドレスポインタレジスタ１３に
は現在処理中のシステム領域のプログラムのアド
レスポインタが格納されている。

前記タスクアドレスポインタレジスタ１４には
現在処理中のタスク領域のプログラムのアドレス
ポインタが格納されている。レジスタ１３および
１４の内容は対応する領域のプログラムの実行が
切替る毎に新たなプログラムのアドレスポインタ
に置換される。

前記タスクアドレス下限レジスタ１６およびタ
スクアドレス上限レジスタ１７にはそれぞれ現在
処理中のタスク領域のプログラムが論理アドレス
空間内で占有している高位アドレスビツトの下限
値と上限値とが格納されている。

前記判別回路１８は該高位アドレスビツト１０
ａとタスクアドレス下限レジスタ１６から読出さ
れたタスクアドレス下限１６ａとを比較し、また
高位アドレスビツト１０ａとタスクアドレス上限
レジスタ１７から読出されたタスクアドレス上限
１７ａとを比較し、高位アドレスビツト１０ａが
タスクアドレス下限１６ａ以上でかつタスクアド
レス上限１７ａ以下であるとき、アドレスポイン
タ選択信号線１８ａを“１”にする。

前記選択回路１５は、アドレスポインタ選択信
号線１８ａの“１”に応答して、タスクアドレス
ポインタ１４ａを選択し、アドレスポインタ選択
信号線１８ａの“０”に応答してシステムアドレ
スポインタ１３ａを選択してアドレスポインタ１
５ａを出力する。

高位アドレスビツト１０ａによりアドレスポイ
ンタバツフア１２から読出されたアドレスポイン
タは、該アドレスポインタ１５ａと比較器２０に
より比較される。前記比較器２０は、両アドレス
ポインタの一致に応答して線２０ａを介してアド
レス変換回路１９に一致信号を与え、不一致に応
答して、線２０ｂを介して記述子要求回路２１に
不一致信号を与える。

前記記述子要求回路２１は、比較器２０からの
不一致信号の受信に応答して、高位アドレスビツ
ト１０ａとアドレスポインタ１５ａとにもとづい
てアドレス変換記述子が存在するメインストレー
ジ上の物理アドレスを生成し主記憶（図示せず）
に与える。このアドレスの指示によりアドレス変
換記述子が主記憶から読み出される。主記憶から
読み出されたアドレス変換記述子は線１１abを
介してアドレス変換バツフア１１の高位アドレス
ビツト１０ａによつて規定される記憶位置に書込
まれる。また、アドレスポインタ１５ａがアドレ
スポインタバツフア１２の高位アドレスビツト１
０ａにより規定される記憶位置に書込まれ、これ
により比較器２０は線２０ａを介してアドレス変
換回路１９に一致信号を与える。

前記アドレス変換回路１９は、比較器２０から
の一致信号の受信に応答して低位アドレスビツト
１０ｂと、アドレス変換テーブル１１から読み出
されたアドレス変換記述子とにもとづいて、物理
アドレスを生成し、一連のアドレス変換を終了す
る。

以上の動作により、一度書換えられたアドレス
変換記述子はシステムアドレスポインタ１３、タ
スクアドレスポインタ１４、タスクアドレス下限
レジスタ１６，およびタスクアドレス上限レジス
タ１７の内容が変化しない限り、次のアクセスか
らは有効となる。

発明の効果 本発明では、単一の制御プログラム上で複数の
ユーザプログラムを走行させるときに、これから
走行するユーザブログラムが持つアドレス変換テ
ーブルの格納先頭アドレスをタクスアドレスポイ
ンタレジスタに設定するだけで仮想アドレス空間
の切替えができるため情報処理装置のオーバーヘ
ツドを軽減できるという効果がある。

【図面の簡単な説明】

図は本発明の一実施例を示す図である。 図において、１０……アドレスレジスタ、１０
ａ……高位アドレスビツト、１０ｂ……低位アド
レスビツト、１１……アドレス変換バツフア、１
１ａ……アドレス変換バツフア書込みデータ線、
１２……アドレスポインタバツフア、１２ａ……
アドレスポインタテーブル書込みデータ線、１３
……システムアドレスポインタレジスタ、１３ａ
……システムアドレスポインタ、１４……タスク
アドレスポインタレジスタ、１４ａ……タスクア
ドレスポインタ、１５……選択回路、１５ａ……
アドレスポインタ、１６……タスクアドレス下限
レジスタ、１６ａ……タスクアドレス下限、１７
……タスクアドレス上限レジスタ、１７ａ……タ
スクアドレス上限、１８……判別回路、１８ａ…
…アドレスポインタ選択信号線、１９……アドレ
ス変換回路、２０……比較器、２０ａ……一致信
号線、２０ｂ……不一致信号線、２１……記述子
要求回路。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも１つのシステムプログラムと、複
   数のユーザープログラムと、それぞれ対応する該
   プログラムに関連する論理アドレスから物理アド
   レスへの変換に用いる少なくとも１つのアドレス
   変換記述子を有し前記該プログラムと一対一対応
   に設けた複数のアドレス変換テーブルとをそれぞ
   れ予め定めた２つ以上の領域に格納する実記憶手
   段と、 論理アドレス情報を格納する論理アドレス格納
   手段と、 複数の記憶位置を有し各該記憶位置には前記ア
   ドレス変換記述子とこのアドレス変換記述子に関
   連する前記プログラムに対応する前記アドレス変
   換テーブルへのポインタを格納する高速バツフア
   記憶手段と、 現在処理中のシステムプログラム領域に対応す
   る前記アドレス変換テーブルへのポインタを格納
   する第１のポインタ格納手段と、 現在処理中のユーザープログラム領域に対応す
   る前記アドレス変換テーブルへのポインタを格納
   する第２のポインタ格納手段と、 前記ユーザープログラムが論理アドレス空間内
   で占有している範囲を示す情報を記憶する範囲記
   憶手段と、 前記論理アドレス情報の一部が前記範囲記憶手
   段の情報の範囲内であるか否かを判別しこの判別
   結果に基づいて前記第１および第２のポインタ格
   納手段のどちらか一方の内容を出力する判別手段
   と、 前記論理アドレス情報の一部で指定される前記
   高速バツフア記憶手段内の記憶位置に格納された
   前記ポインタと前記判別手段の出力内容とを比較
   する比較手段と、 前記比較手段での比較結果が不一致であると
   き、前記判別手段の出力内容と前記論理アドレス
   情報の一部とに基づいて現在処理中の前記プログ
   ラムに対応する前記アドレス変換テーブル中の前
   記アドレス変換記述子を前記実記憶手段から読み
   出し、この読み出したアドレス変換記述子と前記
   判別手段の出力内容とを対にして前記論理アドレ
   ス情報の一部で指定される前記高速バツフア記憶
   手段内の記憶位置に格納するテーブル更新手段
   と、 前記比較手段での比較結果が一致であるとき、
   前記論理アドレス情報の一部で指定される前記高
   速バツフア記憶手段内の記憶位置の前記アドレス
   変換記述子と該論理アドレス情報の残りの部分と
   に基づいて物理アドレス情報を生成するアドレス
   生成手段とを備えたことを特徴とする情報処理装
   置。