JPS59112478A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59112478A JPS59112478A JP57221483A JP22148382A JPS59112478A JP S59112478 A JPS59112478 A JP S59112478A JP 57221483 A JP57221483 A JP 57221483A JP 22148382 A JP22148382 A JP 22148382A JP S59112478 A JPS59112478 A JP S59112478A
- Authority
- JP
- Japan
- Prior art keywords
- address
- address pointer
- descriptor
- register
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理装置に関し、特にそのアドレス変換装
置部分の構成に関する。
置部分の構成に関する。
（従来技術）
従来の情報処理装置のアドレス変換装置部分では、実行
ブａグラムを変更するごとに、変更後の実行プログラム
によって使用される可能性があるアドレス変換テーブル
の全エリアをあらかじめ書換えておかなければならなか
った。特に、多数の実行プログラムを処理するような場
合忙は、このために装置の内部でヘッドを増加させなけ
ればならな込という欠点があった。
ブａグラムを変更するごとに、変更後の実行プログラム
によって使用される可能性があるアドレス変換テーブル
の全エリアをあらかじめ書換えておかなければならなか
った。特に、多数の実行プログラムを処理するような場
合忙は、このために装置の内部でヘッドを増加させなけ
ればならな込という欠点があった。
（発明の目的）
本発明の目的は、アドレス変換テーブルをアクセスして
アドレス変換記述子の有効性を判定し、有効ではない場
合にはアドレスポインタテーブルとアドレスポインタレ
ジスタとの間でアドレスポインタを比較することにより
、アドレス変換テーブルの内容を書換えてアドレス変換
記述子を有効化するように構成した情報処理装置を提供
することにある。
アドレス変換記述子の有効性を判定し、有効ではない場
合にはアドレスポインタテーブルとアドレスポインタレ
ジスタとの間でアドレスポインタを比較することにより
、アドレス変換テーブルの内容を書換えてアドレス変換
記述子を有効化するように構成した情報処理装置を提供
することにある。
（発明の構成）
本発明による情報処理装置はアドレスレジスタと、アド
レス変換テーブルと、アドレスポインタテーブルと、ア
ドレスポインタレジスタと、比較回路と、アドレス変換
回路と、記述子要求回路とを具備して構成したものであ
る。
レス変換テーブルと、アドレスポインタテーブルと、ア
ドレスポインタレジスタと、比較回路と、アドレス変換
回路と、記述子要求回路とを具備して構成したものであ
る。
アドレスレジスタは論理アドレスを格納するための回路
である。アドレス変換テーブルは、アドレス変換に使用
するアドレス変換記述子を格納するものであや、アドレ
スポインタテーブルはアドレス変換記述子により使用さ
れる実行プログラムの内部に含まれたアドレスポインタ
を格納するためのものである。アドレスポインタレジス
タは、現在処理中の実行プログラムのアドレスポインタ
を格納するための回路である。
である。アドレス変換テーブルは、アドレス変換に使用
するアドレス変換記述子を格納するものであや、アドレ
スポインタテーブルはアドレス変換記述子により使用さ
れる実行プログラムの内部に含まれたアドレスポインタ
を格納するためのものである。アドレスポインタレジス
タは、現在処理中の実行プログラムのアドレスポインタ
を格納するための回路である。
比較回路はアドレスポインタテーブルの内容ドアドレス
ポインタレジスタの内容とをｋｌ［するだめの回路であ
るムアドレス変換回路は、比較回路から一致出力が得ら
れたときに論理アドレスをこれに相当する物理アドレス
に変換するための回路である。記述子要求回路は、比較
回路から不一致出力が得られたときに新しいアドレス変
換記述子を要求するための回路である。本発明による情
報処理装置は、主記憶装置との間で上記の回路によりア
ドレス情報を交換し、アドレス変換を実行することがで
きるものである。
ポインタレジスタの内容とをｋｌ［するだめの回路であ
るムアドレス変換回路は、比較回路から一致出力が得ら
れたときに論理アドレスをこれに相当する物理アドレス
に変換するための回路である。記述子要求回路は、比較
回路から不一致出力が得られたときに新しいアドレス変
換記述子を要求するための回路である。本発明による情
報処理装置は、主記憶装置との間で上記の回路によりア
ドレス情報を交換し、アドレス変換を実行することがで
きるものである。
（実施例）
本発明の一実施例について図面を参照して詳細に説明す
る。第１図は本発明の一実施例による情報処理装置のブ
ロック図である。
る。第１図は本発明の一実施例による情報処理装置のブ
ロック図である。
第１図において、情報処理装置はアドレスレジスタ１０
と、アドレス変換テーブル】ｌと、アドレスポインタテ
ーブル１２と、アドレスポインタレジスタ１３と、比較
回路】４と、アドレス変換 ３− 回路１５と、記述子要求回路１６とを具備して構成した
ものである。アドレスレジスタ１０は論理アドレスを格
納するためのものである。信号！］Ｏａを介してアドレ
スレジスタ１０から送出されたデータにより高位アドレ
スビットがセットされ、信号線Ｊｏｂ上のデータにより
低位アドレスビットがセットされる。主記憶装置上に存
在する実行プログラムは該当するプログラムエリアに記
憶され、このプログラムエリアをアクセスする場合には
アドレス変換テーブル１１が使用される。
と、アドレス変換テーブル】ｌと、アドレスポインタテ
ーブル１２と、アドレスポインタレジスタ１３と、比較
回路】４と、アドレス変換 ３− 回路１５と、記述子要求回路１６とを具備して構成した
ものである。アドレスレジスタ１０は論理アドレスを格
納するためのものである。信号！］Ｏａを介してアドレ
スレジスタ１０から送出されたデータにより高位アドレ
スビットがセットされ、信号線Ｊｏｂ上のデータにより
低位アドレスビットがセットされる。主記憶装置上に存
在する実行プログラムは該当するプログラムエリアに記
憶され、このプログラムエリアをアクセスする場合には
アドレス変換テーブル１１が使用される。
従って、使用されるアドレス変換テーブル１１の内容を
格納するためのエリアが主記憶装置上に備えられて込る
。こＯ場合、該当するエリアの先頭番地を該当プログラ
ムのアドレスポインタと呼ぶ。アドレス変換テーブル１
１の各記憶位置にはアドレス変換記述子が格納されてお
り、アドレスポインタテーブル１２の各記憶位置にはア
ドレスポインタが格納されている。アドレスポインタは
アドレス変換テーブル１１に格納されているアドレス変
換記述子に対応し、このアドレ ４− ス変換記述子に使用されるべき実行プログラムに備えら
れているものである。
格納するためのエリアが主記憶装置上に備えられて込る
。こＯ場合、該当するエリアの先頭番地を該当プログラ
ムのアドレスポインタと呼ぶ。アドレス変換テーブル１
１の各記憶位置にはアドレス変換記述子が格納されてお
り、アドレスポインタテーブル１２の各記憶位置にはア
ドレスポインタが格納されている。アドレスポインタは
アドレス変換テーブル１１に格納されているアドレス変
換記述子に対応し、このアドレ ４− ス変換記述子に使用されるべき実行プログラムに備えら
れているものである。
上記アドレス変換記述子を格納するためにアドレス変換
テーブル１１が使用され、上記アドレスポインタを格納
するためにアドレスポインタテーブル１２が使用されて
いることは既に説明したとおりであるが、アドレス変換
記述子とアドレスポインタとを格納するための記憶位置
は高位アドレスビット信号線１０ａ上のデータによって
指定されてＡる。アドレスポインタレジスタ１３には、
現在処理中の実行プログラムのアドレスポインタが格納
されている。高位アドレスビット線１０ａ上のデータに
よってアドレスポインタテーブル１２から読出されたア
ドレスポインタと、アドレスポインタレジスタ１３の内
容とは比較回路１４によって比較される。
テーブル１１が使用され、上記アドレスポインタを格納
するためにアドレスポインタテーブル１２が使用されて
いることは既に説明したとおりであるが、アドレス変換
記述子とアドレスポインタとを格納するための記憶位置
は高位アドレスビット信号線１０ａ上のデータによって
指定されてＡる。アドレスポインタレジスタ１３には、
現在処理中の実行プログラムのアドレスポインタが格納
されている。高位アドレスビット線１０ａ上のデータに
よってアドレスポインタテーブル１２から読出されたア
ドレスポインタと、アドレスポインタレジスタ１３の内
容とは比較回路１４によって比較される。
上記両アドレスポインタが一致した場合には、比較回路
１４から信号線１４ａを介してアドレス変換回路１５へ
一致信号が送出される。いっぽう、上記両者が不一致の
場合には、信号線１４ｂを介して記述子要求回路】６へ
不一致信号が送出される。記述子要求回路１６では比較
回路１４から送出された不一致信号を受信すると、高位
アドレスビット信号線］Ｏａのデータとアドレスポイン
タレジスタＩ３の内容とに応じ、該当する論理アドレス
に対してアドレス変換を行うが、この際に使用すべきア
ドレス変換記述子が主記憶装置の該当エリアに存在する
ので、物理アドレスを生成するためにこのアドレス変換
記述子を主記憶装置の内部から読出す。主記憶装置から
読出されたアドレス変換記述子け、アドレス変換テーブ
ル１１における高位アドレスビット信号線１０ａ上のデ
ータによって指定された記憶位置に信号Ｗｌｌａを通っ
て書込まれる。また、アドレスポインタレジスタ１３の
内容は信号線１２ａを介して送出され、アドレスポイン
タテーブル１２における高位アドレスビット信号線１０
ａ上のデータによって指定された記憶位置に書込１れる
。これによって、比較回路１４は信号線１４ａを介して
アドレス変換回路へ一致信号を与える。アドレス変換回
路Ｉ５は比較回路１４からの一致信号を受信すると、低
位アドレスビット信号線１０ｂ上のデータと、アドレス
変換テーブル１１から読出されたアドレス変換記述子と
に応じて物理アドレスを生成し、一連のアドレス変換を
完了する。
１４から信号線１４ａを介してアドレス変換回路１５へ
一致信号が送出される。いっぽう、上記両者が不一致の
場合には、信号線１４ｂを介して記述子要求回路】６へ
不一致信号が送出される。記述子要求回路１６では比較
回路１４から送出された不一致信号を受信すると、高位
アドレスビット信号線］Ｏａのデータとアドレスポイン
タレジスタＩ３の内容とに応じ、該当する論理アドレス
に対してアドレス変換を行うが、この際に使用すべきア
ドレス変換記述子が主記憶装置の該当エリアに存在する
ので、物理アドレスを生成するためにこのアドレス変換
記述子を主記憶装置の内部から読出す。主記憶装置から
読出されたアドレス変換記述子け、アドレス変換テーブ
ル１１における高位アドレスビット信号線１０ａ上のデ
ータによって指定された記憶位置に信号Ｗｌｌａを通っ
て書込まれる。また、アドレスポインタレジスタ１３の
内容は信号線１２ａを介して送出され、アドレスポイン
タテーブル１２における高位アドレスビット信号線１０
ａ上のデータによって指定された記憶位置に書込１れる
。これによって、比較回路１４は信号線１４ａを介して
アドレス変換回路へ一致信号を与える。アドレス変換回
路Ｉ５は比較回路１４からの一致信号を受信すると、低
位アドレスビット信号線１０ｂ上のデータと、アドレス
変換テーブル１１から読出されたアドレス変換記述子と
に応じて物理アドレスを生成し、一連のアドレス変換を
完了する。
以上の動作によっていったん書換λられたアドレス変換
記述子は、アドレスポインタレジスタ１３の内容が変化
しない限り、次のアクセス時から有効となる。
記述子は、アドレスポインタレジスタ１３の内容が変化
しない限り、次のアクセス時から有効となる。
実行プログラムを切換える場合には、アドレス変換テー
ブル１１の内容と、アドレスポインタテーブル１２の内
容とを意識する必要はなく、切換えようとする実行プロ
グラムのアドレスポインタをアドレスポインタレジスタ
１３にセットするだけでよ−。
ブル１１の内容と、アドレスポインタテーブル１２の内
容とを意識する必要はなく、切換えようとする実行プロ
グラムのアドレスポインタをアドレスポインタレジスタ
１３にセットするだけでよ−。
（発明の効果）
本発明では、以上説明したようにアドレスポインタテー
ブルとアドレスポインタレジスタとに関して両アドレス
ポインタを比較し、両者が不一致であった場合のみにア
ドレス変換テープ ７− ルに格納されて込るアドレス変換記述子を書換メるよう
に構成したことにより、実行プログラムの切換えを容易
に行うことができ、またアクセスされたアドレス変換記
述子のみを有効化させることができるという効果がある
。
ブルとアドレスポインタレジスタとに関して両アドレス
ポインタを比較し、両者が不一致であった場合のみにア
ドレス変換テープ ７− ルに格納されて込るアドレス変換記述子を書換メるよう
に構成したことにより、実行プログラムの切換えを容易
に行うことができ、またアクセスされたアドレス変換記
述子のみを有効化させることができるという効果がある
。
第１図は本発明による情報処理装置の一実施例を示すブ
ロック図である。 ｌＯ・・・アドレスレジスタ １】・・・アドレス変換テーブル １２・・・アドレスポインタテーブル １３・・・アドレスポインタレジスタ １４・・・比較回路 Ｉ５・・・アドレス変換回路 １６・・・記述子要求回路 ］Ｏａ、］Ｏｂ、ｌｌａ、１２ａ、１４ａ、１４ｂ −
・・信号線特許出願人 日本電気株式会社 代理人 弁理士 井ノ ロ 壽 ８−
ロック図である。 ｌＯ・・・アドレスレジスタ １】・・・アドレス変換テーブル １２・・・アドレスポインタテーブル １３・・・アドレスポインタレジスタ １４・・・比較回路 Ｉ５・・・アドレス変換回路 １６・・・記述子要求回路 ］Ｏａ、］Ｏｂ、ｌｌａ、１２ａ、１４ａ、１４ｂ −
・・信号線特許出願人 日本電気株式会社 代理人 弁理士 井ノ ロ 壽 ８−
Claims (1)
- 論理アドレスを格納するためのアドレスレジスタと、ア
ドレス変換に使用するアドレス変換記述子を格納したア
ドレス変換テーブルと、前記アドレス変換記述子により
使用されるべき実行プログラムの内部に含まれたアドレ
スポインタを格納するためのアドレスポインタテーブル
と、現在処理中の実行プログラムのアドレスポインタを
格納するためのアドレスポインタレジスタと、前記アド
レスポインタテーブルの内容と前記アドレスポインタレ
ジスタの内容とを比較するための比較回路と、前記比較
回路から一致出力が得られたときに前記論理アドレスを
これに相当する物理アドレスに変換するためのアドレス
変換回路と、前記比較回路から不一致出力が得られたと
きに新しいアドレス変換記述子を要求するための記述子
要求回路とを具備したことを特徴とし、主記憶装置との
間でアドレス情報を交換してアドレス変換を実行するこ
とが可能な情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221483A JPS59112478A (ja) | 1982-12-17 | 1982-12-17 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221483A JPS59112478A (ja) | 1982-12-17 | 1982-12-17 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112478A true JPS59112478A (ja) | 1984-06-28 |
Family
ID=16767411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57221483A Pending JPS59112478A (ja) | 1982-12-17 | 1982-12-17 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112478A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562576A (en) * | 1978-10-30 | 1980-05-12 | Hitachi Ltd | Information processing unit with address conversion function |
-
1982
- 1982-12-17 JP JP57221483A patent/JPS59112478A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562576A (en) * | 1978-10-30 | 1980-05-12 | Hitachi Ltd | Information processing unit with address conversion function |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8799621B2 (en) | Translation table control | |
| JPH077363B2 (ja) | アクセス装置及び方法 | |
| US7558940B2 (en) | Virtual memory translator for real-time operating systems | |
| US5423013A (en) | System for addressing a very large memory with real or virtual addresses using address mode registers | |
| JPH0414385B2 (ja) | ||
| CN115774683A (zh) | 用于超级用户模式中获取物理地址的方法及相应处理器 | |
| JPS59112478A (ja) | 情報処理装置 | |
| JPS59173828A (ja) | デ−タ処理システム | |
| JP3449749B2 (ja) | 情報処理装置 | |
| CN115827502A (zh) | 一种内存访问系统、方法及介质 | |
| JPH0363094B2 (ja) | ||
| JPS61275947A (ja) | アドレス変換装置 | |
| JPH0479020B2 (ja) | ||
| JPH0934788A (ja) | アドレス変換装置及びアドレス変換方法 | |
| JPS5837884A (ja) | アドレス変換方式 | |
| JPS63208144A (ja) | キヤツシユ・メモリ制御装置 | |
| JPS60214040A (ja) | デ−タ処理装置 | |
| JPS589452B2 (ja) | フア−ムウエアホウシキ | |
| JPS6272044A (ja) | アドレス一致検出方式 | |
| JPH0492935A (ja) | 情報処理装置 | |
| JPS6048789B2 (ja) | プレフイクス変換制御方式 | |
| JPS60175161A (ja) | メモリアクセス方式 | |
| JPS62237544A (ja) | メモリアクセス制御装置 | |
| JPH0579651U (ja) | バス・インターフェイス装置 | |
| JPS59201288A (ja) | アドレス変換方式 |